JPS6020526A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特にその製造工程における
自動位置決めや特性測定を容易に行なうことができ、し
かも製造歩留を向上できる技術に関するものである。

〔背景技術〕

半導体ウェーハに快数個の素子チップを形成する半導体
製造工程において、ウェーッ・の位置決めを行なうため
のアライメント用ターゲットを設ける必要がある。この
ため同一ウェーッ・内のり敵のチップとなるべき領域に
回路を形成する代りにターゲットを設けることが考えら
れる。また、ウェーハには半導体特性測定用１例えばＶ
ｔｈ測定用のダミー素子を設ける必要があり、ターゲッ
トの場合と同様に同一ウェーッ・内の複数のチップとな
るべき領域を特性測定用の専用チップとして構成Ｔるこ
とが考えられる。しかしながら、このような構成ではタ
ーゲットやダミー素子を形成したチップは半導体素子チ
ップとして利用できないことになり、ターゲットの分は
止むを得ないとしても、ダミー素子の分は製造歩留りの
低下を招くことになる。

このため特にダミー素子に関しては、有効なチップ内に
夫々ダミー菓子を一体的に組み込む方法も考えられるが
、これではダミー素子の測定用ノくラドが小さくなって
プローノ（の金１当てが困難になると共に、各チップ面
積の増大、測定項目数の制限、自動化が困難になるとい
う不具合が予想される。

一方、各チップ毎に高精度のアライメントを行なう必要
がある半導体装置においては、各チップ毎にターゲット
を設げることが考えられる。この構成にすれば、ターゲ
ット専用チップを不要にできる利点や、従来ポンディン
グパッドを利用していたアライメントよりも格段に高精
度の位置決めを行なうことができる。しかしながら、タ
ーゲットをチップの周辺部に形成しているため、アライ
メント時に他方の周辺位置において微小なアライメント
誤差が生じることを完全に防止することは難かしいと考
えられる。

〔発明の目的〕

本発明の目的は１％性測定用の専用チップを減らして製
品チップの歩留りを向上することができる半導体装置を
提供することにある。

また、本発明の目的はチップ面積の増大や測定項目数を
制限することな（、特性測定を高信頼度でかつ容易に行
なうことができる半導体装置を提供することにある。

更に本発明の目的は高精度な自動位置決めを行なうこと
のできる半導体装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述および添付図面からあきもかになるであ
ろう。

〔発明の概要〕

本願において開示される発明の５ち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、半導体ウェーハに形成するチップの複数個又
は全部のチップの中央部にアライメント用ターゲットを
形成すると共に、このターゲットの周囲圧特性測定用回
路や素子回路を構成することにより、自動位置決ぬや特
性測定を高信頼度でかつ容易に行なうことができ、かつ
製造歩留りの向上を達成するものである。

〔実施例１〕 第１図および第２図は本発明の一実施例を示しており、
シリコン等の半導体ワエーハ１に複数個のチップ２を桝
目状に配列形成している。これらのチップ２の中、左右
の各１／３の位置に設けられたチップ２Ａ、２Ａは夫々
ダミーチップとして構成され、残りのチップは所定の電
子回路が形成された有効チップ（製品チップ）として構
成されている。ダミーチップとしての前記チップ２Ａ。

２Ａは、第２図に拡大図示するように中央部にアライメ
ント用のターゲット３を形成し、かつその周囲に特性測
定用のダミー回路４を形成している。

通常チップサイズは４關０以上であり、ターゲット３は
３關０以上のサイズであるため、ターゲット３の周囲に
０．５朋以上の余裕部位ができ、この余裕部位内に前記
ダミー回路４が形成される。

ダミー回路４は５例えば第２図のように、各チップに形
成したＭＯＳＦＥＴと同−栄件で形成したＭＯ８ＦＥＴ
Ｑかもなり、ゲート５．ソース６゜ドレイン７には夫々
測定用パッド８，９．１０を接続してＶｔｈを測定でき
るようにしている。また。

抵抗やキャパシタを形成して抵抗や容量を測定できるよ
うにしてもよく、更に解像力Ｆ！に″価用のノ々ターン
を形成してもよい。

以上の構成によれば、複数個のチップの中の２ｆｆｉ［
アライメント用ターゲット３を形成し、そのチップの周
辺余裕部位にダミー回路４を形成しているので、他のチ
ップ２に夫々ダミー回路を設けなくとも特性測定を行な
うことができる。このため、有効チップのチップ面積の
増大や測定項目の制限等が生ずることがないと共に、ダ
ミーチップを別個に形成する必要がないので製品の江留
りを向上することができる。また、ダミー回路４はチッ
プ２Ａ、２Ａのターゲツト３０周辺余裕部位内に形成す
るので、特に測定用パッド８，９．１０を太き（形成す
ることができ、プローバの金１当てが容易になって測定
の自動化も容易にでき、測定の信頼性も向上できる。

〔実施例２〕 第３図は本発明の第２・実施例を示す、シリコン等の半
導体ウェーハ１１には複数１１ｉ！、１のチップ１２を
桝目状に配列形成すると共に、第４図に一部を拡大図示
するように、全部のチップ１２の中央部に微小寸法のア
ライメント用ターゲット１３を形成し工いる。そして、
このターゲット１３の周囲にメモリ回路、論理回路等の
素子回路１４を構成している。なお、必要に応じてこれ
らの素子回路１４内にダミー回路を形成しておく。

以上の構成によれば、各チップ１２は夫々ターゲット１
３を有しているため、チップ分離後におけるワイヤボン
ディング工程のように各チップ毎にアライメントを行な
う場合に、チップ中央のターゲットを利用できるので極
めて高い精度での位置合せを行なうことができる。勿論
ウェーッ・状態でのアライメントにおいても各チップ１
２内のターゲラ）１３を利用でき、特別にアライメント
用のチップを設ける必要はな（、その分歩留りを向上で
きる。

〔効　果〕

ｆｉｌ　半導体ウェーハの複数個のチップの一部のチッ
プの中央部にアライメント用ターゲットを形成し、この
ターゲットの周囲にダミー回路を形成しているので、ダ
ミー用のチップを特別に形成する必要はなく、製品チッ
プ数を増大して歩留の向上を達成できる。

（２）　アライメント用ターゲットの周囲の余裕部位に
ダミー回路を形成しているので、充分な大ぎさのダミー
回路を構成でき、特性測定を容易にかつ確実にしかも高
信頼度で行なうことができる。

（３）各チップの中央部に微小ターゲｙトを形成してい
るので、各チップ毎のアライメントを高精度に行なうこ
とができ、自動位置合せを容易なものにする。

（４）各チップ内にダミー回路を形成する必要がないの
で、チップ面積の増大、測定項目数の限界が生じること
はない。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ダミー回路
は前例のＭＯ８ＦＥＴ以外の構成であってもよいつ 〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体ウェーハに適
用した場合について説明したが。

それに限定されるものではなく、ホトマスク、レチクル
のパターン形成にも適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体平面図。 第２図は一部の拡大図。 第３図は本発明の他の実施例の全体平面図。 第４図は一部の拡大図である。 １・・・半導体ウェーハ、２，２Ａ・・・チップ、３・
・・ターゲット、４・・・ダミー回路、１１・・半導体
ウェーハ、１２・・・チップ、１３・・・ターゲット、
１４・・・素子回路。 １ 第　１　図 第　２　図 第　３　図 ２ 第４図

Claims (1)

1. 【特許請求の範囲】 １、半導体ウェーハに形成した複数個のチップの一部又
   は全部のチップの中央部にアライメント用のターゲット
   を形成すると共に、このターゲットの周囲に電子回路を
   配設したことを特徴と１−る半導体装置。 ２、電子回路は特性測定用のダミー回路である特許請求
   の範囲第１項記載の半導体装置。 ３　電子回路はメモリ回路、論理回路等の素子回路であ
   る特許請求の範囲第１項記載の半導体装置。