JPS6049648A - マスタスライスｉｃ - Google Patents
マスタスライスｉｃInfo
- Publication number
- JPS6049648A JPS6049648A JP15714983A JP15714983A JPS6049648A JP S6049648 A JPS6049648 A JP S6049648A JP 15714983 A JP15714983 A JP 15714983A JP 15714983 A JP15714983 A JP 15714983A JP S6049648 A JPS6049648 A JP S6049648A
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- JP
- Japan
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- chip
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- chips
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- 238000000034 method Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 abstract description 2
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- 239000000843 powder Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスタスライスＩＣに係る。近年、電子回路の
応用分野がますます広ま！１１種々の機能を備えた各種
のアナログ及びデジタルＩＣ回路が利用されるようにな
った。即ち１時計、電卓、自動車の電子回路等種々の機
能をもつ回路がＩＣチップで形成されるようになった。
応用分野がますます広ま！１１種々の機能を備えた各種
のアナログ及びデジタルＩＣ回路が利用されるようにな
った。即ち１時計、電卓、自動車の電子回路等種々の機
能をもつ回路がＩＣチップで形成されるようになった。
このようなＩＣチップは一つのウェハ上に拡散工程で同
一の単位累子配列を同一パターンで多数形成配列する。
一の単位累子配列を同一パターンで多数形成配列する。
例えばＭＯＳ ）ランジスタアレーの場合はＰ型及びＮ
型ＭＯ８）ランジスタアレー等をウェハ全面に形成した
中間製品のマスタスライスの形で保存されている。注文
の回路設計に応じ、ＩＣチップ単位にマスタスライスの
素子間配線のパターンを設計し回路を形成する手法が行
なわれる。このようなマスクスライス法では一般に顧客
からの注文を予測してウェハ上に特定側のゲート数を含
むＩＣチップを用意しておく１例えば５００ 、１００
０．３０００．１００００ゲートといった単位のゲート
アレーをもつＩＣチップを用意しておくセばカスタムマ
スタスライス法が知られている。しかし実際の回路に必
要なゲート数はきわめて多様であシ、上記のような単位
でＩＣチップを用意しておいても、このゲート数より一
つでも多けれは上位のＩＣチップを用すなければならず
ゲート使用率がきわめて低いことが起った。又、多種の
ＩＣチップを用意しておく割シに各セミカスタムＩＣＯ
使用頻度が低く実用的でない欠点があった。
型ＭＯ８）ランジスタアレー等をウェハ全面に形成した
中間製品のマスタスライスの形で保存されている。注文
の回路設計に応じ、ＩＣチップ単位にマスタスライスの
素子間配線のパターンを設計し回路を形成する手法が行
なわれる。このようなマスクスライス法では一般に顧客
からの注文を予測してウェハ上に特定側のゲート数を含
むＩＣチップを用意しておく１例えば５００ 、１００
０．３０００．１００００ゲートといった単位のゲート
アレーをもつＩＣチップを用意しておくセばカスタムマ
スタスライス法が知られている。しかし実際の回路に必
要なゲート数はきわめて多様であシ、上記のような単位
でＩＣチップを用意しておいても、このゲート数より一
つでも多けれは上位のＩＣチップを用すなければならず
ゲート使用率がきわめて低いことが起った。又、多種の
ＩＣチップを用意しておく割シに各セミカスタムＩＣＯ
使用頻度が低く実用的でない欠点があった。
本発明はかかる欠点に鑑みてなされたもので。
回路設計に応じて可変ゲート数のＩＣチップの切り出し
を可能としたゲート使用率の高いマスタスライスＩＣを
提供するととを目的とするものである。
を可能としたゲート使用率の高いマスタスライスＩＣを
提供するととを目的とするものである。
かかる目的を達成した本発明によるマスタスライスＩＣ
の構成は、一つのウェハ上にゲートアレー用チップを配
列するとき５人出力用回路部をゲートアレ一部をはさむ
帯状に形成し、所望の回路形成に際して１回路形成に必
ｐがっ最適なゲート数を含むチップサイズに切シ出すこ
とができ、かつ上記所望の回路形成に必要な位置へ入出
力バンドを設けることができることをの図面を診照して
説明する。第１図は本発明によるマスタスライスＩＣの
ウェハチップ配列を示す平面図である。
の構成は、一つのウェハ上にゲートアレー用チップを配
列するとき５人出力用回路部をゲートアレ一部をはさむ
帯状に形成し、所望の回路形成に際して１回路形成に必
ｐがっ最適なゲート数を含むチップサイズに切シ出すこ
とができ、かつ上記所望の回路形成に必要な位置へ入出
力バンドを設けることができることをの図面を診照して
説明する。第１図は本発明によるマスタスライスＩＣの
ウェハチップ配列を示す平面図である。
第１図において１はマスタスライスＩＣを形成するウェ
ハで例えばシリコン基板である。２はウェハ１上に形成
した帯状ゲートアレ一部。
ハで例えばシリコン基板である。２はウェハ１上に形成
した帯状ゲートアレ一部。
３ａ、３ｂはゲートアレ一部２の上下端に形成された人
出カ用回路部である。４ａは横方向スクライプ紛、４ｂ
は回路設計に応じて必要とされるゲート数を含む範囲に
マスタスライスＩＣの切り出し範囲（チップサイズとい
う）全決定する縦方向スクライプ線である。ｄｌ、ｄ２
・・・はテップサイズである。
出カ用回路部である。４ａは横方向スクライプ紛、４ｂ
は回路設計に応じて必要とされるゲート数を含む範囲に
マスタスライスＩＣの切り出し範囲（チップサイズとい
う）全決定する縦方向スクライプ線である。ｄｌ、ｄ２
・・・はテップサイズである。
本発明によるマスタスライスＩＣは形成スる回路に応じ
て縦方向スクライプ線４ｂの間隔を可変にしたため、入
出力用回路部３ａ、３ｂをゲートアレ一部２の上下端に
配置した。しかしパンケージングに際し、パッケージの
リード端子はＩＣチップの周辺に配置されているため。
て縦方向スクライプ線４ｂの間隔を可変にしたため、入
出力用回路部３ａ、３ｂをゲートアレ一部２の上下端に
配置した。しかしパンケージングに際し、パッケージの
リード端子はＩＣチップの周辺に配置されているため。
本発明のマスクスライスＩＣから切シ出されたＩＣチッ
プにおいては人出カ用回路部３ａ、３ｂが上下端のみ配
置され、これらの人出カ用回路部３ａ 、３ｂとパッケ
ージのリード螺子を直接ワイヤボンデングするとリード
線の不揃いが生じ構造上好ましくないことが起った。こ
のためプの周辺にも入出力パッドが配置されるように構
成した。即ちＩＣチップのゲートアレ一部２の左右端部
に金属端子を形成し、入出力用回路部と選択的に金属接
続して入出力用回路部３ａ。
プにおいては人出カ用回路部３ａ、３ｂが上下端のみ配
置され、これらの人出カ用回路部３ａ 、３ｂとパッケ
ージのリード螺子を直接ワイヤボンデングするとリード
線の不揃いが生じ構造上好ましくないことが起った。こ
のためプの周辺にも入出力パッドが配置されるように構
成した。即ちＩＣチップのゲートアレ一部２の左右端部
に金属端子を形成し、入出力用回路部と選択的に金属接
続して入出力用回路部３ａ。
３ｂの入出力端子をＩＣチップの周辺に導出する構造と
した。
した。
第２図は本発明によるマスタスライスＩＣチップ単位の
部分を示した平面図である。第２図に示される如く、本
発明によるマスタスライスＩＣは、所望する回路に応じ
て要求されるゲート数を含む最／Ｊ＼チツゾザイズでス
クライプ線４ａ。
部分を示した平面図である。第２図に示される如く、本
発明によるマスタスライスＩＣは、所望する回路に応じ
て要求されるゲート数を含む最／Ｊ＼チツゾザイズでス
クライプ線４ａ。
４ｂが決定される。尚入出力用回路のパッドをＩＣチッ
プの横方向の位置に必要とされる場合は、一旦入出力用
回路３ａ１ 、３ａｌ・・・あるいは３ｂ１，３ｂ、・
・・を経て、所望のパッド位Ｈ５ａ、。
プの横方向の位置に必要とされる場合は、一旦入出力用
回路３ａ１ 、３ａｌ・・・あるいは３ｂ１，３ｂ、・
・・を経て、所望のパッド位Ｈ５ａ、。
５ａ２・・・あるいは５ｔ）１，５ｂｔ・・・の何れか
に接続配線６． 、６．・・・の何れかによって選択的
に配線することによって所望のＩＣチップを得ることが
できる。例えば第２図においてゲート部より入出力用回
路部３ａ２を経て接続配線６１ によって入出力用パッ
ド５ａｌへ配線されている。このように所望の位置に人
出カパッドを設けることができる。
に接続配線６． 、６．・・・の何れかによって選択的
に配線することによって所望のＩＣチップを得ることが
できる。例えば第２図においてゲート部より入出力用回
路部３ａ２を経て接続配線６１ によって入出力用パッ
ド５ａｌへ配線されている。このように所望の位置に人
出カパッドを設けることができる。
本発明によるマスタスライスＩＣＥよレバ。
所望の回路形成に応じて数種類のチップサイズに切シ出
すことができ、従来のもののととぐ特定予測数のチップ
を用意するものと異シ、ＩＣチップ当りのゲート使用率
をきわめて高く保つことが可能となった。またウェハの
利用率も向上され、製品のコストダウンとなった。
すことができ、従来のもののととぐ特定予測数のチップ
を用意するものと異シ、ＩＣチップ当りのゲート使用率
をきわめて高く保つことが可能となった。またウェハの
利用率も向上され、製品のコストダウンとなった。
本発明によるマスタスライスＩＣは可変チップサイズの
切）出しを可能としたため１人出力用回路はゲートアレ
一部の上下端に形成しなければならずパッケージ上の問
題があったが、ゲートアレ一部上に絶縁層を介し人出カ
パッドを設けることができる次め、パッケージの問題も
解決され１本発明のマスタスライスＩＣをｉＬ〈有効な
ものとした。
切）出しを可能としたため１人出力用回路はゲートアレ
一部の上下端に形成しなければならずパッケージ上の問
題があったが、ゲートアレ一部上に絶縁層を介し人出カ
パッドを設けることができる次め、パッケージの問題も
解決され１本発明のマスタスライスＩＣをｉＬ〈有効な
ものとした。
【図面の簡単な説明】
第１図は本発明によるマスタスライスＩＣを形成するウ
ェハ上のチップ配列を示す平面図。 第２図は本発明によるマスタスライスＩＣの単位ＩＣＣ
ラング平面図である。 図面中。 １はウェハ。 ２はゲートアレ一部。 ３ａ、３ｂは入出力用回路。 ４ａ、４ｂはスクライプ線。 ５ａ、５ｂは入出力用バンド。 ６は接続用配線である。 特許出願人 住友電気工業株式会社 代理人 弁理士 九 石 士 部（他１名） 第１図 第２図
ェハ上のチップ配列を示す平面図。 第２図は本発明によるマスタスライスＩＣの単位ＩＣＣ
ラング平面図である。 図面中。 １はウェハ。 ２はゲートアレ一部。 ３ａ、３ｂは入出力用回路。 ４ａ、４ｂはスクライプ線。 ５ａ、５ｂは入出力用バンド。 ６は接続用配線である。 特許出願人 住友電気工業株式会社 代理人 弁理士 九 石 士 部（他１名） 第１図 第２図
Claims (1)
- 【特許請求の範囲】 一つのウェハ上にゲートアレー用ナツプを配列するとき
、入出力用回路部をゲートアレ一部をはさむ帯状に形成
し、所望の回路形成に際して１回路形成に必要かつ最適
なゲート数を含むチップサイズに切シ出すことができ、
かつ所望ス 與■Ｃ８
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15714983A JPS6049648A (ja) | 1983-08-30 | 1983-08-30 | マスタスライスｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15714983A JPS6049648A (ja) | 1983-08-30 | 1983-08-30 | マスタスライスｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6049648A true JPS6049648A (ja) | 1985-03-18 |
Family
ID=15643245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15714983A Pending JPS6049648A (ja) | 1983-08-30 | 1983-08-30 | マスタスライスｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049648A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276735A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体集積回路装置 |
| JPS63261852A (ja) * | 1987-04-20 | 1988-10-28 | Nippon Denso Co Ltd | 半導体集積回路 |
| US5016080A (en) * | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
-
1983
- 1983-08-30 JP JP15714983A patent/JPS6049648A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276735A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体集積回路装置 |
| JPS63261852A (ja) * | 1987-04-20 | 1988-10-28 | Nippon Denso Co Ltd | 半導体集積回路 |
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
| US5016080A (en) * | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
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