JPS62219957A - Ｌｓｉ素子内の入出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 入力ビットに対して所定の出力ビットを与えるＬＳＩ内
部回路と、バッファ回路を介した外部入出力ピン端子と
の間に形成されるＬＳＩ素子内の入出力回路にあって、
ＬＳＩ内部回路の機能試験を容易に行なえるようにする
ため、ＬＳＩ内部回路に入力させるべきデータをセット
する入力データセット回路及びＬＳＩ内部回路から出力
されるデータをセットする出力データセット回路を設け
、各データセット回路が所定のクロックに同期して、シ
フトするよう構成し、各データを外部に出力可能とした
ものである。

［産業上の利用分野］ 本発明は、ＬＳＩ素子内部において、入力ビットに対し
て所定の出力ビットを与え、当該ＬＳＩの本来的な機能
を実現するＬＳＩ内部回路と、バッファ回路を介した外
部入出力ピン端子との間に形成される入出力回路に関す
る。

［従来の技４！１１１ 従来、ＬＳＩ素子内部に形成されるこの種の入出力回路
は、例えば第５図に示すようになっている。

同図において、１０はＬＳＩ内部回路であり、このＬＳ
Ｉ内部回路１０は入力端ＩＮに対するビット入力に基づ
き信号出力端０ＬＪＴ及びちす御出力端Ｃ０ＬＪＴから
所定のビット出りを行なうようになつている。１１は外
部入出力ピン端子にワイヤリングされたバッドであり、
このバッド１１と上記ＬＳＩ内部回路１０との間に信号
の入出力に関した中継を行なうバッフアロ路２０が形成
されている。このバッファ回路２０は外部からの入力を
中継するインバッファ２１と外部への出力を中継するア
ウトバッファ２２とから構成され、バッド１１を介した
外部からの信号がインバッファ２１を介してＬＳＩ内部
回路１０の入力端ＩＮに入力する一方、ＬＳＩ内部回路
１０における信号出力端０ＬＩＴからの信号がアウトバ
ッファ２２を介してバッド１１、更には外部入出力ピン
端子から外部に出力されるようになっている。また、ア
ウトバッファ２２はＬＳＩ内部回路１０における制御出
力端Ｃ０ＵＴからの出力ビットによって状態が制御され
るもので、例えば、当該出力ビットが“１”のとき通常
のバッファ機能を有した状態、同出力ビットが“０”の
ときハイ・インピーダンス状態となって、当該出力ビッ
トが“０”のときは、バッド１１とＬＳ、Ｉ内部回路１
０における信号出力端ＯＵＴとの間は開放状態となる。

［発明が解決しようとする問題点］ ところで、ＬＳＩ内部回路の機能については、当該ＬＳ
Ｉの検査工程、あるいはＬＳＩ素子をプリント基板に組
込んだ後等種々試験を行なうことになるが、入出力回路
が上記従来の構成となるＬＳＩ素子では、当＠Ｌｓ　１
素子の規模が大きくなり外部入出力ピン端子の数が増す
ようになると、その機能試験が容易１なくなってくる。

それは、上記従来のＬＳＩ素子内の入出力回路はＬＳＩ
内部回路の機能試験については何ら考慮されずに形成さ
れているからである。従って、ＬＳＩ内部回路の機能試
験を行なう場合、各外部入出力ピン端子からテストデー
タを入力し、そのテストデータに対する出力を正常なも
のといちいち比較しなければならず、外部入出力ピン端
子が増すようになるとＬＳＩテスターの規模も単純に大
きなものとなった。

そこで、本発明の課題は、外部入出力ピン端子とＬＳＩ
内部回路との間に形成される入出力回路を、当該ＬＳＩ
内部回路のＩｌｌ能試験が容易に行ない得る構造とする
ことである。

［問題点を解決するための手段１ 本発明は、第１図に示すように、入力（Ｐｉ　）ビット
に対して所定の出力（Ｐｏｔ、　Ｐ０２・・。

・・・、Ｐ０ｎ）ビットを与えるＬＳＩ内部回路１と、
バッフアロ路２を介した外部入出力ピン端子Ｉ１０との
間に形成されるＬＳＩ素子内の入出力回路を前提として
おり、当該入出力回路にあって、上記課題を解決するた
めの技術的手段は、第１のクロックＣＬ１により該入力
ビット端子に入力するデータ（１）を内部セットする入
力データセット回路３と、該出力ビットから出力される
データを第２のクロック（Ｃ１０）により各出力ビット
対応にセットする出力データセット回路４　（１）、　
４　（２）、・・・、４（ｎ）とを設け、上記各入力デ
ータセット回ｊ！３と出力データセット回路４　（１）
、　４　（２）、・・・。

４（ｎ）をと同一のクロックＣＬＩに従って順次ビット
シフトするよう構成すると共に、ＬＳＩ内部回路１の入
力端Ｐｉに対応した入力データセット回路３にセットさ
れたデータまたはバッファ回路２を介した外部入出力ピ
ン端子［／Ｏからのデータを選択してＬＳＩ内部回路１
の入力端ｐｔに供するセレクタ回路５を設けたものであ
る。

［作　用］ 通常作動の場合、セレクタ回路５がバッファ回路２側を
選択している。これにより、外部入出力ピン端子Ｉ１０
に入力した外部からのデータは、バッファ回路２、セレ
クタ回路５を介してＬＳＩ内部回路１の入力端Ｐ１に入
力し、このＬＳＩ内部回路１の出力端ＰＯ１，Ｐ０２・
・。

Ｐｏｎから当該入力データに対する応答データが出力さ
れる。そして、この出力データはバッファ回路２に供与
される。

一方、ＬＳＩ内部回路１の機能試験を行なう場合、セレ
クタ信号３ｅによってセレクタ回路５が入力データセッ
ト回路３側を選択する。ここで、クロック信号ＣＬＩに
より端子３ｉから入力データセット回路３に所定ビット
をセットする。すると、この入力データセット回路３に
セットされたビットデータが、セレクタ回路５を介して
ＬＳＩ内部回路１の入力端Ｐｉに入力し、このＬＳＩ内
部回路１の出力端ＰＯ１，ＰＯ２゜・・・、Ｐｏｎから
当該入力ビットデータに対する応答ビットデータが出力
される。この状態で、各出力データセット回路４　（１
）、　４　（２）、・・・。

４（ｎ）にりＯツク信号ＣＬ２を印加すると、上記出力
端ＰＯ１，ＰＯ２，−、Ｐｏｎから出力されるビットデ
ータが当該各出力データセット回路４　（１）、　４　
（２）、・・・、　４　（ｎ）にセットされる。その後
、クロック信号ＣＬ１を印加すると、当該クロック信号
ＣＬ１に同期して各入力データセット回路３と出力デー
タセット回路４（１）、４（２）、・・・、　４　（ｎ
）がシフト作動を行ない、各出力データセット口路４（
１）。

４（２）、・・・、　４　（ｎ）にセットされたデータ
が端子ＳＯからシ、リアルに順次出力される。そして、
ＬＳＩ内部回路１の入力ビットに対する正規の出力ビッ
トを予め求めておき、この求めておいた出力ビットと上
記端子ＳＯから出力されるビットデータとを比較するこ
とによりＬＳＩ内部回路１の正常性を判別する。

［発明の実施例］ 以下、本発明の実施例を図面に基づいて説明する。

第２図は本発明に係るＬＳＩ素子内の入出力回路の一例
を示す回路図である。

同図において、入力端ＩＮ、信号出力端０ＵＴ１制御出
力端Ｃ０ＬＪＴを有するＬＳＩ内部回路１０、外部入出
力ピン端子にワイヤリングされたバッド１１、外部とＬ
ＳＩ内部回路１０との間での信号中継を行なうインバッ
ファ２１及びアウトバッファ２２を有したバッファ回路
２０は第５図に示す従来のものと同様のものである。

一方、上記ＬＳＩ内部回路１０とバッファ回路２０との
間に従来にない新たな回路が構成されることになるが、
ここで、１２．１３．１４は所謂スキャン付きフリップ
７０ツブ（以下、単にＦＦという）であり、ＦＦＩ　２
がＬＳＩ内部回路の入力端に対応した入力データセット
回路、ＦＦ１３．１４が同出力端に対応した出力データ
セット回路に相当するものである。各ＦＦ１２．１３．
１４は、２つの入力Ｓｉ　、Ｄ。

２つの出力ＳＯ，０１２つのクロック入力ＳＣＫ、ＧＫ
を有するもので、添付表に示す真理値表に従って作動す
るようになっている。即ち、ＳＣＫが“１”に固定され
ると、クロックモードとなり、Ｄに入力したビットデー
タがクロックＯＫの立ち上がりでセットされ、当該セッ
トされたビットデータが３ｏ及びＱに出力される一方、
ＧＫが“１″に固定されると、スキャンモードとなり、
Ｓｉに入力したビットデータがクロックＳＧＫの立ち上
がりでセットされ、当該セットされたビットデータがＳ
Ｏ及びＱに出力されるようになっている。ＦＦ１２はそ
のＤ及びＧＫが“１“に固定されて常時スキャンモード
の状態となると共に、外部からのビットデータを８１に
入力するようにしている。また、ＦＦ１３はＬＳＩ内部
回路１０の信号出力端０ＬＩＴからのビットデータをそ
のＤに入力し、ＦＦ１４はＬＳＩ内部回路１０のｔ１１
制御出力端Ｃ０ＮＴからのビットデータをそのＤに入力
している。そして、ＦＦＩ　２のＳｏとＦＦ１３の５ｉ
１ＦＦ１３のＳＯとＦＦ１４のＳ：とを接続することに
よって、各ＦＦ１２，１３．１４がスキャンモードにお
いてクロックＳＣＫに同期して順次シフト作動するよう
構成している。

１５及び１６はセレクタ回路であり、各セレクタ回路１
５．１６は、制御人力Ｓが“０パのとき六入力を出力（
Ｘ）し、制御入力Ｓが“１″のとき８入力を出力（Ｘ）
するようになっている。そして、セレクタ回路１５の入
力へがバッファ回路２０のインバッファ２１に、同人力
ＢがＦＦ１２のＱに、同出力ＸがＬＳＩ内部回路１０の
入力端ＩＮに夫々接続され、セレクタ回路１６の入力Ａ
ＳＬＳ　Ｉ内部回路１０の制御出力端Ｃ０ＮＴに、同出
力Ｘがバッファ回路２０におけるアウトバッファ２２０
制御端Ｃに接続されると共に、同人力Ｂが“０″に固定
されている。

上記構成は、１つの外部入出力ピン端子とＬＳＩ内部回
路１０との間の入出力回路についてのものであるが、実
際のＬＳＩ素子では各外部入出力ピン端子に対して同様
の入出力回路が設けられている。

即ち、第３図に示すように、外部入出力ピン端子ｌ１０
（１）とＬＳＩ内部回路１０の入力端ＩＮ（１）、信号
出力端０ＬＩＴ（１）、制御出力端Ｃ０ＮＴ（１）との
間に第２図で示す構造の入出力回路３０（１）が、外部
入出力ピン端子ｌ１０（２）と同人力端ＩＮ（２）、信
号出力端ＯＵＴ　（２）　、制御出力端Ｃ０ＮＴ（２）
との罰に当該入出力回路３０　（２）が、・・・・・・
・・・、外部入出力ピン端子ｌ１０（ｎ＞と同人力端Ｉ
Ｎ（ｎ）、信号出力端０ＵＴ（ｎ）、制御出力端Ｃ０Ｎ
Ｔ　（ｎ）との間に当該入出力回路３０（ｎ）が夫々設
けられている。そして、各入出力回路３０　（１）　〜
３０　（ｎ）におけるＦＦ１２．１３．１４のＳＯＫに
は外部端子（ＳＣＫ）からクロック信号が夫々並列的に
入力すると共に、ＦＦ１３．１４のＧＫには外部端子（
ＳＴＢ）から他のクロック信号が夫々並列的に入力する
ようになり、各セレクタ回路１５゜１６の制御人力Ｓに
は外部端子（ＳＭ）からセレクタ信号が夫々並列的に入
力するようになっている。また、入出力回路３０（１）
におけるＦＦ１２の３ｉは外部端子（Ｓｉ　）に接続さ
れる一方、入出力回路３０　（ｎ）におけるＦＦ１４の
ＳＯは外部端子〔ＳＯ〕に接続され、更に入出力回路３
０（ｉ）におけるＦＦ１４のＳＯと入出力回路３０（ｉ
＋１＞におけるＦＦ１２のＳｉとが順次接続されている
（＊−１゜２、・・・、ｎ−１）。これにより、各入出
力回路３０　（１）　〜３０　（ｎ）におけるＦＦ１２
，１３゜１４は外部端子（Ｓｔ　）と外部端子〔ＳＯ〕
との間で直列的に接続され、かつシフト作動するよう構
成されている。

尚、ＬＳＩ内部回路１０は外部端’？（ＭＣＫ）からの
クロック信号の立ち上がりで、各入力端ＩＮ（１）〜Ｉ
Ｎ　（ｎ）に入力されるビットデータを取込み、その応
答ビットデータを各出力端０ＵＴ（１）　〜０ＵＴ（ｎ
）及びＣ０ＮＴ（１）〜Ｃ０ＮＴ　（ｎ）から出力する
ようになっている。

次に、上記ＬＳＩ素子においてＬＳＩ内部回路１０の機
能試験を行なう場合の当該入出力回路の作動を第４図に
示すタイミングチャートに従って説明する。

当該ＬＳＩ素子は外部端子（ＳＭ）に入力するセレクタ
信号によってテストモードＭ　（ｔ）とノーマルモード
Ｍ（ｎ＞を設定することができる。そして、上記テスト
モードＭ（ｔ）はシフトインステップＳｈｉとストロー
ブステップｓｔｂとシフトアウトステップＳｈｏとで構
成されている。

まず、外部端子（ＳＭ）を１゛°に保持すると、各入出
力回路３０（１）〜３０　（ｎ）におけるセレクタ回路
１５．１６が入力Ｂ側を選択する。これにより、各外部
入出力ピン端子１１０　（１）　〜Ｉ１０　（ｎ）から
ＬＳＩ内部回路１０の各入力端ＩＮ　（１）　〜Ｉ　Ｎ
　（ｎ）まで信号経路が遮断されると共に、アウトバッ
ファ２２の制御入力Ｃが“０″となってＬＳＩ内部回路
１０の各出力端０ＵＴ（１）　〜０ｔＪＴ（ｎ）及びＣ
０ＮＴ　（１）ＣＯＮＴ　（ｎ＞と各外部入出力ピン端
子Ｉ１０＜１）　〜ｌ１０（ｎ）とが切離される。

この状態で、外部端子（ＳＴＢ）を“１”に固定すると
共に、外部端子（Ｓｔ　）から所定のビットデータ■、
■、■、・・・を入力してその同期りＯツクを外部端子
（ＳＣＫ）から入力すると、各入出力回路３０（１）〜
３０　（ｎ＞におけるＦＦ１２．１３．１４がスキャン
モードとなって、当該入力ビットデータ■、■、■、・
・・がクロック同期して各ＦＦ１２．１３．１４゜・・
・内を順次シフトしてゆく（シフトインステップ３ｈｉ
）。

そして、例えば、先頭入力ビットデータ■が入出力回路
３０　（ｎ）のＦＦ１４にセットされるタイミングで当
該同期クロックを“１″に固定し、当該シフト作動を停
止させ、その侵、外部端子（ＭＣＫ）に１パルスを入力
する。すると、その立ち上がりで、各入出力回路３０（
１）〜３０　（ｎ）におけるＦＦ１２にセットされてい
たビットデータが、セレクタ回路１５を介して各入力端
ｔＮ　（１）　〜ＩＮ　（ｎ）からしＳ（内部回路１０
に取込まれ、このＬＳＩ内部回路１０は当該入力ビット
データに対する応答ビットデータを各出力端０ＬＪＴ　
（１）　〜０ＬＩＴ　（ｎ）及びＣ０ＮＴ　（１）　〜
Ｃ０ＮＴ　（ｎ）から出力する。この状態で、１″に固
定されていた外部端子（ＳＴＹ）に負のパルスを入力す
ると、その立ち上がりで、ＬＳＩ内部回路１０の各信号
出力端０ＵＴ（１）　〜０ＬＩＴ（ｎ）からのビットデ
ータが対応するＦＦ１３にセットされると共に、同各制
御出力端Ｃ０ＮＴ（１）〜Ｃ０ＮＴ　（ｎ）からのビッ
トデータが対応するＦＦ１４にセットされる（ストロー
ブステップ５ｔｂ）。

上記のように各入出力回路３０（１）〜３０（ｎ）にお
（）るＦＦ１２．１３．１４に夫々ヒツトデータがセッ
トされた状態で再び外部端子（ＳＣＫ）からクロックを
入力すると、当該各ＦＦ１２．１３．１４がシフト作動
を行ない、外部端子〔ＳＯ３から各ＦＦ１２．１３．１
４に夫々セットされたビットデータ■、■、■。

・・・がシリアルに順次出力される（シフトアウトステ
ップ５ｈａ）。

ここで、上記各入出力回路３０（１）〜３０　（ｎ＞に
おけるＦＦ１２にセットしたビットデータをＬＳＩ内部
回路１０が入力した場合の当該出力ビットデータを予め
求めておき、この出力ビットデータと上記外部端子〔Ｓ
Ｏ３からシリアルに出力されるビットデータとを比較す
れば、ＬＳＩ内部回路１０が正常に作動しているか否か
が判明する。

尚、外部端子（ＳＭ）を０”に立ち下げると、各入出力
回路３０（１）〜３０　（ｎ）におけるセレクタ回路１
５．１６がＡ側を選択し、ノーマルモードＭ（ｎ）に切
換わる。そして、このノーマルモードＭ　（ｎ）では、
バッファ回路２０とＬＳＩ内部回路１０の入出力端ＩＮ
。

ＯＵＴ、Ｃ０ＮＴとが信号接続され、通常の作動がなさ
れる。また尚、第４図において、斜線部は意味のない信
号状態、所ｗＩ□ｏｎ’　ｔ　Ｃａｒｅの状態を示す。

上記のように本実施例によれば、６つの外部端子（ＳＴ
Ｂ）、（ＳＧＫ）、（Ｓｔ　３．（ＳＭ）、（Ｓｏ）、
（ＭＣＫ）を制御あるいは監視するだけで、外部入出力
ピン端子Ｉ１０の数に関係なくＬＳＩ内部回路１０の機
能試験を行なうことができる。

更に、本実施例の場合、テストモードＭ　（ｔ）になる
と、バッファ０路２０におけるアウトバッファ２２がハ
イインピーダンス状態となることから、当該ＬＳＩ素子
がプリント基板に組込まれた状態であっても、他の回路
素子に影響を与えることなく上述したような機能試験を
行なうことができる。

［発明の効果］ 以上説明してきたように、本発明によれば、ＬＳＩ内部
回路に入力させるべきビットデータをセットするビット
セット回路及びＬＳＩ内部回路から出力されるビットデ
ータをセットするビットセット回路を設け、各ビットセ
ット回路が所定のクロックに同期してビットシフトする
よう構成したため、ＬＳＩ内部回路の機能試験を容易に
行なうことが可能となる。これにより、当該ＬＳＩ素子
の検査工程が簡略化できることはも与ろんのこと、より
使い勝手の良いしＳｔ素子が実現できる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明に係るしＳｔ
素子内の入出力回路の一例を示す回路図、第３図はＬＳ
Ｉ素子全体を示す図、第４図はＬＳＩ内部回路の機能試
験を行なう場合の各信号のタイミングチャート、第５図
は従来のＬＳＩ素子内の入出力回路を示す図である。 １・・・ＬＳＩ内部回路　２・・・バッファ回路３・・
・入力データセット回路 ４（１）〜４（ｎ）・・・ビットセット回路５・・・セ
レクタ回路 第２図 第３図 （ｌｉ、、ＬＳＩ　！）１１＋ｎ／Ｊ　カ１ａ−ｘｉＴ
＠ｔＨざご

Claims (1)

1. 【特許請求の範囲】 入力（Ｐｉ）ビットに対して所定の出力（Ｐ０１、Ｐ０
   ２、・・・、Ｐ０ｎ）ビットを与えるＬＳＩ内部回路（
   １）と、バッファ回路２を介した外部入出力ピン端子（
   Ｉ／Ｏ）との間に形成されるＬＳＩ素子内の入出力回路
   であって、 第１のクロック（ＣＬ１）により該入力ビット端子に入
   力するデータ（ I ）を内部セットする入力データセッ
   ト回路（３）と、 該出力ビットから出力されるデータを第２のクロック（
   ＣＬ２）により各出力ビット対応にセットする出力デー
   タセット回路（４（１）、４（２）、・・・、４（ｎ）
   ）とを設け、 上記各入力データセット回路（３）と出力データセット
   回路（４（１）、４（２）、・・・・・・、４（ｎ））
   とを同一のクロック（ＣＬ１）に従つて順次ビットシフ
   トするよう構成すると共に、ＬＳＩ内部回路（１）の入
   力端（Ｐｉ）に対応した入力データセット回路（３）に
   セットされたデータまたはバッファ回路（２）を介した
   外部入出力ピン端子（Ｉ／Ｏ）からのデータを選択して
   ＬＳＩ内部回路（１）の入力端（Ｐｉ）に供するセレク
   タ回路（５）を設けたことを特徴とするＬＳＩ素子内部
   の入出力回路。