JPS62219957A - Lsi素子内の入出力回路 - Google Patents
Lsi素子内の入出力回路Info
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- JPS62219957A JPS62219957A JP61062960A JP6296086A JPS62219957A JP S62219957 A JPS62219957 A JP S62219957A JP 61062960 A JP61062960 A JP 61062960A JP 6296086 A JP6296086 A JP 6296086A JP S62219957 A JPS62219957 A JP S62219957A
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- lsi
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- 238000012360 testing method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 3
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- 238000000034 method Methods 0.000 description 2
- 101000867232 Escherichia coli Heat-stable enterotoxin II Proteins 0.000 description 1
- 101000867205 Escherichia coli Heat-stable enterotoxin ST-2 Proteins 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概 要]
入力ビットに対して所定の出力ビットを与えるLSI内
部回路と、バッファ回路を介した外部入出力ピン端子と
の間に形成されるLSI素子内の入出力回路にあって、
LSI内部回路の機能試験を容易に行なえるようにする
ため、LSI内部回路に入力させるべきデータをセット
する入力データセット回路及びLSI内部回路から出力
されるデータをセットする出力データセット回路を設け
、各データセット回路が所定のクロックに同期して、シ
フトするよう構成し、各データを外部に出力可能とした
ものである。
部回路と、バッファ回路を介した外部入出力ピン端子と
の間に形成されるLSI素子内の入出力回路にあって、
LSI内部回路の機能試験を容易に行なえるようにする
ため、LSI内部回路に入力させるべきデータをセット
する入力データセット回路及びLSI内部回路から出力
されるデータをセットする出力データセット回路を設け
、各データセット回路が所定のクロックに同期して、シ
フトするよう構成し、各データを外部に出力可能とした
ものである。
[産業上の利用分野]
本発明は、LSI素子内部において、入力ビットに対し
て所定の出力ビットを与え、当該LSIの本来的な機能
を実現するLSI内部回路と、バッファ回路を介した外
部入出力ピン端子との間に形成される入出力回路に関す
る。
て所定の出力ビットを与え、当該LSIの本来的な機能
を実現するLSI内部回路と、バッファ回路を介した外
部入出力ピン端子との間に形成される入出力回路に関す
る。
[従来の技4!111
従来、LSI素子内部に形成されるこの種の入出力回路
は、例えば第5図に示すようになっている。
は、例えば第5図に示すようになっている。
同図において、10はLSI内部回路であり、このLS
I内部回路10は入力端INに対するビット入力に基づ
き信号出力端0LJT及びちす御出力端C0LJTから
所定のビット出りを行なうようになつている。11は外
部入出力ピン端子にワイヤリングされたバッドであり、
このバッド11と上記LSI内部回路10との間に信号
の入出力に関した中継を行なうバッフアロ路20が形成
されている。このバッファ回路20は外部からの入力を
中継するインバッファ21と外部への出力を中継するア
ウトバッファ22とから構成され、バッド11を介した
外部からの信号がインバッファ21を介してLSI内部
回路10の入力端INに入力する一方、LSI内部回路
10における信号出力端0LITからの信号がアウトバ
ッファ22を介してバッド11、更には外部入出力ピン
端子から外部に出力されるようになっている。また、ア
ウトバッファ22はLSI内部回路10における制御出
力端C0UTからの出力ビットによって状態が制御され
るもので、例えば、当該出力ビットが“1”のとき通常
のバッファ機能を有した状態、同出力ビットが“0”の
ときハイ・インピーダンス状態となって、当該出力ビッ
トが“0”のときは、バッド11とLS、I内部回路1
0における信号出力端OUTとの間は開放状態となる。
I内部回路10は入力端INに対するビット入力に基づ
き信号出力端0LJT及びちす御出力端C0LJTから
所定のビット出りを行なうようになつている。11は外
部入出力ピン端子にワイヤリングされたバッドであり、
このバッド11と上記LSI内部回路10との間に信号
の入出力に関した中継を行なうバッフアロ路20が形成
されている。このバッファ回路20は外部からの入力を
中継するインバッファ21と外部への出力を中継するア
ウトバッファ22とから構成され、バッド11を介した
外部からの信号がインバッファ21を介してLSI内部
回路10の入力端INに入力する一方、LSI内部回路
10における信号出力端0LITからの信号がアウトバ
ッファ22を介してバッド11、更には外部入出力ピン
端子から外部に出力されるようになっている。また、ア
ウトバッファ22はLSI内部回路10における制御出
力端C0UTからの出力ビットによって状態が制御され
るもので、例えば、当該出力ビットが“1”のとき通常
のバッファ機能を有した状態、同出力ビットが“0”の
ときハイ・インピーダンス状態となって、当該出力ビッ
トが“0”のときは、バッド11とLS、I内部回路1
0における信号出力端OUTとの間は開放状態となる。
[発明が解決しようとする問題点]
ところで、LSI内部回路の機能については、当該LS
Iの検査工程、あるいはLSI素子をプリント基板に組
込んだ後等種々試験を行なうことになるが、入出力回路
が上記従来の構成となるLSI素子では、当@Ls 1
素子の規模が大きくなり外部入出力ピン端子の数が増す
ようになると、その機能試験が容易1なくなってくる。
Iの検査工程、あるいはLSI素子をプリント基板に組
込んだ後等種々試験を行なうことになるが、入出力回路
が上記従来の構成となるLSI素子では、当@Ls 1
素子の規模が大きくなり外部入出力ピン端子の数が増す
ようになると、その機能試験が容易1なくなってくる。
それは、上記従来のLSI素子内の入出力回路はLSI
内部回路の機能試験については何ら考慮されずに形成さ
れているからである。従って、LSI内部回路の機能試
験を行なう場合、各外部入出力ピン端子からテストデー
タを入力し、そのテストデータに対する出力を正常なも
のといちいち比較しなければならず、外部入出力ピン端
子が増すようになるとLSIテスターの規模も単純に大
きなものとなった。
内部回路の機能試験については何ら考慮されずに形成さ
れているからである。従って、LSI内部回路の機能試
験を行なう場合、各外部入出力ピン端子からテストデー
タを入力し、そのテストデータに対する出力を正常なも
のといちいち比較しなければならず、外部入出力ピン端
子が増すようになるとLSIテスターの規模も単純に大
きなものとなった。
そこで、本発明の課題は、外部入出力ピン端子とLSI
内部回路との間に形成される入出力回路を、当該LSI
内部回路のIll能試験が容易に行ない得る構造とする
ことである。
内部回路との間に形成される入出力回路を、当該LSI
内部回路のIll能試験が容易に行ない得る構造とする
ことである。
[問題点を解決するための手段1
本発明は、第1図に示すように、入力(Pi )ビット
に対して所定の出力(Pot、 P02・・。
に対して所定の出力(Pot、 P02・・。
・・・、P0n)ビットを与えるLSI内部回路1と、
バッフアロ路2を介した外部入出力ピン端子I10との
間に形成されるLSI素子内の入出力回路を前提として
おり、当該入出力回路にあって、上記課題を解決するた
めの技術的手段は、第1のクロックCL1により該入力
ビット端子に入力するデータ(1)を内部セットする入
力データセット回路3と、該出力ビットから出力される
データを第2のクロック(C10)により各出力ビット
対応にセットする出力データセット回路4 (1)、
4 (2)、・・・、4(n)とを設け、上記各入力デ
ータセット回j!3と出力データセット回路4 (1)
、 4 (2)、・・・。
バッフアロ路2を介した外部入出力ピン端子I10との
間に形成されるLSI素子内の入出力回路を前提として
おり、当該入出力回路にあって、上記課題を解決するた
めの技術的手段は、第1のクロックCL1により該入力
ビット端子に入力するデータ(1)を内部セットする入
力データセット回路3と、該出力ビットから出力される
データを第2のクロック(C10)により各出力ビット
対応にセットする出力データセット回路4 (1)、
4 (2)、・・・、4(n)とを設け、上記各入力デ
ータセット回j!3と出力データセット回路4 (1)
、 4 (2)、・・・。
4(n)をと同一のクロックCLIに従って順次ビット
シフトするよう構成すると共に、LSI内部回路1の入
力端Piに対応した入力データセット回路3にセットさ
れたデータまたはバッファ回路2を介した外部入出力ピ
ン端子[/Oからのデータを選択してLSI内部回路1
の入力端ptに供するセレクタ回路5を設けたものであ
る。
シフトするよう構成すると共に、LSI内部回路1の入
力端Piに対応した入力データセット回路3にセットさ
れたデータまたはバッファ回路2を介した外部入出力ピ
ン端子[/Oからのデータを選択してLSI内部回路1
の入力端ptに供するセレクタ回路5を設けたものであ
る。
[作 用]
通常作動の場合、セレクタ回路5がバッファ回路2側を
選択している。これにより、外部入出力ピン端子I10
に入力した外部からのデータは、バッファ回路2、セレ
クタ回路5を介してLSI内部回路1の入力端P1に入
力し、このLSI内部回路1の出力端PO1,P02・
・。
選択している。これにより、外部入出力ピン端子I10
に入力した外部からのデータは、バッファ回路2、セレ
クタ回路5を介してLSI内部回路1の入力端P1に入
力し、このLSI内部回路1の出力端PO1,P02・
・。
Ponから当該入力データに対する応答データが出力さ
れる。そして、この出力データはバッファ回路2に供与
される。
れる。そして、この出力データはバッファ回路2に供与
される。
一方、LSI内部回路1の機能試験を行なう場合、セレ
クタ信号3eによってセレクタ回路5が入力データセッ
ト回路3側を選択する。ここで、クロック信号CLIに
より端子3iから入力データセット回路3に所定ビット
をセットする。すると、この入力データセット回路3に
セットされたビットデータが、セレクタ回路5を介して
LSI内部回路1の入力端Piに入力し、このLSI内
部回路1の出力端PO1,PO2゜・・・、Ponから
当該入力ビットデータに対する応答ビットデータが出力
される。この状態で、各出力データセット回路4 (1
)、 4 (2)、・・・。
クタ信号3eによってセレクタ回路5が入力データセッ
ト回路3側を選択する。ここで、クロック信号CLIに
より端子3iから入力データセット回路3に所定ビット
をセットする。すると、この入力データセット回路3に
セットされたビットデータが、セレクタ回路5を介して
LSI内部回路1の入力端Piに入力し、このLSI内
部回路1の出力端PO1,PO2゜・・・、Ponから
当該入力ビットデータに対する応答ビットデータが出力
される。この状態で、各出力データセット回路4 (1
)、 4 (2)、・・・。
4(n)にりOツク信号CL2を印加すると、上記出力
端PO1,PO2,−、Ponから出力されるビットデ
ータが当該各出力データセット回路4 (1)、 4
(2)、・・・、 4 (n)にセットされる。その後
、クロック信号CL1を印加すると、当該クロック信号
CL1に同期して各入力データセット回路3と出力デー
タセット回路4(1)、4(2)、・・・、 4 (n
)がシフト作動を行ない、各出力データセット口路4(
1)。
端PO1,PO2,−、Ponから出力されるビットデ
ータが当該各出力データセット回路4 (1)、 4
(2)、・・・、 4 (n)にセットされる。その後
、クロック信号CL1を印加すると、当該クロック信号
CL1に同期して各入力データセット回路3と出力デー
タセット回路4(1)、4(2)、・・・、 4 (n
)がシフト作動を行ない、各出力データセット口路4(
1)。
4(2)、・・・、 4 (n)にセットされたデータ
が端子SOからシ、リアルに順次出力される。そして、
LSI内部回路1の入力ビットに対する正規の出力ビッ
トを予め求めておき、この求めておいた出力ビットと上
記端子SOから出力されるビットデータとを比較するこ
とによりLSI内部回路1の正常性を判別する。
が端子SOからシ、リアルに順次出力される。そして、
LSI内部回路1の入力ビットに対する正規の出力ビッ
トを予め求めておき、この求めておいた出力ビットと上
記端子SOから出力されるビットデータとを比較するこ
とによりLSI内部回路1の正常性を判別する。
[発明の実施例]
以下、本発明の実施例を図面に基づいて説明する。
第2図は本発明に係るLSI素子内の入出力回路の一例
を示す回路図である。
を示す回路図である。
同図において、入力端IN、信号出力端0UT1制御出
力端C0LJTを有するLSI内部回路10、外部入出
力ピン端子にワイヤリングされたバッド11、外部とL
SI内部回路10との間での信号中継を行なうインバッ
ファ21及びアウトバッファ22を有したバッファ回路
20は第5図に示す従来のものと同様のものである。
力端C0LJTを有するLSI内部回路10、外部入出
力ピン端子にワイヤリングされたバッド11、外部とL
SI内部回路10との間での信号中継を行なうインバッ
ファ21及びアウトバッファ22を有したバッファ回路
20は第5図に示す従来のものと同様のものである。
一方、上記LSI内部回路10とバッファ回路20との
間に従来にない新たな回路が構成されることになるが、
ここで、12.13.14は所謂スキャン付きフリップ
70ツブ(以下、単にFFという)であり、FFI 2
がLSI内部回路の入力端に対応した入力データセット
回路、FF13.14が同出力端に対応した出力データ
セット回路に相当するものである。各FF12.13.
14は、2つの入力Si 、D。
間に従来にない新たな回路が構成されることになるが、
ここで、12.13.14は所謂スキャン付きフリップ
70ツブ(以下、単にFFという)であり、FFI 2
がLSI内部回路の入力端に対応した入力データセット
回路、FF13.14が同出力端に対応した出力データ
セット回路に相当するものである。各FF12.13.
14は、2つの入力Si 、D。
2つの出力SO,012つのクロック入力SCK、GK
を有するもので、添付表に示す真理値表に従って作動す
るようになっている。即ち、SCKが“1”に固定され
ると、クロックモードとなり、Dに入力したビットデー
タがクロックOKの立ち上がりでセットされ、当該セッ
トされたビットデータが3o及びQに出力される一方、
GKが“1″に固定されると、スキャンモードとなり、
Siに入力したビットデータがクロックSGKの立ち上
がりでセットされ、当該セットされたビットデータがS
O及びQに出力されるようになっている。FF12はそ
のD及びGKが“1“に固定されて常時スキャンモード
の状態となると共に、外部からのビットデータを81に
入力するようにしている。また、FF13はLSI内部
回路10の信号出力端0LITからのビットデータをそ
のDに入力し、FF14はLSI内部回路10のt11
制御出力端C0NTからのビットデータをそのDに入力
している。そして、FFI 2のSoとFF13の5i
1FF13のSOとFF14のS:とを接続することに
よって、各FF12,13.14がスキャンモードにお
いてクロックSCKに同期して順次シフト作動するよう
構成している。
を有するもので、添付表に示す真理値表に従って作動す
るようになっている。即ち、SCKが“1”に固定され
ると、クロックモードとなり、Dに入力したビットデー
タがクロックOKの立ち上がりでセットされ、当該セッ
トされたビットデータが3o及びQに出力される一方、
GKが“1″に固定されると、スキャンモードとなり、
Siに入力したビットデータがクロックSGKの立ち上
がりでセットされ、当該セットされたビットデータがS
O及びQに出力されるようになっている。FF12はそ
のD及びGKが“1“に固定されて常時スキャンモード
の状態となると共に、外部からのビットデータを81に
入力するようにしている。また、FF13はLSI内部
回路10の信号出力端0LITからのビットデータをそ
のDに入力し、FF14はLSI内部回路10のt11
制御出力端C0NTからのビットデータをそのDに入力
している。そして、FFI 2のSoとFF13の5i
1FF13のSOとFF14のS:とを接続することに
よって、各FF12,13.14がスキャンモードにお
いてクロックSCKに同期して順次シフト作動するよう
構成している。
15及び16はセレクタ回路であり、各セレクタ回路1
5.16は、制御人力Sが“0パのとき六入力を出力(
X)し、制御入力Sが“1″のとき8入力を出力(X)
するようになっている。そして、セレクタ回路15の入
力へがバッファ回路20のインバッファ21に、同人力
BがFF12のQに、同出力XがLSI内部回路10の
入力端INに夫々接続され、セレクタ回路16の入力A
SLS I内部回路10の制御出力端C0NTに、同出
力Xがバッファ回路20におけるアウトバッファ220
制御端Cに接続されると共に、同人力Bが“0″に固定
されている。
5.16は、制御人力Sが“0パのとき六入力を出力(
X)し、制御入力Sが“1″のとき8入力を出力(X)
するようになっている。そして、セレクタ回路15の入
力へがバッファ回路20のインバッファ21に、同人力
BがFF12のQに、同出力XがLSI内部回路10の
入力端INに夫々接続され、セレクタ回路16の入力A
SLS I内部回路10の制御出力端C0NTに、同出
力Xがバッファ回路20におけるアウトバッファ220
制御端Cに接続されると共に、同人力Bが“0″に固定
されている。
上記構成は、1つの外部入出力ピン端子とLSI内部回
路10との間の入出力回路についてのものであるが、実
際のLSI素子では各外部入出力ピン端子に対して同様
の入出力回路が設けられている。
路10との間の入出力回路についてのものであるが、実
際のLSI素子では各外部入出力ピン端子に対して同様
の入出力回路が設けられている。
即ち、第3図に示すように、外部入出力ピン端子l10
(1)とLSI内部回路10の入力端IN(1)、信号
出力端0LIT(1)、制御出力端C0NT(1)との
間に第2図で示す構造の入出力回路30(1)が、外部
入出力ピン端子l10(2)と同人力端IN(2)、信
号出力端OUT (2) 、制御出力端C0NT(2)
との罰に当該入出力回路30 (2)が、・・・・・・
・・・、外部入出力ピン端子l10(n>と同人力端I
N(n)、信号出力端0UT(n)、制御出力端C0N
T (n)との間に当該入出力回路30(n)が夫々設
けられている。そして、各入出力回路30 (1) 〜
30 (n)におけるFF12.13.14のSOKに
は外部端子(SCK)からクロック信号が夫々並列的に
入力すると共に、FF13.14のGKには外部端子(
STB)から他のクロック信号が夫々並列的に入力する
ようになり、各セレクタ回路15゜16の制御人力Sに
は外部端子(SM)からセレクタ信号が夫々並列的に入
力するようになっている。また、入出力回路30(1)
におけるFF12の3iは外部端子(Si )に接続さ
れる一方、入出力回路30 (n)におけるFF14の
SOは外部端子〔SO〕に接続され、更に入出力回路3
0(i)におけるFF14のSOと入出力回路30(i
+1>におけるFF12のSiとが順次接続されている
(*−1゜2、・・・、n−1)。これにより、各入出
力回路30 (1) 〜30 (n)におけるFF12
,13゜14は外部端子(St )と外部端子〔SO〕
との間で直列的に接続され、かつシフト作動するよう構
成されている。
(1)とLSI内部回路10の入力端IN(1)、信号
出力端0LIT(1)、制御出力端C0NT(1)との
間に第2図で示す構造の入出力回路30(1)が、外部
入出力ピン端子l10(2)と同人力端IN(2)、信
号出力端OUT (2) 、制御出力端C0NT(2)
との罰に当該入出力回路30 (2)が、・・・・・・
・・・、外部入出力ピン端子l10(n>と同人力端I
N(n)、信号出力端0UT(n)、制御出力端C0N
T (n)との間に当該入出力回路30(n)が夫々設
けられている。そして、各入出力回路30 (1) 〜
30 (n)におけるFF12.13.14のSOKに
は外部端子(SCK)からクロック信号が夫々並列的に
入力すると共に、FF13.14のGKには外部端子(
STB)から他のクロック信号が夫々並列的に入力する
ようになり、各セレクタ回路15゜16の制御人力Sに
は外部端子(SM)からセレクタ信号が夫々並列的に入
力するようになっている。また、入出力回路30(1)
におけるFF12の3iは外部端子(Si )に接続さ
れる一方、入出力回路30 (n)におけるFF14の
SOは外部端子〔SO〕に接続され、更に入出力回路3
0(i)におけるFF14のSOと入出力回路30(i
+1>におけるFF12のSiとが順次接続されている
(*−1゜2、・・・、n−1)。これにより、各入出
力回路30 (1) 〜30 (n)におけるFF12
,13゜14は外部端子(St )と外部端子〔SO〕
との間で直列的に接続され、かつシフト作動するよう構
成されている。
尚、LSI内部回路10は外部端’?(MCK)からの
クロック信号の立ち上がりで、各入力端IN(1)〜I
N (n)に入力されるビットデータを取込み、その応
答ビットデータを各出力端0UT(1) 〜0UT(n
)及びC0NT(1)〜C0NT (n)から出力する
ようになっている。
クロック信号の立ち上がりで、各入力端IN(1)〜I
N (n)に入力されるビットデータを取込み、その応
答ビットデータを各出力端0UT(1) 〜0UT(n
)及びC0NT(1)〜C0NT (n)から出力する
ようになっている。
次に、上記LSI素子においてLSI内部回路10の機
能試験を行なう場合の当該入出力回路の作動を第4図に
示すタイミングチャートに従って説明する。
能試験を行なう場合の当該入出力回路の作動を第4図に
示すタイミングチャートに従って説明する。
当該LSI素子は外部端子(SM)に入力するセレクタ
信号によってテストモードM (t)とノーマルモード
M(n>を設定することができる。そして、上記テスト
モードM(t)はシフトインステップShiとストロー
ブステップstbとシフトアウトステップShoとで構
成されている。
信号によってテストモードM (t)とノーマルモード
M(n>を設定することができる。そして、上記テスト
モードM(t)はシフトインステップShiとストロー
ブステップstbとシフトアウトステップShoとで構
成されている。
まず、外部端子(SM)を1゛°に保持すると、各入出
力回路30(1)〜30 (n)におけるセレクタ回路
15.16が入力B側を選択する。これにより、各外部
入出力ピン端子110 (1) 〜I10 (n)から
LSI内部回路10の各入力端IN (1) 〜I N
(n)まで信号経路が遮断されると共に、アウトバッ
ファ22の制御入力Cが“0″となってLSI内部回路
10の各出力端0UT(1) 〜0tJT(n)及びC
0NT (1)CONT (n>と各外部入出力ピン端
子I10<1) 〜l10(n)とが切離される。
力回路30(1)〜30 (n)におけるセレクタ回路
15.16が入力B側を選択する。これにより、各外部
入出力ピン端子110 (1) 〜I10 (n)から
LSI内部回路10の各入力端IN (1) 〜I N
(n)まで信号経路が遮断されると共に、アウトバッ
ファ22の制御入力Cが“0″となってLSI内部回路
10の各出力端0UT(1) 〜0tJT(n)及びC
0NT (1)CONT (n>と各外部入出力ピン端
子I10<1) 〜l10(n)とが切離される。
この状態で、外部端子(STB)を“1”に固定すると
共に、外部端子(St )から所定のビットデータ■、
■、■、・・・を入力してその同期りOツクを外部端子
(SCK)から入力すると、各入出力回路30(1)〜
30 (n>におけるFF12.13.14がスキャン
モードとなって、当該入力ビットデータ■、■、■、・
・・がクロック同期して各FF12.13.14゜・・
・内を順次シフトしてゆく(シフトインステップ3hi
)。
共に、外部端子(St )から所定のビットデータ■、
■、■、・・・を入力してその同期りOツクを外部端子
(SCK)から入力すると、各入出力回路30(1)〜
30 (n>におけるFF12.13.14がスキャン
モードとなって、当該入力ビットデータ■、■、■、・
・・がクロック同期して各FF12.13.14゜・・
・内を順次シフトしてゆく(シフトインステップ3hi
)。
そして、例えば、先頭入力ビットデータ■が入出力回路
30 (n)のFF14にセットされるタイミングで当
該同期クロックを“1″に固定し、当該シフト作動を停
止させ、その侵、外部端子(MCK)に1パルスを入力
する。すると、その立ち上がりで、各入出力回路30(
1)〜30 (n)におけるFF12にセットされてい
たビットデータが、セレクタ回路15を介して各入力端
tN (1) 〜IN (n)からしS(内部回路10
に取込まれ、このLSI内部回路10は当該入力ビット
データに対する応答ビットデータを各出力端0LJT
(1) 〜0LIT (n)及びC0NT (1) 〜
C0NT (n)から出力する。この状態で、1″に固
定されていた外部端子(STY)に負のパルスを入力す
ると、その立ち上がりで、LSI内部回路10の各信号
出力端0UT(1) 〜0LIT(n)からのビットデ
ータが対応するFF13にセットされると共に、同各制
御出力端C0NT(1)〜C0NT (n)からのビッ
トデータが対応するFF14にセットされる(ストロー
ブステップ5tb)。
30 (n)のFF14にセットされるタイミングで当
該同期クロックを“1″に固定し、当該シフト作動を停
止させ、その侵、外部端子(MCK)に1パルスを入力
する。すると、その立ち上がりで、各入出力回路30(
1)〜30 (n)におけるFF12にセットされてい
たビットデータが、セレクタ回路15を介して各入力端
tN (1) 〜IN (n)からしS(内部回路10
に取込まれ、このLSI内部回路10は当該入力ビット
データに対する応答ビットデータを各出力端0LJT
(1) 〜0LIT (n)及びC0NT (1) 〜
C0NT (n)から出力する。この状態で、1″に固
定されていた外部端子(STY)に負のパルスを入力す
ると、その立ち上がりで、LSI内部回路10の各信号
出力端0UT(1) 〜0LIT(n)からのビットデ
ータが対応するFF13にセットされると共に、同各制
御出力端C0NT(1)〜C0NT (n)からのビッ
トデータが対応するFF14にセットされる(ストロー
ブステップ5tb)。
上記のように各入出力回路30(1)〜30(n)にお
()るFF12.13.14に夫々ヒツトデータがセッ
トされた状態で再び外部端子(SCK)からクロックを
入力すると、当該各FF12.13.14がシフト作動
を行ない、外部端子〔SO3から各FF12.13.1
4に夫々セットされたビットデータ■、■、■。
()るFF12.13.14に夫々ヒツトデータがセッ
トされた状態で再び外部端子(SCK)からクロックを
入力すると、当該各FF12.13.14がシフト作動
を行ない、外部端子〔SO3から各FF12.13.1
4に夫々セットされたビットデータ■、■、■。
・・・がシリアルに順次出力される(シフトアウトステ
ップ5ha)。
ップ5ha)。
ここで、上記各入出力回路30(1)〜30 (n>に
おけるFF12にセットしたビットデータをLSI内部
回路10が入力した場合の当該出力ビットデータを予め
求めておき、この出力ビットデータと上記外部端子〔S
O3からシリアルに出力されるビットデータとを比較す
れば、LSI内部回路10が正常に作動しているか否か
が判明する。
おけるFF12にセットしたビットデータをLSI内部
回路10が入力した場合の当該出力ビットデータを予め
求めておき、この出力ビットデータと上記外部端子〔S
O3からシリアルに出力されるビットデータとを比較す
れば、LSI内部回路10が正常に作動しているか否か
が判明する。
尚、外部端子(SM)を0”に立ち下げると、各入出力
回路30(1)〜30 (n)におけるセレクタ回路1
5.16がA側を選択し、ノーマルモードM(n)に切
換わる。そして、このノーマルモードM (n)では、
バッファ回路20とLSI内部回路10の入出力端IN
。
回路30(1)〜30 (n)におけるセレクタ回路1
5.16がA側を選択し、ノーマルモードM(n)に切
換わる。そして、このノーマルモードM (n)では、
バッファ回路20とLSI内部回路10の入出力端IN
。
OUT、C0NTとが信号接続され、通常の作動がなさ
れる。また尚、第4図において、斜線部は意味のない信
号状態、所wI□on’ t Careの状態を示す。
れる。また尚、第4図において、斜線部は意味のない信
号状態、所wI□on’ t Careの状態を示す。
上記のように本実施例によれば、6つの外部端子(ST
B)、(SGK)、(St 3.(SM)、(So)、
(MCK)を制御あるいは監視するだけで、外部入出力
ピン端子I10の数に関係なくLSI内部回路10の機
能試験を行なうことができる。
B)、(SGK)、(St 3.(SM)、(So)、
(MCK)を制御あるいは監視するだけで、外部入出力
ピン端子I10の数に関係なくLSI内部回路10の機
能試験を行なうことができる。
更に、本実施例の場合、テストモードM (t)になる
と、バッファ0路20におけるアウトバッファ22がハ
イインピーダンス状態となることから、当該LSI素子
がプリント基板に組込まれた状態であっても、他の回路
素子に影響を与えることなく上述したような機能試験を
行なうことができる。
と、バッファ0路20におけるアウトバッファ22がハ
イインピーダンス状態となることから、当該LSI素子
がプリント基板に組込まれた状態であっても、他の回路
素子に影響を与えることなく上述したような機能試験を
行なうことができる。
[発明の効果]
以上説明してきたように、本発明によれば、LSI内部
回路に入力させるべきビットデータをセットするビット
セット回路及びLSI内部回路から出力されるビットデ
ータをセットするビットセット回路を設け、各ビットセ
ット回路が所定のクロックに同期してビットシフトする
よう構成したため、LSI内部回路の機能試験を容易に
行なうことが可能となる。これにより、当該LSI素子
の検査工程が簡略化できることはも与ろんのこと、より
使い勝手の良いしSt素子が実現できる。
回路に入力させるべきビットデータをセットするビット
セット回路及びLSI内部回路から出力されるビットデ
ータをセットするビットセット回路を設け、各ビットセ
ット回路が所定のクロックに同期してビットシフトする
よう構成したため、LSI内部回路の機能試験を容易に
行なうことが可能となる。これにより、当該LSI素子
の検査工程が簡略化できることはも与ろんのこと、より
使い勝手の良いしSt素子が実現できる。
第1図は本発明の原理図、第2図は本発明に係るしSt
素子内の入出力回路の一例を示す回路図、第3図はLS
I素子全体を示す図、第4図はLSI内部回路の機能試
験を行なう場合の各信号のタイミングチャート、第5図
は従来のLSI素子内の入出力回路を示す図である。 1・・・LSI内部回路 2・・・バッファ回路3・・
・入力データセット回路 4(1)〜4(n)・・・ビットセット回路5・・・セ
レクタ回路 第2図 第3図 (li、、LSI !)11+n/J カ1a−xiT
@tHざご
素子内の入出力回路の一例を示す回路図、第3図はLS
I素子全体を示す図、第4図はLSI内部回路の機能試
験を行なう場合の各信号のタイミングチャート、第5図
は従来のLSI素子内の入出力回路を示す図である。 1・・・LSI内部回路 2・・・バッファ回路3・・
・入力データセット回路 4(1)〜4(n)・・・ビットセット回路5・・・セ
レクタ回路 第2図 第3図 (li、、LSI !)11+n/J カ1a−xiT
@tHざご
Claims (1)
- 【特許請求の範囲】 入力(Pi)ビットに対して所定の出力(P01、P0
2、・・・、P0n)ビットを与えるLSI内部回路(
1)と、バッファ回路2を介した外部入出力ピン端子(
I/O)との間に形成されるLSI素子内の入出力回路
であって、 第1のクロック(CL1)により該入力ビット端子に入
力するデータ( I )を内部セットする入力データセッ
ト回路(3)と、 該出力ビットから出力されるデータを第2のクロック(
CL2)により各出力ビット対応にセットする出力デー
タセット回路(4(1)、4(2)、・・・、4(n)
)とを設け、 上記各入力データセット回路(3)と出力データセット
回路(4(1)、4(2)、・・・・・・、4(n))
とを同一のクロック(CL1)に従つて順次ビットシフ
トするよう構成すると共に、LSI内部回路(1)の入
力端(Pi)に対応した入力データセット回路(3)に
セットされたデータまたはバッファ回路(2)を介した
外部入出力ピン端子(I/O)からのデータを選択して
LSI内部回路(1)の入力端(Pi)に供するセレク
タ回路(5)を設けたことを特徴とするLSI素子内部
の入出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61062960A JPS62219957A (ja) | 1986-03-20 | 1986-03-20 | Lsi素子内の入出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61062960A JPS62219957A (ja) | 1986-03-20 | 1986-03-20 | Lsi素子内の入出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62219957A true JPS62219957A (ja) | 1987-09-28 |
Family
ID=13215396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61062960A Pending JPS62219957A (ja) | 1986-03-20 | 1986-03-20 | Lsi素子内の入出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62219957A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
-
1986
- 1986-03-20 JP JP61062960A patent/JPS62219957A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
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