JPS59107532A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59107532A JPS59107532A JP57217973A JP21797382A JPS59107532A JP S59107532 A JPS59107532 A JP S59107532A JP 57217973 A JP57217973 A JP 57217973A JP 21797382 A JP21797382 A JP 21797382A JP S59107532 A JPS59107532 A JP S59107532A
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- JP
- Japan
- Prior art keywords
- chip
- semiconductor device
- decision
- chips
- scribe line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置をチップに分割する工程で発生する
チップ周辺の欠損を、効率良く選別することの出来る機
能を有する半導体装置に関する。
チップ周辺の欠損を、効率良く選別することの出来る機
能を有する半導体装置に関する。
一般に、半導体装置の製造においては、半導体基板上に
同一の半導体装置を同時に多乃形成した彼、それら半導
体装置を個々のチップに分割し、所定のパッケージに組
み込んで目的を達している。
同一の半導体装置を同時に多乃形成した彼、それら半導
体装置を個々のチップに分割し、所定のパッケージに組
み込んで目的を達している。
この為、前記半導体基板上には飼々の半導体装置に分割
する為の領域、所綱、スクライブ線を設けている。さら
に、スクライブ線と半導体装置を構戟乙ている：！Ｐ−
導体素子との間に、数１０μ程厩の幅で半畳体紮すのな
い領域をスクライブ酸と平行して設り、（以下この領域
をチップ外周部と百うう前記チップに分割する工程で発
生する、ダイザ−°スクライバー等の僚械的ｌスレ、及
び分割する際に生じるチップ周辺の欠徊にょシ半碑体素
子が不良となることを防止し−（いる。
する為の領域、所綱、スクライブ線を設けている。さら
に、スクライブ線と半導体装置を構戟乙ている：！Ｐ−
導体素子との間に、数１０μ程厩の幅で半畳体紮すのな
い領域をスクライブ酸と平行して設り、（以下この領域
をチップ外周部と百うう前記チップに分割する工程で発
生する、ダイザ−°スクライバー等の僚械的ｌスレ、及
び分割する際に生じるチップ周辺の欠徊にょシ半碑体素
子が不良となることを防止し−（いる。
久イツー、スクライバ−のズレ及びチップ周辺の欠損を
皆無にすることが田牙れｅコ、半導体装置製造上の歩留
り、及び品實を上けることが出来るが、現状ではむずか
しく、この為、３Ｂｉ富、個々のチップに分割した後に
外観検査を行ない、ワレ・カケの程度による良・不良品
の選別を実施し１いるのが現状である。
皆無にすることが田牙れｅコ、半導体装置製造上の歩留
り、及び品實を上けることが出来るが、現状ではむずか
しく、この為、３Ｂｉ富、個々のチップに分割した後に
外観検査を行ない、ワレ・カケの程度による良・不良品
の選別を実施し１いるのが現状である。
上述したチップの外観検査においで、従来は、チップ外
周部の欠損の程度の違いによる良・不良品の判定基準を
設け、検査担当者はそれに従って判断することを必要と
していた。例えば、チップ外周部の幅の１／２までの欠
損は良品で、それを越えた場合は不良品という判定基準
の場合、欠損の程度を見てそれがチップ外周部の幅の１
／２を越えているかの判断をしなければならない。通ｎ
、外観検査はチップ全体が目視出来る視野で行なわれる
ので数１０μ程度の幅のチップ外周部に発生している欠
損のｈｉがその幅の１／２を越えているかどうかの判定
は簡単ではなく、検査能率の低下、検査の見洛し、検査
担当者の個人差等による半導体装置の品質の不均一を生
じやすかった。
周部の欠損の程度の違いによる良・不良品の判定基準を
設け、検査担当者はそれに従って判断することを必要と
していた。例えば、チップ外周部の幅の１／２までの欠
損は良品で、それを越えた場合は不良品という判定基準
の場合、欠損の程度を見てそれがチップ外周部の幅の１
／２を越えているかの判断をしなければならない。通ｎ
、外観検査はチップ全体が目視出来る視野で行なわれる
ので数１０μ程度の幅のチップ外周部に発生している欠
損のｈｉがその幅の１／２を越えているかどうかの判定
は簡単ではなく、検査能率の低下、検査の見洛し、検査
担当者の個人差等による半導体装置の品質の不均一を生
じやすかった。
本発明は上述した従来方法のチップ外観検査の問題点を
除去し効率良く選別が出来る半導体装置を提供すること
を目的としている。
除去し効率良く選別が出来る半導体装置を提供すること
を目的としている。
即ち、本発明は、半導体基板に多数の半導体装置を同時
に形成して、各々をチップに分割する半導体装置におい
て、分割する為のスクライブ線と平行で、所定の間隔を
とった段差を前記半導体基板裸面に設け、該段差を、チ
ップに分割する工程で発生するチップ周辺の欠損の限度
の＠食基準庫とする仁とを特徴とする半纏体装直ン提惧
−するものである。
に形成して、各々をチップに分割する半導体装置におい
て、分割する為のスクライブ線と平行で、所定の間隔を
とった段差を前記半導体基板裸面に設け、該段差を、チ
ップに分割する工程で発生するチップ周辺の欠損の限度
の＠食基準庫とする仁とを特徴とする半纏体装直ン提惧
−するものである。
以下図■奢鉢照して本発明の詳細を胱１カすると、第１
図は従来の半導体基板に同時に形成さ！′Ｌ／こ半導体
装置の平面図でめる。■はスクライプ極でＲｉＪ述した
ようにチップに分割する／ちの領柩でりり。
図は従来の半導体基板に同時に形成さ！′Ｌ／こ半導体
装置の平面図でめる。■はスクライプ極でＲｉＪ述した
ようにチップに分割する／ちの領柩でりり。
父分割前においては第１図に不すとう９牛岑体裟置Ａ、
Ｂ、Ｃ，ＬＪＷＪの境界と考えられる。２人。
Ｂ、Ｃ，ＬＪＷＪの境界と考えられる。２人。
２Ｂ、２Ｃ，２Ｄは半導体装置Ａ、 Ｂ、Ｃ，ＪＪを構
成する半専坏素子４Ａ、４Ｂ、４Ｃ，４ｉ）の絶縁領域
である。又前記２Ａ、２Ｂ、２Ｃ，２１）Ｊニジ外側す
なわちスクライブ線側は半導体素子−２般けない数１０
μ程度の１１ｇのチップ外周部３Ａ、３１Ｊ。
成する半専坏素子４Ａ、４Ｂ、４Ｃ，４ｉ）の絶縁領域
である。又前記２Ａ、２Ｂ、２Ｃ，２１）Ｊニジ外側す
なわちスクライブ線側は半導体素子−２般けない数１０
μ程度の１１ｇのチップ外周部３Ａ、３１Ｊ。
３Ｃ，３Ｄを設けてチップに分割する工程で生じるチッ
プ周辺部の欠損により、前目己絶縁領域２Ａ。
プ周辺部の欠損により、前目己絶縁領域２Ａ。
２Ｂ、２Ｃ，２Ｄよりチップ内部に形成されている半導
体素子４Ａ、４．Ｂ、４Ｃ，４Ｄが不艮となることを防
止している。５Ａ、５］３，５１）は４Ａ。
体素子４Ａ、４．Ｂ、４Ｃ，４Ｄが不艮となることを防
止している。５Ａ、５］３，５１）は４Ａ。
４Ｂ、４Ｄそれぞれに対応するコンタクト窓で各々電極
６Ａ、６Ｂ、６Ｄとオーミックを取っている。
６Ａ、６Ｂ、６Ｄとオーミックを取っている。
この様な従来の半導体装置をチップに分割すると第２図
の分割後のチップの平面図中７で示した欠損が生じる。
の分割後のチップの平面図中７で示した欠損が生じる。
この為、前記チップ外周部３Ａを設けて半導体素子４Ａ
が不艮となることを防止しているのであるが、チップ外
周部の幅を広けることは直接チップサイズの増大となシ
、むやみに輻を広げることは出来ないので適当な幅をと
っている。この為、前記欠損７が絶縁領域２人を越える
場合かあυこれらを除去する為にチップの外観検査を実
施している。しかしながら、前述したように、欠損の程
度によるチップの艮・不良の判定基準が明快なものに出
来ない為に検査作業の能率低下、見洛し、個人差による
品質の不均一を生じる可能性が太きかった。判定基準を
明快にして従来の欠点を防止するために、例えは第２図
において絶縁領域２Ａｉパターンニングした時に生じた
半導体基板表面の段差によるパターンａを判定基準とし
た場合は、欠損７がａを少しでも越えれは絶縁不良とな
るｉ＝Ｊ能性が尚く判定基準として採用しがたい。父、
同じく第２図のスクライプ勝１の段差によるパターンｂ
を判定基準とした場合は、欠損７をスクライプ巌の鴨の
中におさめることは非猟に困卿で同じく採用しがたい。
が不艮となることを防止しているのであるが、チップ外
周部の幅を広けることは直接チップサイズの増大となシ
、むやみに輻を広げることは出来ないので適当な幅をと
っている。この為、前記欠損７が絶縁領域２人を越える
場合かあυこれらを除去する為にチップの外観検査を実
施している。しかしながら、前述したように、欠損の程
度によるチップの艮・不良の判定基準が明快なものに出
来ない為に検査作業の能率低下、見洛し、個人差による
品質の不均一を生じる可能性が太きかった。判定基準を
明快にして従来の欠点を防止するために、例えは第２図
において絶縁領域２Ａｉパターンニングした時に生じた
半導体基板表面の段差によるパターンａを判定基準とし
た場合は、欠損７がａを少しでも越えれは絶縁不良とな
るｉ＝Ｊ能性が尚く判定基準として採用しがたい。父、
同じく第２図のスクライプ勝１の段差によるパターンｂ
を判定基準とした場合は、欠損７をスクライプ巌の鴨の
中におさめることは非猟に困卿で同じく採用しがたい。
従って、前述した従来例のように、チップ外）＠部３Ａ
の１／２ までの欠損は良品、それ以上は不良品という
＆な判定基準を採用せびるを得ながった。
の１／２ までの欠損は良品、それ以上は不良品という
＆な判定基準を採用せびるを得ながった。
次に本究明であるか祝明におたシ第３図を参照すると、
第３図は本究明によりチップ外周部に欠損の判足基準紛
を設けた半導体装置の平面図である。前記従来例の第１
図と異なる尚功はスクライブ線ｌと絶縁鎖酸２Ａ、２Ｂ
、２Ｃ，２Ｄとの間に半導体基板表面の段差による外観
検査用判定基準＃８Ａ、８Ｂ、８Ｃ，８Ｄを設けたこと
である。
第３図は本究明によりチップ外周部に欠損の判足基準紛
を設けた半導体装置の平面図である。前記従来例の第１
図と異なる尚功はスクライブ線ｌと絶縁鎖酸２Ａ、２Ｂ
、２Ｃ，２Ｄとの間に半導体基板表面の段差による外観
検査用判定基準＃８Ａ、８Ｂ、８Ｃ，８Ｄを設けたこと
である。
８Ａ、８Ｂ、８Ｃ，８Ｄを設ける方法は簡単で、半導体
素子を形成するには多数のパターンニングを心安とする
のでその内の適当な工程のスクライブ線の幅全８Ａ、８
Ｂ、８Ｃ，８Ｄの位ｋまで広げることによシ半尋体基板
表面に段差を生じて得ることが出来る。
素子を形成するには多数のパターンニングを心安とする
のでその内の適当な工程のスクライブ線の幅全８Ａ、８
Ｂ、８Ｃ，８Ｄの位ｋまで広げることによシ半尋体基板
表面に段差を生じて得ることが出来る。
外観検査用判定基準線８Ａ、８Ｂ、８Ｃ，８Ｄとスクラ
イプ肪１との距離を適当に決めておき、８Ａ、８Ｂ、ｓ
ｃ、８Ｄ′ｔ−欠損が越えた場合は不良品、という様な
判定基準で外観検査を実施すれは、第４図の本発明を実
施した分割後のチップの平面図に示すように前記従来方
法の第２図に示したと同様の欠損７か発生した場合でも
判定基準が明快な為、従来方法で生じていた外観検査の
作業能率の但−下、見洛し、個人差による品質の不均一
は生じることなく、効率良くチップの外観検車全実施す
ることが出来る。又、同じく判定基準が明快な為、従来
はチップ外周部の幅にろる程度の余裕を必要としていた
がそれが心安なくなりチップサイズを小さくすることか
可能でめる。
イプ肪１との距離を適当に決めておき、８Ａ、８Ｂ、ｓ
ｃ、８Ｄ′ｔ−欠損が越えた場合は不良品、という様な
判定基準で外観検査を実施すれは、第４図の本発明を実
施した分割後のチップの平面図に示すように前記従来方
法の第２図に示したと同様の欠損７か発生した場合でも
判定基準が明快な為、従来方法で生じていた外観検査の
作業能率の但−下、見洛し、個人差による品質の不均一
は生じることなく、効率良くチップの外観検車全実施す
ることが出来る。又、同じく判定基準が明快な為、従来
はチップ外周部の幅にろる程度の余裕を必要としていた
がそれが心安なくなりチップサイズを小さくすることか
可能でめる。
以上の説明で明らかなように、本発明によれば簡単な方
法により、従来の半導体チップの外観検斉で生じていた
欠点を除去し、効率良くしかも作業者の個人差のない外
観検査全実施することが出来、品質の均一な半導体装置
を製造することが出来る。
法により、従来の半導体チップの外観検斉で生じていた
欠点を除去し、効率良くしかも作業者の個人差のない外
観検査全実施することが出来、品質の均一な半導体装置
を製造することが出来る。
第１図は従来の半導体基板に同時に形成された半導体装
置の平面図、！＠２図は従来の分割後の半導体チップの
平面図、第３図は本発明によジテップ周辺の欠損の判定
基準線を設けた半導体装置の平面図、第４図は本発明を
実施した分割後のチップの平面図である。 １・・・・・・スクライプ線、２Ａ、２Ｂ、２Ｃ，２Ｄ
・・・・・・絶縁領域、３Ａ、３Ｂ、３Ｃ，３Ｄ・・・
・・・チップ外周部、４Ａ、４Ｂ、４Ｃ，４Ｄ・・・・
・・半導体素子、５Ａ、５Ｂ、５ｆ）・・・・・・コン
タクト窓、６Ａ。 ６Ｂ、６Ｄ・・・・・・電極、７・・・・・・チップに
分割する工程で生じた欠損、８・・・・・・外観検査用
判定基準線（半導体基板上に形成された段差） 第ｌ閃 第２ 閉 第３邑 第４久
置の平面図、！＠２図は従来の分割後の半導体チップの
平面図、第３図は本発明によジテップ周辺の欠損の判定
基準線を設けた半導体装置の平面図、第４図は本発明を
実施した分割後のチップの平面図である。 １・・・・・・スクライプ線、２Ａ、２Ｂ、２Ｃ，２Ｄ
・・・・・・絶縁領域、３Ａ、３Ｂ、３Ｃ，３Ｄ・・・
・・・チップ外周部、４Ａ、４Ｂ、４Ｃ，４Ｄ・・・・
・・半導体素子、５Ａ、５Ｂ、５ｆ）・・・・・・コン
タクト窓、６Ａ。 ６Ｂ、６Ｄ・・・・・・電極、７・・・・・・チップに
分割する工程で生じた欠損、８・・・・・・外観検査用
判定基準線（半導体基板上に形成された段差） 第ｌ閃 第２ 閉 第３邑 第４久
Claims (1)
- 半導体基板に多窓の半導体装（至）を同時に形成して、
各々會チップに分割する半導体装置において、分割する
為のスクライブ線と平行で、所定の間隔をとった段差を
前記半導体基板表面に設け、該段差を、チップに分割す
る工程で発生するチップ周辺の欠損の限度の検査基準線
とすることを特徴とする半導体装置、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217973A JPS59107532A (ja) | 1982-12-13 | 1982-12-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217973A JPS59107532A (ja) | 1982-12-13 | 1982-12-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59107532A true JPS59107532A (ja) | 1984-06-21 |
Family
ID=16712628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57217973A Pending JPS59107532A (ja) | 1982-12-13 | 1982-12-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107532A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016080A (en) * | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152248A (en) * | 1980-04-28 | 1981-11-25 | Mitsubishi Electric Corp | Semiconductor pellet |
-
1982
- 1982-12-13 JP JP57217973A patent/JPS59107532A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152248A (en) * | 1980-04-28 | 1981-11-25 | Mitsubishi Electric Corp | Semiconductor pellet |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
| US5016080A (en) * | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
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