JPS58143550A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58143550A JPS58143550A JP2710982A JP2710982A JPS58143550A JP S58143550 A JPS58143550 A JP S58143550A JP 2710982 A JP2710982 A JP 2710982A JP 2710982 A JP2710982 A JP 2710982A JP S58143550 A JPS58143550 A JP S58143550A
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- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 abstract description 15
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- 238000010586 diagram Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 241000255925 Diptera Species 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はφ層配線構造を有する大観Ｉｎ積回路に係４７
％にマスタースライス方式における電源配置のパターン
レイアウトに関する４のである。
％にマスタースライス方式における電源配置のパターン
レイアウトに関する４のである。
マスタースライス方式は第１図に示すチップパターン崗
のように、半導体基板ｌの対向辺の中心付近に設けた最
高電位（以１ｋＶｃｃと記す）Ｉｋ’ｍバッド２及び最
低電位（以後Ｖ・・と配す）電源パッド３よシ１セル”
と称する、予め半導体基板ｌ上に形成されている半導体
素子間を配線する事によシ少くとも基本論理回路を構成
できるブロックがマトリックス状に配置された内部領域
４へ、交互に平行にＶｃｃ電源配線パターン５及びＶ＠
・電源配線パターン６を布線し九構成になってお夕、該
セル関ｔ”配線チャンネル”と称する規格化された配＊
＊域を介して結線し、纒らに入出力回路を弁して半導体
基板ｌの周辺に配し九人出力パッド７に配線することに
よｐ所望の電気回路を得る方式であるが、特に蚊セルに
て構成される（口）路がＥＣＬ（Ｅｇｎｌｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏ９ｃ）の時、電源パッド２．３よや
布線され九電源配４１５ 、６の末一部において該電源
配置１５ 、６の配線抵抗によシ回路の出力電圧に大き
な誤差が生じやすかった〇すなわち、＃Ｉ２図に示す基
本的ＥＣＬ（ロ）鮎において、トランジスターＴｌ、Ｔ
２．Ｔ３は同一形状でアル、トランジスターＴＩ、Ｔ２
の＝レフターよシ接続されるコレクター抵抗Ｒｃ１．ｋ
ｃ２ は第１図に示したＶｃｃ電源配線５による配線
抵抗ｒｃを介してＶＣＣ電源パッド２に接続されておシ
、トランジスターＴ３の工きツタ−よ多接続されるエミ
ッター抵抗比ｇｓは第１図に示したＶｅｅ電源配線６に
よる配線抵抗ｒ、を介してＶｅｅ電源パッド３に接続さ
れておシさらにトランジスターＴ１のベース端子ＢＩは
信号人力−子で１．）ランシスターＴ２のベース端子Ｂ
２はリファレンス入力端子でＴｏり、トランジスターＴ
３のベース端子Ｂ３はＥＣＬ回路を開動させる定電圧が
入力する端子であり各々のベース端子電圧ｔ−Ｖｉ５Ｖ
ｉ＋ｇ、Ｖｕと表わす。
のように、半導体基板ｌの対向辺の中心付近に設けた最
高電位（以１ｋＶｃｃと記す）Ｉｋ’ｍバッド２及び最
低電位（以後Ｖ・・と配す）電源パッド３よシ１セル”
と称する、予め半導体基板ｌ上に形成されている半導体
素子間を配線する事によシ少くとも基本論理回路を構成
できるブロックがマトリックス状に配置された内部領域
４へ、交互に平行にＶｃｃ電源配線パターン５及びＶ＠
・電源配線パターン６を布線し九構成になってお夕、該
セル関ｔ”配線チャンネル”と称する規格化された配＊
＊域を介して結線し、纒らに入出力回路を弁して半導体
基板ｌの周辺に配し九人出力パッド７に配線することに
よｐ所望の電気回路を得る方式であるが、特に蚊セルに
て構成される（口）路がＥＣＬ（Ｅｇｎｌｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏ９ｃ）の時、電源パッド２．３よや
布線され九電源配４１５ 、６の末一部において該電源
配置１５ 、６の配線抵抗によシ回路の出力電圧に大き
な誤差が生じやすかった〇すなわち、＃Ｉ２図に示す基
本的ＥＣＬ（ロ）鮎において、トランジスターＴｌ、Ｔ
２．Ｔ３は同一形状でアル、トランジスターＴＩ、Ｔ２
の＝レフターよシ接続されるコレクター抵抗Ｒｃ１．ｋ
ｃ２ は第１図に示したＶｃｃ電源配線５による配線
抵抗ｒｃを介してＶＣＣ電源パッド２に接続されておシ
、トランジスターＴ３の工きツタ−よ多接続されるエミ
ッター抵抗比ｇｓは第１図に示したＶｅｅ電源配線６に
よる配線抵抗ｒ、を介してＶｅｅ電源パッド３に接続さ
れておシさらにトランジスターＴ１のベース端子ＢＩは
信号人力−子で１．）ランシスターＴ２のベース端子Ｂ
２はリファレンス入力端子でＴｏり、トランジスターＴ
３のベース端子Ｂ３はＥＣＬ回路を開動させる定電圧が
入力する端子であり各々のベース端子電圧ｔ−Ｖｉ５Ｖ
ｉ＋ｇ、Ｖｕと表わす。
今トランジスターＴ２のコレクタ一端子Ｃ２よシ出力す
る出力電圧に注目した時、出力電圧Ｖｔ。
る出力電圧に注目した時、出力電圧Ｖｔ。
はＴｓのＢ−８間電圧をＶＦ（ＴＳ）とおくとＶ！１１
＜ＶＢ １０時ＶｅｅをＯｖとすると、 ＶＬ：ＶＣＣ−（ｒ、＋Ｒ，ｃｚ ） Ｘ （ＶＢＩＩ
−ＶＦ（Ｔｌ） ）／（ｒｅ十几Ｅｌ） ・・・・
・・■と表わすことができる。
＜ＶＢ １０時ＶｅｅをＯｖとすると、 ＶＬ：ＶＣＣ−（ｒ、＋Ｒ，ｃｚ ） Ｘ （ＶＢＩＩ
−ＶＦ（Ｔｌ） ）／（ｒｅ十几Ｅｌ） ・・・・
・・■と表わすことができる。
具体例とし−て、Ｖｃｃ＝＝５ｖ 、ＶＢＳ：１，３Ｖ
、ＶＦ（ＴＳ）は１ｍＡにおいて８００ｍｖ 、Ｒｃ
ｔ＝Ｒｃｇ＝）（ｊｉ：５＝５００Ω。
、ＶＦ（ＴＳ）は１ｍＡにおいて８００ｍｖ 、Ｒｃ
ｔ＝Ｒｃｇ＝）（ｊｉ：５＝５００Ω。
又ｒ、＝１０００とした時代のよシ本来ｒｅ＝ ｒ、＝
０ΩにおいてＶＬ中４．５ｖであるものが配線抵抗の影
響でＶＬ中４．５７５ｖとなす７５ｍｖの出力電圧が上
昇が伴った０ 従来実施していた方法は、電源配線の膜厚を厚くするし
て該電源配線の配線抵抗値を減少させる事により電源の
電位変動を低くおさえていたが配線膜厚を厚くする事は
ブ日セス１に複雑にし従って歩留）ｔ−低下させる欠点
があ夛、又配線膜厚の増加には限度があシ、さらにかか
る方法は根本的に電位の変動を防ぐ対策にはなっていな
いため本規模な集積化に進むにつれて電源の電位変動を
防ききれなくなってしまう欠点があった０ さらに従来実施例しいて九方法は、電源の配線抵抗によ
る増加分をセル内部にて予め準備式Ｉしているコレクタ
ー抵抗ＲＣやエミッター抵抗ＲＥの抵抗値を可変に（例
えは抵抗上に設ける抵抗コンタクトの位１１ｆ：ｌｌｌ
動するように）することによハ電源の配線抵抗に増加分
を吸収する（すなわち式のにおいて、Ｙｅｓ側抵抗抵抗
ミッター抵抗値ＲａｍをＲｉｃｓ−ｒ、の値に変えるこ
とによシ―島という値にし、Ｖｃｃ側抵抗抵抗レクター
抵抗値上ｚ ｔ−ＲＣｓ−ｒ、の値に変えることにより
ｋＬｃｓという値にする）ことによシ出力電圧値ＶＬ
ｔＰ一定に保っていたがかかる方法は少量多品種を９人
処理にて短時間で設計するというマスメース２イス方式
の利点を損う事になり設計に時間がかかるという欠点が
あった。さらに従来性われていた方法は式のにおいて（
ｒｅ十七２）の虫と（ｒｅ ＋ Ｒｇりの項の比を一定
にすべくコレクター抵抗Ｒｃの抵抗値及び工々ツター抵
抗Ｒ１の抵抗ａｔ−可変できるようにしていたが、前記
従来例同様設計に時間がかかるという欠点があう走。
０ΩにおいてＶＬ中４．５ｖであるものが配線抵抗の影
響でＶＬ中４．５７５ｖとなす７５ｍｖの出力電圧が上
昇が伴った０ 従来実施していた方法は、電源配線の膜厚を厚くするし
て該電源配線の配線抵抗値を減少させる事により電源の
電位変動を低くおさえていたが配線膜厚を厚くする事は
ブ日セス１に複雑にし従って歩留）ｔ−低下させる欠点
があ夛、又配線膜厚の増加には限度があシ、さらにかか
る方法は根本的に電位の変動を防ぐ対策にはなっていな
いため本規模な集積化に進むにつれて電源の電位変動を
防ききれなくなってしまう欠点があった０ さらに従来実施例しいて九方法は、電源の配線抵抗によ
る増加分をセル内部にて予め準備式Ｉしているコレクタ
ー抵抗ＲＣやエミッター抵抗ＲＥの抵抗値を可変に（例
えは抵抗上に設ける抵抗コンタクトの位１１ｆ：ｌｌｌ
動するように）することによハ電源の配線抵抗に増加分
を吸収する（すなわち式のにおいて、Ｙｅｓ側抵抗抵抗
ミッター抵抗値ＲａｍをＲｉｃｓ−ｒ、の値に変えるこ
とによシ―島という値にし、Ｖｃｃ側抵抗抵抗レクター
抵抗値上ｚ ｔ−ＲＣｓ−ｒ、の値に変えることにより
ｋＬｃｓという値にする）ことによシ出力電圧値ＶＬ
ｔＰ一定に保っていたがかかる方法は少量多品種を９人
処理にて短時間で設計するというマスメース２イス方式
の利点を損う事になり設計に時間がかかるという欠点が
あった。さらに従来性われていた方法は式のにおいて（
ｒｅ十七２）の虫と（ｒｅ ＋ Ｒｇりの項の比を一定
にすべくコレクター抵抗Ｒｃの抵抗値及び工々ツター抵
抗Ｒ１の抵抗ａｔ−可変できるようにしていたが、前記
従来例同様設計に時間がかかるという欠点があう走。
本発明の目的は従来のプロセス及びパターンレイアクト
にて精度の良い論理回路の出力が期待でき、−さらにマ
スタースライスの利点を生かしｍ処理にて少量多品種を
短時間で設計できる半導体装置Ｉｋを提供することにあ
る。
にて精度の良い論理回路の出力が期待でき、−さらにマ
スタースライスの利点を生かしｍ処理にて少量多品種を
短時間で設計できる半導体装置Ｉｋを提供することにあ
る。
本発明は多層配＃Ｉ構造を有する半導体基板の最上層配
線パターンが、誼半導体基板の周囲に配され九ボンディ
ング用パッドパターンと該パッドパターンで囲まれ死骸
半導体基板の内部領域に２分割したパターンを含み、＃
２分割したパターンの各々が任意の該ボンディング用パ
ッドパターンと導通していることを特徴とする。
線パターンが、誼半導体基板の周囲に配され九ボンディ
ング用パッドパターンと該パッドパターンで囲まれ死骸
半導体基板の内部領域に２分割したパターンを含み、＃
２分割したパターンの各々が任意の該ボンディング用パ
ッドパターンと導通していることを特徴とする。
以下本発明の実施例を図に示しながら絆ｍｋ説明する。
第３図、第４図は本発明の詳細な説明するための一連の
図であ夛、第３図は半導体基板１１の対向辺の中心部付
近に設けたＶｃｃ ｌｌｉ、源バッド１２及びＷｅｅ電
源パッド１３と、セルがマトリックス状に配置された内
部領域１４上に交互に平行に配置さｆｌ＆Ｖｃｃ［ｉｉ
配線パＩ −ン１５及Ｕ Ｖｅｅ ｔｌｔ！配線パター
ン１６ｆｌａとが独立したパターン侮成になってお夛、
蚊セル間及び該セルより入出力１ｇｌ路を介して半導体
基板１１の周囲に配置した入出力用パッド１７に配線さ
れ九マスタースライス方式のチップパターン図であル、
鉄チップは表向を被った絶縁膜の、該電源パッド１２．
１３上及び該入出カバ、ド１７上及び該電源配線ＩＬ１
６の中心部上に開孔部１８を有している。
図であ夛、第３図は半導体基板１１の対向辺の中心部付
近に設けたＶｃｃ ｌｌｉ、源バッド１２及びＷｅｅ電
源パッド１３と、セルがマトリックス状に配置された内
部領域１４上に交互に平行に配置さｆｌ＆Ｖｃｃ［ｉｉ
配線パＩ −ン１５及Ｕ Ｖｅｅ ｔｌｔ！配線パター
ン１６ｆｌａとが独立したパターン侮成になってお夛、
蚊セル間及び該セルより入出力１ｇｌ路を介して半導体
基板１１の周囲に配置した入出力用パッド１７に配線さ
れ九マスタースライス方式のチップパターン図であル、
鉄チップは表向を被った絶縁膜の、該電源パッド１２．
１３上及び該入出カバ、ド１７上及び該電源配線ＩＬ１
６の中心部上に開孔部１８を有している。
第４図は第３図に示した半導体基板１１上に設けた開孔
部１８を被う配線パターンでＴｏ９半導体基板１１の周
辺に配した電源パッド２２．２３及び入出力パッド２７
は各々第３図に示した電源ノくラド１２．１３及び入出
力パッド１７の位置に一対応しておシ、さらにパッド１
２．１３及び１７で囲まれた内部領域に２分割して設け
た配線パターン２５゜２６は該配線パターン２５は＃１
３図に示したＶＣＣ電源配線１５上に設けた開孔部１ｓ
ｔ−介して該ＶＣＣを源配線バターノ１５とＶｃｃ電源
パッド２２とを導通させてお９、該配線パターン２６は
第３図に示したＶｅｅ電源配線１６上に設けた開孔部１
８を介して該Ｖｅｅ電源配線パターン１６とＶｅｅ １
［源バッド２３とを導通させているため、セルにて構成
されているＥＣＬ回路は任意のセル位置において、ＶＣ
Ｃ及びＶｅｅ （Ｄ該ＥＣＬ囲路への供給位置が同じで
あるため、第３図に示した該Ｖｃｃ配９１５及び骸Ｖｅ
ｅ配線１６の巾が同じである時、第２図に示した配線抵
抗はｒ、＝＝ｒ＠となル、従って式のにおいて出力電圧
ＶＬはＶＬ＝ＶＣＣ−（ＶＢｎ −ＶＦ（ＴＳ））とな
夛具体例で示した数値を入力するとＶＬ中４．５ｖ と
なシ該計値通〕の値が出力される。
部１８を被う配線パターンでＴｏ９半導体基板１１の周
辺に配した電源パッド２２．２３及び入出力パッド２７
は各々第３図に示した電源ノくラド１２．１３及び入出
力パッド１７の位置に一対応しておシ、さらにパッド１
２．１３及び１７で囲まれた内部領域に２分割して設け
た配線パターン２５゜２６は該配線パターン２５は＃１
３図に示したＶＣＣ電源配線１５上に設けた開孔部１ｓ
ｔ−介して該ＶＣＣを源配線バターノ１５とＶｃｃ電源
パッド２２とを導通させてお９、該配線パターン２６は
第３図に示したＶｅｅ電源配線１６上に設けた開孔部１
８を介して該Ｖｅｅ電源配線パターン１６とＶｅｅ １
［源バッド２３とを導通させているため、セルにて構成
されているＥＣＬ回路は任意のセル位置において、ＶＣ
Ｃ及びＶｅｅ （Ｄ該ＥＣＬ囲路への供給位置が同じで
あるため、第３図に示した該Ｖｃｃ配９１５及び骸Ｖｅ
ｅ配線１６の巾が同じである時、第２図に示した配線抵
抗はｒ、＝＝ｒ＠となル、従って式のにおいて出力電圧
ＶＬはＶＬ＝ＶＣＣ−（ＶＢｎ −ＶＦ（ＴＳ））とな
夛具体例で示した数値を入力するとＶＬ中４．５ｖ と
なシ該計値通〕の値が出力される。
一般に第２図に示し九ＥＣＬ回路において、コレクター
抵抗Ｒｃ１．ＲＣｍ とエイツター抵抗ｌａｇｍの比
率がｌ！ｋにて設計され九回路構成になっている時はＲ
ｇｓ＝に−Ｒｃｘが成立し出力電圧値Ｖｘ、は式のよル ＶＬ＝ＶＣＣ−（ｒ、 ＋Ｒｃｓ ） ｘ （Ｖｍｓ
−Ｖｒ（ｒｍ）） ７（ｒｅ 十に−ＲＣ２） ・・
・（２）が成立するため、予め第３図におけるＶｃｃ
［源装置ｉ１５の配線巾とＶｅｅ［ｌＦｌ配置ｍ１６の
配線巾の比率をｌ：起として布線しておけは電源配縁の
配線抵抗ｒ、、ｒ、はｒ、＝ｋ −ｒ、の関係が成立し
従って出力電圧値Ｖｘ、はＶＬ＝ＶＣＣ−（Ｖｌｌ−Ｖ
Ｆ（Ｔｌ） ｊ となり設計値通ｐの値が出力する丸め
十分満足のいく１路特性を得ることがで龜、さらにパタ
ーンレイアウトも無駄の無い配線巾を指定できるためチ
ップサイズを小さくできる。
抵抗Ｒｃ１．ＲＣｍ とエイツター抵抗ｌａｇｍの比
率がｌ！ｋにて設計され九回路構成になっている時はＲ
ｇｓ＝に−Ｒｃｘが成立し出力電圧値Ｖｘ、は式のよル ＶＬ＝ＶＣＣ−（ｒ、 ＋Ｒｃｓ ） ｘ （Ｖｍｓ
−Ｖｒ（ｒｍ）） ７（ｒｅ 十に−ＲＣ２） ・・
・（２）が成立するため、予め第３図におけるＶｃｃ
［源装置ｉ１５の配線巾とＶｅｅ［ｌＦｌ配置ｍ１６の
配線巾の比率をｌ：起として布線しておけは電源配縁の
配線抵抗ｒ、、ｒ、はｒ、＝ｋ −ｒ、の関係が成立し
従って出力電圧値Ｖｘ、はＶＬ＝ＶＣＣ−（Ｖｌｌ−Ｖ
Ｆ（Ｔｌ） ｊ となり設計値通ｐの値が出力する丸め
十分満足のいく１路特性を得ることがで龜、さらにパタ
ーンレイアウトも無駄の無い配線巾を指定できるためチ
ップサイズを小さくできる。
第４図に示し九配線パターンは従来例に区べて１工程増
加しているが、咳配線パターンは第３図に示した開孔部
１８を十分に被ったものであれば、設計マージンもプロ
セスに合わせた任意のゆるいマージン系が取れるため１
工程増加による歩留ルの減少はほとんど無視でき、さら
に電源配線の配線抵抗による該電源配線末趨部の電位変
動も従来例の半分以下となり、又チップ塔載ケースに合
わせた任意の位置に電源パッドを設けても上記実施例の
如く本発明を用いれば十分満足のいく特性を得る半導体
装置を短時間で設計することができる０本発明によれは
配線の層抵抗のバラツキや電源配線の配線抵抗による電
位変動に対しても十分満足すべき回路機能を得ることが
できるため歩留フの向上に期待でき、さらに半導体素子
の微細化に伴い集積化が進むにつれて、消費電力が増大
し、従って特に電源における看しい電位変動を伴ってく
るが本発明によれば十分満足いく特性を得られさらに電
源配線の配線巾をおさえる拳ができるためチップサイズ
を小さくすることができ歩留９の向上に太いに期待でき
る。
加しているが、咳配線パターンは第３図に示した開孔部
１８を十分に被ったものであれば、設計マージンもプロ
セスに合わせた任意のゆるいマージン系が取れるため１
工程増加による歩留ルの減少はほとんど無視でき、さら
に電源配線の配線抵抗による該電源配線末趨部の電位変
動も従来例の半分以下となり、又チップ塔載ケースに合
わせた任意の位置に電源パッドを設けても上記実施例の
如く本発明を用いれば十分満足のいく特性を得る半導体
装置を短時間で設計することができる０本発明によれは
配線の層抵抗のバラツキや電源配線の配線抵抗による電
位変動に対しても十分満足すべき回路機能を得ることが
できるため歩留フの向上に期待でき、さらに半導体素子
の微細化に伴い集積化が進むにつれて、消費電力が増大
し、従って特に電源における看しい電位変動を伴ってく
るが本発明によれば十分満足いく特性を得られさらに電
源配線の配線巾をおさえる拳ができるためチップサイズ
を小さくすることができ歩留９の向上に太いに期待でき
る。
又ｉスタースライス方式による設計も電源の配線巾をお
さえる事が可能な丸め配線チャンネルの領域を増やすこ
とができ従って短時間で少量多品ＩＩＩをＤＡ処理する
事が大いに期待でき今後大規模に集積化され、歩留シ良
く生産されねはならない半導体装置において大いな効果
を期待できる事は明らかである。
さえる事が可能な丸め配線チャンネルの領域を増やすこ
とができ従って短時間で少量多品ＩＩＩをＤＡ処理する
事が大いに期待でき今後大規模に集積化され、歩留シ良
く生産されねはならない半導体装置において大いな効果
を期待できる事は明らかである。
Ｉｘａはマスターマツイス方式で構成したチップの従来
例であｊ）、＃！２図はセルにて構成された基本回路の
１つであるＥＣＬの回路構成であり第３図、＃！４図は
本発明の実施例を１屑したチッフ′パターンである。 １．１１・・・−・・半導体基板、２，１２，２２・旧
・・ｖｃｃ１４Ｌ源パッド、３ 、１３ 、２３−−−
・Ｖｅｅ を源パッド、４゜１４・・・・・・セルがマ
トリックス状にに、置された内部領域、５．１５．２５
・・・・・・Ｖｃｃ電源配線パターン、６．１６．２６
・・・・・−Ｖｅｅ電源配線パターン、７．１７゜２
７・・・・・・入出力パッド、１８・・・・・・開孔部
、第２図における記号に関して、 ＴＩ、Ｔ２．Ｔ３・・・・・・トランジスター、Ｒｃｔ
、Ｒｃ雪・・・・・・各々ＴＩ、Ｔ２のコレクターに接
続されたコレクター抵抗、１（、ｉｃト・・・・・Ｔ′
３のエミッターに接続されたエミッター抵抗、ｒ、・・
・・・・Ｖｃｃ電源配線の配線抵抗、ｒ、・・・・・・
Ｖｅｅ亀源起源配線線抵抗、Ｂ１．Ｂ２゜Ｂ３・・・・
・・各々トランジスター’Ｉ’ｌ 、Ｔ２ 、Ｔ３のベ
ース端子、Ｃ２・・・・・・トランジスター１２のコレ
クタ一端子。 番ｌ 図 第−２図
例であｊ）、＃！２図はセルにて構成された基本回路の
１つであるＥＣＬの回路構成であり第３図、＃！４図は
本発明の実施例を１屑したチッフ′パターンである。 １．１１・・・−・・半導体基板、２，１２，２２・旧
・・ｖｃｃ１４Ｌ源パッド、３ 、１３ 、２３−−−
・Ｖｅｅ を源パッド、４゜１４・・・・・・セルがマ
トリックス状にに、置された内部領域、５．１５．２５
・・・・・・Ｖｃｃ電源配線パターン、６．１６．２６
・・・・・−Ｖｅｅ電源配線パターン、７．１７゜２
７・・・・・・入出力パッド、１８・・・・・・開孔部
、第２図における記号に関して、 ＴＩ、Ｔ２．Ｔ３・・・・・・トランジスター、Ｒｃｔ
、Ｒｃ雪・・・・・・各々ＴＩ、Ｔ２のコレクターに接
続されたコレクター抵抗、１（、ｉｃト・・・・・Ｔ′
３のエミッターに接続されたエミッター抵抗、ｒ、・・
・・・・Ｖｃｃ電源配線の配線抵抗、ｒ、・・・・・・
Ｖｅｅ亀源起源配線線抵抗、Ｂ１．Ｂ２゜Ｂ３・・・・
・・各々トランジスター’Ｉ’ｌ 、Ｔ２ 、Ｔ３のベ
ース端子、Ｃ２・・・・・・トランジスター１２のコレ
クタ一端子。 番ｌ 図 第−２図
Claims (1)
- 多層配線構造を有する半導体基板の最上層配線パターン
が、＃半導体基板の周一に配され九ボンディング用パッ
ドパターンと、該パッドパターンで曲まれた該半導体基
板の内部領域に２分割したパターンを含み、該２分割し
たパターンの各々が任意の該ボンディング用パッドパタ
ーンと導通していることｔ−％黴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2710982A JPS58143550A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2710982A JPS58143550A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58143550A true JPS58143550A (ja) | 1983-08-26 |
| JPH0434307B2 JPH0434307B2 (ja) | 1992-06-05 |
Family
ID=12211906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2710982A Granted JPS58143550A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58143550A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175441A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | 半導体装置 |
| JPS63307759A (ja) * | 1987-06-09 | 1988-12-15 | Nec Corp | 半導体集積回路 |
| JPS6413733U (ja) * | 1987-07-16 | 1989-01-24 | ||
| JPH01251640A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体集積回路装置 |
| JPH01251639A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体集積回路装置 |
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
| US5165086A (en) * | 1985-02-20 | 1992-11-17 | Hitachi, Ltd. | Microprocessor chip using two-level metal lines technology |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125085A (ja) * | 1974-06-26 | 1976-03-01 | Ibm | Bureenahandotaishusekikairochitsupukozo |
-
1982
- 1982-02-22 JP JP2710982A patent/JPS58143550A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125085A (ja) * | 1974-06-26 | 1976-03-01 | Ibm | Bureenahandotaishusekikairochitsupukozo |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5165086A (en) * | 1985-02-20 | 1992-11-17 | Hitachi, Ltd. | Microprocessor chip using two-level metal lines technology |
| JPS63175441A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | 半導体装置 |
| JPS63307759A (ja) * | 1987-06-09 | 1988-12-15 | Nec Corp | 半導体集積回路 |
| JPS6413733U (ja) * | 1987-07-16 | 1989-01-24 | ||
| JPH01251640A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体集積回路装置 |
| JPH01251639A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体集積回路装置 |
| US5138419A (en) * | 1988-06-01 | 1992-08-11 | Fujitsu Limited | Wafer scale integration device with dummy chips and relay pads |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434307B2 (ja) | 1992-06-05 |
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