JPS58143550A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58143550A JPS58143550A JP2710982A JP2710982A JPS58143550A JP S58143550 A JPS58143550 A JP S58143550A JP 2710982 A JP2710982 A JP 2710982A JP 2710982 A JP2710982 A JP 2710982A JP S58143550 A JPS58143550 A JP S58143550A
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- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 abstract description 15
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はφ層配線構造を有する大観In積回路に係47
%にマスタースライス方式における電源配置のパターン
レイアウトに関する4のである。
%にマスタースライス方式における電源配置のパターン
レイアウトに関する4のである。
マスタースライス方式は第1図に示すチップパターン崗
のように、半導体基板lの対向辺の中心付近に設けた最
高電位(以1kVccと記す)Ik’mバッド2及び最
低電位(以後V・・と配す)電源パッド3よシ1セル”
と称する、予め半導体基板l上に形成されている半導体
素子間を配線する事によシ少くとも基本論理回路を構成
できるブロックがマトリックス状に配置された内部領域
4へ、交互に平行にVcc電源配線パターン5及びV@
・電源配線パターン6を布線し九構成になってお夕、該
セル関t”配線チャンネル”と称する規格化された配*
*域を介して結線し、纒らに入出力回路を弁して半導体
基板lの周辺に配し九人出力パッド7に配線することに
よp所望の電気回路を得る方式であるが、特に蚊セルに
て構成される(口)路がECL(Egnltter C
oupled Lo9c)の時、電源パッド2.3よや
布線され九電源配415 、6の末一部において該電源
配置15 、6の配線抵抗によシ回路の出力電圧に大き
な誤差が生じやすかった〇すなわち、#I2図に示す基
本的ECL(ロ)鮎において、トランジスターTl、T
2.T3は同一形状でアル、トランジスターTI、T2
の=レフターよシ接続されるコレクター抵抗Rc1.k
c2 は第1図に示したVcc電源配線5による配線
抵抗rcを介してVCC電源パッド2に接続されておシ
、トランジスターT3の工きツタ−よ多接続されるエミ
ッター抵抗比gsは第1図に示したVee電源配線6に
よる配線抵抗r、を介してVee電源パッド3に接続さ
れておシさらにトランジスターT1のベース端子BIは
信号人力−子で1.)ランシスターT2のベース端子B
2はリファレンス入力端子でToり、トランジスターT
3のベース端子B3はECL回路を開動させる定電圧が
入力する端子であり各々のベース端子電圧t−Vi5V
i+g、Vuと表わす。
のように、半導体基板lの対向辺の中心付近に設けた最
高電位(以1kVccと記す)Ik’mバッド2及び最
低電位(以後V・・と配す)電源パッド3よシ1セル”
と称する、予め半導体基板l上に形成されている半導体
素子間を配線する事によシ少くとも基本論理回路を構成
できるブロックがマトリックス状に配置された内部領域
4へ、交互に平行にVcc電源配線パターン5及びV@
・電源配線パターン6を布線し九構成になってお夕、該
セル関t”配線チャンネル”と称する規格化された配*
*域を介して結線し、纒らに入出力回路を弁して半導体
基板lの周辺に配し九人出力パッド7に配線することに
よp所望の電気回路を得る方式であるが、特に蚊セルに
て構成される(口)路がECL(Egnltter C
oupled Lo9c)の時、電源パッド2.3よや
布線され九電源配415 、6の末一部において該電源
配置15 、6の配線抵抗によシ回路の出力電圧に大き
な誤差が生じやすかった〇すなわち、#I2図に示す基
本的ECL(ロ)鮎において、トランジスターTl、T
2.T3は同一形状でアル、トランジスターTI、T2
の=レフターよシ接続されるコレクター抵抗Rc1.k
c2 は第1図に示したVcc電源配線5による配線
抵抗rcを介してVCC電源パッド2に接続されておシ
、トランジスターT3の工きツタ−よ多接続されるエミ
ッター抵抗比gsは第1図に示したVee電源配線6に
よる配線抵抗r、を介してVee電源パッド3に接続さ
れておシさらにトランジスターT1のベース端子BIは
信号人力−子で1.)ランシスターT2のベース端子B
2はリファレンス入力端子でToり、トランジスターT
3のベース端子B3はECL回路を開動させる定電圧が
入力する端子であり各々のベース端子電圧t−Vi5V
i+g、Vuと表わす。
今トランジスターT2のコレクタ一端子C2よシ出力す
る出力電圧に注目した時、出力電圧Vt。
る出力電圧に注目した時、出力電圧Vt。
はTsのB−8間電圧をVF(TS)とおくとV!11
<VB 10時VeeをOvとすると、 VL:VCC−(r、+R,cz ) X (VBII
−VF(Tl) )/(re十几El) ・・・・
・・■と表わすことができる。
<VB 10時VeeをOvとすると、 VL:VCC−(r、+R,cz ) X (VBII
−VF(Tl) )/(re十几El) ・・・・
・・■と表わすことができる。
具体例とし−て、Vcc==5v 、VBS:1,3V
、VF(TS)は1mAにおいて800mv 、Rc
t=Rcg=)(ji:5=500Ω。
、VF(TS)は1mAにおいて800mv 、Rc
t=Rcg=)(ji:5=500Ω。
又r、=1000とした時代のよシ本来re= r、=
0ΩにおいてVL中4.5vであるものが配線抵抗の影
響でVL中4.575vとなす75mvの出力電圧が上
昇が伴った0 従来実施していた方法は、電源配線の膜厚を厚くするし
て該電源配線の配線抵抗値を減少させる事により電源の
電位変動を低くおさえていたが配線膜厚を厚くする事は
ブ日セス1に複雑にし従って歩留)t−低下させる欠点
があ夛、又配線膜厚の増加には限度があシ、さらにかか
る方法は根本的に電位の変動を防ぐ対策にはなっていな
いため本規模な集積化に進むにつれて電源の電位変動を
防ききれなくなってしまう欠点があった0 さらに従来実施例しいて九方法は、電源の配線抵抗によ
る増加分をセル内部にて予め準備式Iしているコレクタ
ー抵抗RCやエミッター抵抗REの抵抗値を可変に(例
えは抵抗上に設ける抵抗コンタクトの位11f:lll
動するように)することによハ電源の配線抵抗に増加分
を吸収する(すなわち式のにおいて、Yes側抵抗抵抗
ミッター抵抗値RamをRics−r、の値に変えるこ
とによシ―島という値にし、Vcc側抵抗抵抗レクター
抵抗値上z t−RCs−r、の値に変えることにより
kLcsという値にする)ことによシ出力電圧値VL
tP一定に保っていたがかかる方法は少量多品種を9人
処理にて短時間で設計するというマスメース2イス方式
の利点を損う事になり設計に時間がかかるという欠点が
あった。さらに従来性われていた方法は式のにおいて(
re十七2)の虫と(re + Rgりの項の比を一定
にすべくコレクター抵抗Rcの抵抗値及び工々ツター抵
抗R1の抵抗at−可変できるようにしていたが、前記
従来例同様設計に時間がかかるという欠点があう走。
0ΩにおいてVL中4.5vであるものが配線抵抗の影
響でVL中4.575vとなす75mvの出力電圧が上
昇が伴った0 従来実施していた方法は、電源配線の膜厚を厚くするし
て該電源配線の配線抵抗値を減少させる事により電源の
電位変動を低くおさえていたが配線膜厚を厚くする事は
ブ日セス1に複雑にし従って歩留)t−低下させる欠点
があ夛、又配線膜厚の増加には限度があシ、さらにかか
る方法は根本的に電位の変動を防ぐ対策にはなっていな
いため本規模な集積化に進むにつれて電源の電位変動を
防ききれなくなってしまう欠点があった0 さらに従来実施例しいて九方法は、電源の配線抵抗によ
る増加分をセル内部にて予め準備式Iしているコレクタ
ー抵抗RCやエミッター抵抗REの抵抗値を可変に(例
えは抵抗上に設ける抵抗コンタクトの位11f:lll
動するように)することによハ電源の配線抵抗に増加分
を吸収する(すなわち式のにおいて、Yes側抵抗抵抗
ミッター抵抗値RamをRics−r、の値に変えるこ
とによシ―島という値にし、Vcc側抵抗抵抗レクター
抵抗値上z t−RCs−r、の値に変えることにより
kLcsという値にする)ことによシ出力電圧値VL
tP一定に保っていたがかかる方法は少量多品種を9人
処理にて短時間で設計するというマスメース2イス方式
の利点を損う事になり設計に時間がかかるという欠点が
あった。さらに従来性われていた方法は式のにおいて(
re十七2)の虫と(re + Rgりの項の比を一定
にすべくコレクター抵抗Rcの抵抗値及び工々ツター抵
抗R1の抵抗at−可変できるようにしていたが、前記
従来例同様設計に時間がかかるという欠点があう走。
本発明の目的は従来のプロセス及びパターンレイアクト
にて精度の良い論理回路の出力が期待でき、−さらにマ
スタースライスの利点を生かしm処理にて少量多品種を
短時間で設計できる半導体装置Ikを提供することにあ
る。
にて精度の良い論理回路の出力が期待でき、−さらにマ
スタースライスの利点を生かしm処理にて少量多品種を
短時間で設計できる半導体装置Ikを提供することにあ
る。
本発明は多層配#I構造を有する半導体基板の最上層配
線パターンが、誼半導体基板の周囲に配され九ボンディ
ング用パッドパターンと該パッドパターンで囲まれ死骸
半導体基板の内部領域に2分割したパターンを含み、#
2分割したパターンの各々が任意の該ボンディング用パ
ッドパターンと導通していることを特徴とする。
線パターンが、誼半導体基板の周囲に配され九ボンディ
ング用パッドパターンと該パッドパターンで囲まれ死骸
半導体基板の内部領域に2分割したパターンを含み、#
2分割したパターンの各々が任意の該ボンディング用パ
ッドパターンと導通していることを特徴とする。
以下本発明の実施例を図に示しながら絆mk説明する。
第3図、第4図は本発明の詳細な説明するための一連の
図であ夛、第3図は半導体基板11の対向辺の中心部付
近に設けたVcc lli、源バッド12及びWee電
源パッド13と、セルがマトリックス状に配置された内
部領域14上に交互に平行に配置さfl&Vcc[ii
配線パI −ン15及U Vee tlt!配線パター
ン16flaとが独立したパターン侮成になってお夛、
蚊セル間及び該セルより入出力1gl路を介して半導体
基板11の周囲に配置した入出力用パッド17に配線さ
れ九マスタースライス方式のチップパターン図であル、
鉄チップは表向を被った絶縁膜の、該電源パッド12.
13上及び該入出カバ、ド17上及び該電源配線IL1
6の中心部上に開孔部18を有している。
図であ夛、第3図は半導体基板11の対向辺の中心部付
近に設けたVcc lli、源バッド12及びWee電
源パッド13と、セルがマトリックス状に配置された内
部領域14上に交互に平行に配置さfl&Vcc[ii
配線パI −ン15及U Vee tlt!配線パター
ン16flaとが独立したパターン侮成になってお夛、
蚊セル間及び該セルより入出力1gl路を介して半導体
基板11の周囲に配置した入出力用パッド17に配線さ
れ九マスタースライス方式のチップパターン図であル、
鉄チップは表向を被った絶縁膜の、該電源パッド12.
13上及び該入出カバ、ド17上及び該電源配線IL1
6の中心部上に開孔部18を有している。
第4図は第3図に示した半導体基板11上に設けた開孔
部18を被う配線パターンでTo9半導体基板11の周
辺に配した電源パッド22.23及び入出力パッド27
は各々第3図に示した電源ノくラド12.13及び入出
力パッド17の位置に一対応しておシ、さらにパッド1
2.13及び17で囲まれた内部領域に2分割して設け
た配線パターン25゜26は該配線パターン25は#1
3図に示したVCC電源配線15上に設けた開孔部1s
t−介して該VCCを源配線バターノ15とVcc電源
パッド22とを導通させてお9、該配線パターン26は
第3図に示したVee電源配線16上に設けた開孔部1
8を介して該Vee電源配線パターン16とVee 1
[源バッド23とを導通させているため、セルにて構成
されているECL回路は任意のセル位置において、VC
C及びVee (D該ECL囲路への供給位置が同じで
あるため、第3図に示した該Vcc配915及び骸Ve
e配線16の巾が同じである時、第2図に示した配線抵
抗はr、==r@となル、従って式のにおいて出力電圧
VLはVL=VCC−(VBn −VF(TS))とな
夛具体例で示した数値を入力するとVL中4.5v と
なシ該計値通〕の値が出力される。
部18を被う配線パターンでTo9半導体基板11の周
辺に配した電源パッド22.23及び入出力パッド27
は各々第3図に示した電源ノくラド12.13及び入出
力パッド17の位置に一対応しておシ、さらにパッド1
2.13及び17で囲まれた内部領域に2分割して設け
た配線パターン25゜26は該配線パターン25は#1
3図に示したVCC電源配線15上に設けた開孔部1s
t−介して該VCCを源配線バターノ15とVcc電源
パッド22とを導通させてお9、該配線パターン26は
第3図に示したVee電源配線16上に設けた開孔部1
8を介して該Vee電源配線パターン16とVee 1
[源バッド23とを導通させているため、セルにて構成
されているECL回路は任意のセル位置において、VC
C及びVee (D該ECL囲路への供給位置が同じで
あるため、第3図に示した該Vcc配915及び骸Ve
e配線16の巾が同じである時、第2図に示した配線抵
抗はr、==r@となル、従って式のにおいて出力電圧
VLはVL=VCC−(VBn −VF(TS))とな
夛具体例で示した数値を入力するとVL中4.5v と
なシ該計値通〕の値が出力される。
一般に第2図に示し九ECL回路において、コレクター
抵抗Rc1.RCm とエイツター抵抗lagmの比
率がl!kにて設計され九回路構成になっている時はR
gs=に−Rcxが成立し出力電圧値Vx、は式のよル VL=VCC−(r、 +Rcs ) x (Vms
−Vr(rm)) 7(re 十に−RC2) ・・
・(2)が成立するため、予め第3図におけるVcc
[源装置i15の配線巾とVee[lFl配置m16の
配線巾の比率をl:起として布線しておけは電源配縁の
配線抵抗r、、r、はr、=k −r、の関係が成立し
従って出力電圧値Vx、はVL=VCC−(Vll−V
F(Tl) j となり設計値通pの値が出力する丸め
十分満足のいく1路特性を得ることがで龜、さらにパタ
ーンレイアウトも無駄の無い配線巾を指定できるためチ
ップサイズを小さくできる。
抵抗Rc1.RCm とエイツター抵抗lagmの比
率がl!kにて設計され九回路構成になっている時はR
gs=に−Rcxが成立し出力電圧値Vx、は式のよル VL=VCC−(r、 +Rcs ) x (Vms
−Vr(rm)) 7(re 十に−RC2) ・・
・(2)が成立するため、予め第3図におけるVcc
[源装置i15の配線巾とVee[lFl配置m16の
配線巾の比率をl:起として布線しておけは電源配縁の
配線抵抗r、、r、はr、=k −r、の関係が成立し
従って出力電圧値Vx、はVL=VCC−(Vll−V
F(Tl) j となり設計値通pの値が出力する丸め
十分満足のいく1路特性を得ることがで龜、さらにパタ
ーンレイアウトも無駄の無い配線巾を指定できるためチ
ップサイズを小さくできる。
第4図に示し九配線パターンは従来例に区べて1工程増
加しているが、咳配線パターンは第3図に示した開孔部
18を十分に被ったものであれば、設計マージンもプロ
セスに合わせた任意のゆるいマージン系が取れるため1
工程増加による歩留ルの減少はほとんど無視でき、さら
に電源配線の配線抵抗による該電源配線末趨部の電位変
動も従来例の半分以下となり、又チップ塔載ケースに合
わせた任意の位置に電源パッドを設けても上記実施例の
如く本発明を用いれば十分満足のいく特性を得る半導体
装置を短時間で設計することができる0本発明によれは
配線の層抵抗のバラツキや電源配線の配線抵抗による電
位変動に対しても十分満足すべき回路機能を得ることが
できるため歩留フの向上に期待でき、さらに半導体素子
の微細化に伴い集積化が進むにつれて、消費電力が増大
し、従って特に電源における看しい電位変動を伴ってく
るが本発明によれば十分満足いく特性を得られさらに電
源配線の配線巾をおさえる拳ができるためチップサイズ
を小さくすることができ歩留9の向上に太いに期待でき
る。
加しているが、咳配線パターンは第3図に示した開孔部
18を十分に被ったものであれば、設計マージンもプロ
セスに合わせた任意のゆるいマージン系が取れるため1
工程増加による歩留ルの減少はほとんど無視でき、さら
に電源配線の配線抵抗による該電源配線末趨部の電位変
動も従来例の半分以下となり、又チップ塔載ケースに合
わせた任意の位置に電源パッドを設けても上記実施例の
如く本発明を用いれば十分満足のいく特性を得る半導体
装置を短時間で設計することができる0本発明によれは
配線の層抵抗のバラツキや電源配線の配線抵抗による電
位変動に対しても十分満足すべき回路機能を得ることが
できるため歩留フの向上に期待でき、さらに半導体素子
の微細化に伴い集積化が進むにつれて、消費電力が増大
し、従って特に電源における看しい電位変動を伴ってく
るが本発明によれば十分満足いく特性を得られさらに電
源配線の配線巾をおさえる拳ができるためチップサイズ
を小さくすることができ歩留9の向上に太いに期待でき
る。
又iスタースライス方式による設計も電源の配線巾をお
さえる事が可能な丸め配線チャンネルの領域を増やすこ
とができ従って短時間で少量多品IIIをDA処理する
事が大いに期待でき今後大規模に集積化され、歩留シ良
く生産されねはならない半導体装置において大いな効果
を期待できる事は明らかである。
さえる事が可能な丸め配線チャンネルの領域を増やすこ
とができ従って短時間で少量多品IIIをDA処理する
事が大いに期待でき今後大規模に集積化され、歩留シ良
く生産されねはならない半導体装置において大いな効果
を期待できる事は明らかである。
Ixaはマスターマツイス方式で構成したチップの従来
例であj)、#!2図はセルにて構成された基本回路の
1つであるECLの回路構成であり第3図、#!4図は
本発明の実施例を1屑したチッフ′パターンである。 1.11・・・−・・半導体基板、2,12,22・旧
・・vcc14L源パッド、3 、13 、23−−−
・Vee を源パッド、4゜14・・・・・・セルがマ
トリックス状にに、置された内部領域、5.15.25
・・・・・・Vcc電源配線パターン、6.16.26
・・・・・−Vee電源配線パターン、7.17゜2
7・・・・・・入出力パッド、18・・・・・・開孔部
、第2図における記号に関して、 TI、T2.T3・・・・・・トランジスター、Rct
、Rc雪・・・・・・各々TI、T2のコレクターに接
続されたコレクター抵抗、1(、icト・・・・・T′
3のエミッターに接続されたエミッター抵抗、r、・・
・・・・Vcc電源配線の配線抵抗、r、・・・・・・
Vee亀源起源配線線抵抗、B1.B2゜B3・・・・
・・各々トランジスター’I’l 、T2 、T3のベ
ース端子、C2・・・・・・トランジスター12のコレ
クタ一端子。 番l 図 第−2図
例であj)、#!2図はセルにて構成された基本回路の
1つであるECLの回路構成であり第3図、#!4図は
本発明の実施例を1屑したチッフ′パターンである。 1.11・・・−・・半導体基板、2,12,22・旧
・・vcc14L源パッド、3 、13 、23−−−
・Vee を源パッド、4゜14・・・・・・セルがマ
トリックス状にに、置された内部領域、5.15.25
・・・・・・Vcc電源配線パターン、6.16.26
・・・・・−Vee電源配線パターン、7.17゜2
7・・・・・・入出力パッド、18・・・・・・開孔部
、第2図における記号に関して、 TI、T2.T3・・・・・・トランジスター、Rct
、Rc雪・・・・・・各々TI、T2のコレクターに接
続されたコレクター抵抗、1(、icト・・・・・T′
3のエミッターに接続されたエミッター抵抗、r、・・
・・・・Vcc電源配線の配線抵抗、r、・・・・・・
Vee亀源起源配線線抵抗、B1.B2゜B3・・・・
・・各々トランジスター’I’l 、T2 、T3のベ
ース端子、C2・・・・・・トランジスター12のコレ
クタ一端子。 番l 図 第−2図
Claims (1)
- 多層配線構造を有する半導体基板の最上層配線パターン
が、#半導体基板の周一に配され九ボンディング用パッ
ドパターンと、該パッドパターンで曲まれた該半導体基
板の内部領域に2分割したパターンを含み、該2分割し
たパターンの各々が任意の該ボンディング用パッドパタ
ーンと導通していることt−%黴とした半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2710982A JPS58143550A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2710982A JPS58143550A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58143550A true JPS58143550A (ja) | 1983-08-26 |
JPH0434307B2 JPH0434307B2 (ja) | 1992-06-05 |
Family
ID=12211906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2710982A Granted JPS58143550A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58143550A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63175441A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | 半導体装置 |
JPS63307759A (ja) * | 1987-06-09 | 1988-12-15 | Nec Corp | 半導体集積回路 |
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- 1982-02-22 JP JP2710982A patent/JPS58143550A/ja active Granted
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Publication number | Publication date |
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JPH0434307B2 (ja) | 1992-06-05 |
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