JPS62224056A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ペレットの高集積化に関し、特に大型ペレッ
トを搭載してなる半導体装置に適用して可動な技術に関
するものである。

〔従来の技術〕

半導体装置の高集積化の要請に伴い、ペレットが大型化
する傾向にある。その一つに、シリコン単結晶であるウ
ェハ全体を利用してペレットを形成する、いわゆるフル
ウェハＬＳＩ（大規模集積回路）がある。

前記フルウェハＬＳＩは、たとえば通常使用されるペレ
ットと同機能を備えた数ミリ四方程度の大きさの回路ブ
ロックを、同一ウェハに多数形成し、この回路ブロック
間または該回路と電極等との電気的接続を行って形成す
ることができる。

ところで、通常のペレットは、中央部に論理回路等の内
部回路が形成され、該内部回路形成部の周囲には、入出
力回路が形成され、さらに該入出力回路形成部の周囲に
は外部との電気的接続を行うための電極であるポンディ
ングパッドが形成されている。前記入出力回路は、駆動
能力の大きい回路で形成されており、弱い内部論理回路
の信号の出力を増大させて、前記ボンディングパッドヘ
該信号を送り出す役割を担っているものである。

〔発明が解決しようとする問題点〕

このように、通常ペレットには内部回路と入出力回路と
は併存せられているものである。そのため、通常のペレ
ット構造からなるブロック回路を集合せしめて形成され
る、前記フルウェハＬＳＩにおいては、入出力回路を形
成するための領域が非常に無駄に使われているというこ
とが本発明者により見い出された。

なお、フルウェハＬＳＩについては、特公昭４８−５８
６７号公報に記載がある。

本発明の目的は、大型ペレットの高集積化技術に関し、
半導体装置の性能向上に適用して有効な技術を提供する
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

Ｃ問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、同一基板に回路が複数のブロックで形成され
てなるペレットについて、内部回路の形成領域と入出力
回路の形成領域とを分離するものである。

〔作用〕

上記手段により、各ブロック内に入出力回路を形成する
場合に比べ大巾に該入出力回路形成領域を縮小させるこ
とができるので、内部回路の形成領域を増やすことがで
き、その結果集積度の向上が図れ、前記目的が達成され
るものである。

〔実施例１〕 第１図は、本発明による実施例１である半導体装置に搭
載されているフルウェハＬＳＩの概略を示す平面図であ
り、第２図が本実施例の半導体装置を、そのほぼ中心を
切る面における断面図で示すものである。

本実施例１の半導体装置は、シリコンカーバイドを主成
分とする材料からなる基板（以下、シリコンカーバイド
基板という、）でパッケージ基板１が形成され、該基板
１に大型ペレットであるフルウェハＬＳＩ２が、たとえ
ば金−シリコン共晶３で取り付けられ、該フルウェハＬ
ＳＩ２の周囲のポンディングパッド（図示せず。）と基
板１周囲に固定されている外部端子４とが金等のワイヤ
５で電気的に接続され、さらにムライト等のセラミック
製のキャップ６が低融点ガラス７で被着され、パッケー
ジ内部が気密封止されてなるものである。

なお、本実施例１の半導体装置は、パッケージ基板１の
裏面にアルミニウム製の液冷式ジャケット８からなるヒ
ートシンクが備えられており、大型ペレットの高速演算
に伴い発生する大量の熱を効率よく除去せしめることが
できる、極めて信頼性の高いものである。

また、前記シリコンカーバイド基板は、特開昭５７−２
５９１号公報に示される、シリコンカーバイド中に０．
１〜３．５重量％のへリリウムを含み、ホットプレスに
より形成されたセラミックからなるものである。

これは、電気絶縁性、熱伝導性に優れ、シリコンに近い
熱膨張係数を持ち、機械的強度が大きいという特性を備
えているものである。

本実施例１の半導体装置に搭載されているフルウェハＬ
ＳＩにおいては、内部論理回路と入出力回路とが別領域
に形成されている。

すなわち、内部回路が形成されているブロック９　（以
下、単に内部回路ブロックという。）の複数が、ウェハ
のほぼ中央部に集合して形成され、該複数の内部回路ブ
ロック９が形成されている内部回路の形成領域の周囲に
入出力回路１０が連続した帯状領域に形成されてなるも
のである。

なお、前記入出力回路１０が形成されている領域からは
、ウェハ周囲に形成されているポンディングパッド（図
示せず、）との電気的接続を行うための配線（図示せず
、）がファイナルバフシベーション膜上にアルミニウム
等で形成されているものである。

また、前記内部回路ブロック９は、回路形成が終了した
段階でプローブ検査が行われ、良ブロックのみを選択し
た後、前記入出力回路とボンディングパッドとの配線形
成時に、同時に良ブロツク間等の配線形成も行われるも
のである。その様子を第４図に示す。

すなわち、不良ブロック９ａが発見された場合、それに
隣接する良ブロック９ｂから入出力回路への電気的接続
は、図中黒点で示す電極１１どうしをアルミニウムを蒸
着して形成した配線１２で接続することにより達成され
る。前記電極１１はファイナルパッシベーシヨン膜を穿
孔し、内部配線層を露出して形成されており、配線１２
は該パッシベーション膜上面に被着されている。そして
、前記不良ブロック９ａの上のパッシベーション膜上面
は配線１２を形成するために利用されている。

本実施例１の如く、内部回路の形成領域と入出力回路の
形成領域とを分離して、前者の周囲に後者を形成するこ
とにより、集積度の向上と同時に歩留り向上をも達成で
きるものである。

すなわち、通常のペレットにおいては、入出力回路が一
定の面積を占有していたが、入出力回路のみを別Ｍ域に
形成することにより、その占有比率を通常のペレットに
比べ大巾に低減できるものである。したがって、内部回
路の形成領域を拡げることが可能となり、結果として集
積度の向上が達成されることになる。

また、内部回路に比べ入出力回路の方が欠陥の発生が少
ない。したがって、内部回路形成ＨＪｙｉの拡大に伴い
回路ブロックの数を増加できれば、欠陥発生率が同一で
あるとしても（実際には１つの内部回路ブロック９は通
常のペレットより小さくできるので欠陥発生率は低下す
ると考えられる。

）、良プロ、り数を増やすことができるので、結果とし
て通常のペレットと同一の機能を備えたブロックでフル
ウェハＬＳＩを形成する場合に比べ、その歩留りを向上
できるものである。

（実施例２〕 第４図は、本発明による実施例２である半導体装置の一
部であるペレット取付基板とそれに搭載されているフル
ウェハＬＳＩとを示す概略斜視図である。

すなわち、本実施例２の半導体装置は、所定の配線１３
が形成されているプリント基板１４に二、つの前記実施
例１で示したフルウェハＬＳＩ２が、該フルウェハＬＳ
Ｉ２の回路形成面（図中基板１４側）に形成されている
バンプ電極（図示せず。

）によりフェースダウンボンディングされたものを備え
てなるものである。

前記ＬＳＩ２が搭載されたプリント基板１４は、前記実
施例１の如き通常のパフケージ構造で形成することがで
き、またそのまま電子機器に実装して用いることもでき
る。

本実施例２０半導体装置では、さらに集積度の向上を達
成できるものである。

（発明の効果〕 （１）、同一基板に回路が複数のブロックで形成されて
なるペレットについて、内部回路の形成領域と入出力回
路の形成領域とを分離することにより、各ブロック内に
入出力回路を形成する場合に比べ大巾に該入出力回路の
形成領域を縮小させることができるので、内部回路の形
成領域を増やすことができる。

（２）、前記＋１１により、内部回路ブロック（内部回
路が形成されているブロック）の数を増やすことができ
るので、ペレットの高集積化が達成できる。

（３）、前記（２）と同様に回路ブロックを増やすこと
ができるので、欠陥発生率が同じとしても、良ブロック
の数を増やすことができるので、歩留り向上を達成でき
る。

（４）、ペレットがフルウェハーＬＳＩであるときは、
前記＋１１から（３）に記載の効果が、極めて効果的に
発揮させることができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、入出力回路の形成領域を内部回路の形成領域
の周囲に連続した形状で形成した例について示したが、
これに限るものでなく、両頭域を分離し、同一の目的を
達成できるものであれば、如何なる配置で形成するもの
であってもよいものである。

また、ベレットとして、いわゆるフルウェハＬ３１につ
いてのみ示したが、これに限るものでなく、複数の内部
回路ブロック（内部回路が形成されているブロック）を
有するベレットについては、如何なるベレットについて
も適用できるものである。

さらに、前記実施例では、フルウェハＬＳＩをその裏面
部（回路非形成面）全体で金−シリコン共晶を介して取
り付けた半導体装置について示したが、これに限るもの
でなく、フルウェハＬＳＩの表面（回路形成面）にバン
プ電極を形成し、該電極を介して、配線基板にフェース
ダウンボンディングして、電気的接合とベレット取付と
を同時に行ったものであってもよいことはいうまでもな
い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるフラントバンケージ
型半導体装置に適用した場合について説明したが、それ
に限定されるものではなく、たとえば、いわゆるＤＩＰ
型等の種々のパンケージ型式の半導体装置に適用できる
ものである。

【図面の簡単な説明】

第１図は、本発明による一実施例である半導体装置に搭
載されているフルウェハＬＳＩを示す概略平面図、 第２図は、本実施例の半導体装置を示す断面図、第３図
は、前記フルウェハＬＳＩにおける配線形成状態を示す
部分平面図、 第４図は、本発明による実施例２である半導体装置の一
部を示す概略斜視図である。 １・・・基［，２・・・フルウェハＬＳＩ、３・・・金
−シリコン共晶、４・・・外部端子、５・・・ワイヤ、
６・・・キャンプ、７・・・低融点ガラス、８・・・ジ
ャケット、９・・・　（内部回路）ブロック、９ａ・・
・不良ブロック、９ｂ・・・良ブロック、１０・・・入
出力回路、１１・・・電極、１２．１３・・・配線、１
４・・・プリント基板。 、　　＼ 代理人　弁理士　　小　川　勝（、男　ｊ第　　１　　
図 第　　２　　図 第　　３　　図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、同一基板に複数のブロックで回路形成されたペレッ
   トを搭載してなる半導体装置であって、ペレットに内部
   回路と入出力回路とが別領域で形成されてなる半導体装
   置。 ２、内部回路の形成領域の周囲に入出力回路の形成領域
   が配置されていることを特徴とする特許請求の範囲第１
   項記載の半導体装置。 ３、ペレットがフルウェハＬＳＩであることを特徴とす
   る特許請求の範囲第１項記載の半導体装置。 ４、内部回路および入出力回路の良品部分のみが電気的
   に接続されていることを特徴とする特許請求の範囲第１
   項、第２項または第３項記載の半導体装置。