CN1252924C - 相位比较电路和时钟数据恢复电路以及收发器电路 - Google Patents

相位比较电路和时钟数据恢复电路以及收发器电路 Download PDF

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Abstract

不需要可高速动作的元件，对应使用的元件的速度特性灵活变更相位比较电路的动作速度。比较输入数据信号的迁移边缘和时钟信号的迁移边缘之间的相位差。输入数据信号周期为T，时钟信号是频率为f/m(f＝1/T，m＝2n，n是2以上的自然数)、相位每每错开2π/m的不同的m个时钟信号。包括：锁存器部，并行地闩锁输入数据信号；误差信号输出部，根据来自锁存器部的各输出信号和各时钟信号表示输入数据信号的迁移边缘和各时钟信号的迁移边缘之间的相位差，输出最小脉冲宽度为(m/2-1)×T以上的m个误差信号；输入部，并行地输入来自锁存器部的各输出信号；基准信号输出部，输出脉冲宽度为(m/2)×T的m个基准信号。

Description

相位比较电路和时钟数据恢复电路 以及收发器电路
技术领域
本发明涉及比较输入数据信号的迁移边缘和时钟信号的迁移边缘之间的相位差的相位比较电路、调整其相位差的时钟数据恢复(ClockData Recovery：CDR)电路、使用该相位比较电路的收发器电路。
背景技术
图1表示原来的CDR电路的框图。图1中，符号130是原来的CDR电路，131是输入数据信号Din的输入端子。并且133是输入从输入端子131输入的输入数据信号Din后述的压控振荡电路(VoltageControlled Oscillator：VCO)输出的时钟信号ckv来比较相位的相位比较电路(Phase Comparator：PC)或检测相位差的相位差检测电路(Phase Detector：PD)或相位频率比较电路(Phase FrequencyComparator：PFD)(下面将符号133的电路叫作“相位比较电路PD”)。接着，符号135是输入从相位比较电路PD(133)输出的基准信号ref和误差信号(Error)并输出充电电流或放电电流的充电泵电路(ChargePump：CP)，137是串联连接电阻R3(139)和电容器C2(141)以及电阻R4(143)构成的环路滤波器(用虚线包围来表示)，取出从充电泵电路CP(135)输出的充电电流或放电电流的直流成分。环路滤波器137时间上平均化上述充电电流或放电电流并作为vcont+和vcont-之间的电位差表现。符号145是将环路滤波器137取出的电位差变换为希望的电压vcont的两相单相电压变换电路(DSC)，147是对应从两相单相电压变换电路DSC(145)输出的希望的电压vcont输出时钟信号ckv并作为相位比较电路PD(133)的输入的压控振荡电路VCO。
这里，充电泵电路135的输出是差动信号，环路滤波器137也表示差动构成，但一般常见的是使用单相输出的充电泵电路和单相用的环路滤波器的构成。单相的构成中，不使用两相单相电压变换电路145而使用电压跟踪电路等电路。
接着说明原来的CDR电路130的动作。如图1所示，原来的CDR电路130是对从输入端子131输入的输入数据信号Din(频率f/2Hz或f bits/sec)进行与从压控振荡电路VCO(147)输出的时钟信号ckv的频率进行相位配合的电路。即，将输入数据信号Din和时钟信号ckv的相位差反馈回到压控振荡电路VCO(147)的振荡频率，把时钟信号ckv的相位配合输入数据信号Din进行动作。成为输入数据信号Din的时间宽度(周期T＝1/f)的中心(周期T的1/2时刻)上放置时钟信号ckv的上升边缘时，两信号吻合的锁存(lock)状态。相位比较电路PD(133)的内部的锁存器电路(150，151，152，153)中，输入数据信号Din由时钟信号ckv闩锁并整形的同时展开为2个。输入数据信号的第偶数个(第奇数个)将闩锁电路(152)的输出q3作为当作CDR电路130的输出的Dout1信号从输出148输出。输入数据信号的第奇数个(第偶数个)将闩锁电路(153)的输出q4作为当作CDR电路130的输出的Dout2信号从输出146输出。时钟信号ckv作为Ckout信号从输出端子149输出。
比较输入数据信号Din和时钟信号ckv之间的相位差的原来的相位比较电路PD(133)是输出误差信号(Error)和基准信号(Ref)并使这两个信号脉冲宽度差为上述相位差的电路。
图2表示原来的相位比较电路PD(133)的框图。图2中，154是输入数据信号Din的输入端子，155是时钟信号ckv的输入端子，150，151，152和153是各自具有数据输入的D端子和时钟输入的C端子以及Q输出的锁存器电路L1，L2，L3和L4，156和157是异或逻辑电路，160是误差信号(Error)的输出端子，161是基准信号(Ref)的输出端子。
锁存器电路L1(150)闩锁在输入C端子的时钟信号ckv的上升边缘输入D端子的输入数据信号Din，把该Din输出到Q输出(q1)。输入C端子的时钟信号ckv为高(逻辑1)期间，原样维持Q输出(q1)。另一方面，输入C端子的时钟信号ckv为低(逻辑0)期间，把输入数据信号Din原样输出到Q输出(q1)。因此，输入C端子的时钟信号ckv为低(逻辑0)期间，中途输入数据信号Din变化时，Q输出(q1)也对应该变化而变化。
锁存器电路L2(151)闩锁在输入C端子的时钟信号ckv的下降边缘输入D端子的输入数据信号Din，把该Din输出到Q输出(q2)。输入C端子的时钟信号ckv为低(逻辑0)期间，原样维持Q输出(q2)。另一方面，输入C端子的时钟信号ckv为高(逻辑1)期间，把输入数据信号Din原样输出到Q输出(q2)。因此，输入C端子的时钟信号ckv为高(逻辑1)期间，中途输入数据信号Din变化时，Q输出(q2)也对应该变化而变化。
锁存器电路L1(150)的Q输出(q1)和锁存器电路L2(151)的Q输出(q2)输入到异或逻辑电路156中，其输出q1 xor q2(“xor”表示q1和q2的异或逻辑(exclusive OR)。下面同样)作为误差信号(Error)从输出端子160输出。
锁存器电路L3(152)闩锁在输入C端子的时钟信号ckv的下降边缘输入D端子的Q输出(q1)，输出到Q输出(q3)。输入C端子的时钟信号ckv为低(逻辑0)期间，原样维持Q输出(q3)。另一方面，输入C端子的时钟信号ckv为高(逻辑1)期间，把输入的Q输出(q1)原样输出到Q输出(q1)。
锁存器电路L4(153)闩锁在输入C端子的时钟信号ckv的上升边缘输入D端子的Q输出(q2)，输出到Q输出(q4)。输入C端子的时钟信号ckv为高(逻辑1)期间，原样维持Q输出(q4)。另一方面，输入C端子的时钟信号ckv为低(逻辑0)期间，把输入的Q输出(q2)原样输出到Q输出(q4)。
锁存器电路L3(152)的Q输出(q3)和锁存器电路L4(153)的Q输出(q4)输入到异或逻辑电路157中，其输出q3 xor q4作为基准信号(Ref)从输出端子161输出。
图3(A)到(H)表示图2所示的原来的相位比较电路PD(133)的时序图。图3(A)到(H)中附加与图2相同符号的场所表示相同部分，省略说明。图3(A)所示的信号的信号名为输入数据信号Din、信号速度(把最快的速度变化换算为Hz。下面同样)为f/2(数据周期为T(＝1/f))、按每个周期T表示数据0，数据1等。图3(B)所示信号的信号名为时钟信号ckv、信号速度为f/2、在输入数据信号Din为数据0期间表示上升沿而在输入数据信号Din为数据1期间表示下降沿。图3(C)所示的信号的信号名为锁存器电路L1(150)的输出q1、锁存器电路L1(150)的D端子的取入边缘为时钟信号ckv的上升沿(表示↑CK)、信号速度为f/2。图3(D)所示的信号的信号名为锁存器电路L2(151)的输出q2、锁存器电路L2(151)的D端子的取入边缘为时钟信号ckv的下降沿(表示↓CK)、信号速度为f/2。图3(E)所示的信号的信号名为异或逻辑电路156的误差信号(Error)，表示异或逻辑电路156的输出的逻辑式为q1 xor q2、信号速度为f。图3(F)所示的信号的信号名为锁存器电路L3(152)的输出q3、锁存器电路L3(152)的D端子的取入边缘为时钟信号ckv的下降沿(表示↓CK)、信号速度为f/4。图3(G)所示的信号的信号名为锁存器电路L4(153)的输出q4、锁存器电路L4(153)的D端子的取入边缘为时钟信号ckv的上升沿(表示↑CK)、信号速度为f/4。图3(H)所示的信号的信号名为异或逻辑电路157的基准信号(Ref)，表示异或逻辑电路157的输出的逻辑式为q3 xor q4、信号速度为f/2。
如图3(A)到(C)所示，锁存器电路L1(150)通过在时钟信号ckv的上升沿取入输入数据信号Din(数据0)来输出到q1输出。即便输入数据信号从数据0迁移到数据1，由于时钟信号ckv为高，因此q1输出维持数据0。时钟信号ckv为低期间，输入数据信号Din的数据1原样出现在输出q1上，输入数据信号Din迁移到数据2时，数据2原样出现在输出q1上。接着，输入数据信号Din为数据2期间，时钟信号ckv上升时，通过取入该数据2来输出到q1输出。即便输入数据信号Din从数据2迁移到数据3，由于时钟信号ckv为高，因此q1输出维持数据2。下面同样，省略说明。
如图3(A)、(B)和(D)所示，锁存器电路L2(151)通过在时钟信号ckv的下降沿取入输入数据信号Din(数据1)来输出到q2输出。即便输入数据信号从数据1迁移到数据2，由于时钟信号ckv为低，因此q2输出维持数据1。时钟信号ckv为高期间，输入数据信号Din的数据2原样出现在输出q2上，输入数据信号Din迁移到数据3时，数据3原样出现在输出q2上。接着，输入数据信号Din为数据3期间，时钟信号ckv下降时，通过取入该数据3来输出到q2输出。即便输入数据信号Din从数据3迁移到数据4，由于时钟信号ckv为低，因此q2输出维持数据3。下面同样，省略说明。
如图3(A)到(E)所示，输出q1是数据0、输出q2是数据1时，误差信号(Error)的输出为“(数据0)xor(数据1)”(下面省略为“0xor 1”)。接着，输出q1是数据1、输出q2也是数据1时，误差信号(Error)的输出为“1 xor 1”＝0)。图3(E)中将误差信号(Error)的输出明确为0是的情况表示为逻辑0，并非这种的情况用“0 xor 1”的脉冲表示。
如图3(A)、(B)和(E)所示，误差信号(Error)有输入数据信号Din的迁移时，输入数据信号Din的迁移边缘和时钟信号ckv的上升(或下降)边缘之间的时间差作为当作脉冲宽度的脉冲输出。即，为时钟信号ckv的上升(或下降)边缘位于输入数据信号Din的中央的位置关系(＝±0.5×T)的情况下，误差信号(Error)的脉冲宽度为基准信号(Ref)的脉冲宽度的1/2(＝0.5×T)。
如图3(B)、(C)和(F)所示，锁存器电路L3(152)通过在时钟信号ckv的下降沿取入输出q1(数据0)来输出到q3输出。即便输出q1从数据1迁移到数据2，由于时钟信号ckv为低，因此q3输出维持数据0。时钟信号ckv为高期间，输出q2的数据1原样出现在输出q3上。接着，时钟信号ckv下降时，通过取入输出q2的数据2来输出到q3输出。即便输出q2从数据3迁移到数据4，由于时钟信号ckv为低，因此q3输出维持数据2。下面同样，省略说明。
如图3(B)、(D)和(G)所示，锁存器电路L4(153)通过在时钟信号ckv的上升沿取入输出q2(数据1)来输出到q4输出。即便输出q2从数据2迁移到数据3，由于时钟信号ckv为高，因此q4输出维持数据1。时钟信号ckv为低期间，输出q2的数据3原样出现在输出q4上。接着，时钟信号ckv上升时，通过取入输出q2的数据3来输出到q4输出。即便输出q2从数据4迁移到数据5，由于时钟信号ckv为高，因此q4输出维持数据3。下面同样，省略说明。
如图3(F)到(H)所示，输出q3是数据0、输出q4是数据1时，基准信号(Ref)的输出为“0 xor 1”。接着，输出q3是数据2、输出q4是数据1时，基准信号(Ref)的输出为“2 xor 1”＝0(或“1 xor2”)。如图3(A)和(H)所示，基准信号(Ref)有输入数据信号Din的迁移时，一直作为数据周期T的长度(＝1×T)的脉冲输出。
从以上可知，在时钟信号ckv的上升边缘比输入数据信号Din的中央靠前Δt放置时，输出相对基准信号(Ref)的1/2的脉冲宽度(＝0.5×T)仅少Δt的脉冲宽度的误差信号(Error)。另一方面，在时钟信号ckv的上升边缘比输入数据信号Din的中央靠后Δt放置时，输出相对基准信号(Ref)的1/2的脉冲宽度(＝0.5×T)仅多Δt的脉冲宽度的误差信号(Error)。因此，误差信号(Error)的脉冲宽度为0.5×T±0.5×T。
如上所述，原来的相位比较电路PD(133)中，误差信号(Error)将输入数据信号Din的迁移边缘和下一时钟信号ckv的迁移边缘之间的时间宽度通过输出q1和q2的异或逻辑作为脉冲取出。因此，如图3所示，输入数据信号Din的1个周期为T(秒)、速度为f/2(Hz。时钟换算)时，误差信号(Error)的脉冲宽度有时为0.5×T以上，通过频率换算有时成为最高f(Hz)。因此，原来的相位比较电路PD(133)中，误差信号(Error)成为高速脉冲，因此出现为实现原来的相位比较电路PD(133)而需要可按输入数据信号Din的2倍速度动作的元件的问题。
原来的相位比较电路PD(133)中，不能将误差信号(Error)、基准信号(Ref)和时钟信号ckv的速度降低到希望的速度。即，由于原来的相位比较电路PD(133)仅用以锁存器电路L1(150)和L2(151)的输出作为输入的异或逻辑电路156生成误差信号(Error)、仅用以锁存器电路L3(152)和L4(153)的输出作为输入的异或逻辑电路157生成基准信号(Ref)，因此出现不能对应使用的元件速度特性灵活变更相位比较电路PD(133)的动作速度的问题。
并且，原来的CDR电路130中，作为相位比较电路CP(133)的输出的误差信号(Error)的脉冲宽度有时为0.5×T以上，误差信号(Error)有时成为高速脉冲。其结果是相位比较电路PD(133)和充电泵电路CP135的应答被规律地速度化，出现CDR电路130整体不能按最快速度动作的问题。
发明内容
因此本发明的目的是为解决上述问题而作出的，提供一种相位比较电路和使用该相位比较电路的收发器电路，为实现相位比较电路，不需要可按输入数据信号Din的2倍速度动作的元件，可对应使用的元件的速度特性灵活变更相位比较电路的动作速度。
本发明的另一目的是提供一种CDR电路，在进行用相位比较电路PD检测出输入数据信号Din和时钟信号ckv的相位差、将该相位差反馈回到压控振荡电路VCO的振荡频率、把时钟信号ckv的相位配合输入数据信号Din的动作的CDR电路中，不使作为相位比较电路PD的输出的误差信号(Error)和基准信号ref成为高速脉冲，可进行最高速度的动作。
为了实现上述目的，本发明的方案1提供一种相位比较电路，比较输入数据信号的迁移边缘和时钟信号的迁移边缘之间的相位差，上述输入数据信号周期为T，上述时钟信号是频率为f/m(f＝1/T，m＝2n，n是2以上的自然数)、相位每每错开2π/m的不同的m个时钟信号，其特征在于包括：
锁存器部，在上述各个时钟信号的上升边缘或下降边缘并行地闩锁上述输入数据信号；
误差信号输出部，根据来自上述锁存器部的各输出信号和上述各时钟信号表示输入数据信号的迁移边缘和各时钟信号的迁移边缘之间的相位差，输出最小脉冲宽度为(m/2-1)×T以上的m个误差信号；
输入部，在上述各个时钟信号的上升边缘或下降边缘并行地输入来自上述锁存器部的各输出信号；
基准信号输出部，根据来自上述输入部的输出信号和上述各时钟信号输出脉冲宽度为(m/2)×T的m个基准信号。
而且，方案2为上述锁存器部并列具有在时钟信号ckvi的上升边缘或下降边缘闩锁输入数据信号的锁存器电路Li(i＝1～m)，
上述误差信号输出部输出上述锁存器部的锁存器电路Li的输出信号qi和锁存器电路Li+1的输出信号qi+1(i+1＝m+1时，锁存器电路Li的输出信号qi)的异或逻辑的输出与时钟信号ckvi的逻辑与，作为误差信号(Error)i(i＝1～m)，
上述输入部并列具有在时钟信号ckvi+1(i+1＝m+1时，时钟信号ckvi)的上升边缘或下降边缘输入上述锁存器部的锁存器电路Li的输出信号qi的D型触发器FFi(i＝1～m)，
上述基准信号输出部输出上述输入部的D型触发器FFi的输出信号qfi和D型触发器FFi+1的输出信号qfi+1(i+1＝m+1时，D型触发器FFi的输出信号qfi)的异或逻辑的输出与时钟信号ckvi+2(i+2＝m+1时为时钟信号ckv1，i+2＝m+2时为时钟信号ckv2)的逻辑与，作为基准信号Refi(i＝1～m)。
本发明提供一种时钟数据恢复电路，配合输入数据信号和时钟信号之间的相位差，该输入数据信号周期为T，该时钟信号是频率为f/m(f＝1/T，m＝2n，n是2以上的自然数)、相位每每错开2π/m的不同的m个时钟信号，其特征在于该时钟数据恢复电路备有：
上述方案的相位比较电路，即将上述输入数据信号和上述m个时钟信号作为输入，表示该输入数据信号的迁移边缘和各时钟信号的迁移边缘之间的相位差，并输出最小脉冲宽度为(m/2-1)×T以上的m个误差信号，输出脉冲宽度为(m/2)×T的m个基准信号，
充电泵电路组，具有m个充电泵电路，该充电泵电路以从上述相位比较电路输出的m个误差信号中的规定的1个误差信号和m个基准信号中的规定的1个基准信号作为输入，输出充电电流或放电电流；
环路滤波器，和上述充电泵电路组的m个充电泵电路的每一个连接一起，时间上平均从该充电泵电路输出的充电电流或放电电流，并输出直流电压成分；
电压变换电路，将从上述环路滤波器输出的直流电压成分变换为规定电压；
压控振荡电路，输入从上述电压变换电路输出的规定电压，生成上述m个时钟信号，
上述压控振荡电路将生成的m个时钟信号输出到上述相位比较电路，
上述相位比较电路在规定闭锁状态下输出对上述输入数据信号实施了规定的整形处理的m个数据信号和1个以上的时钟信号。
而且上述相位比较电路具有方案1所述的相位比较电路。
而且上述相位比较电路具有方案2所述的相位比较电路。
而且还具有在上述环路滤波器和上述电压变换电路之间串联连接的低通滤波器。
而且还具有在上述环路滤波器和上述电压变换电路之间串联连接的低通滤波器。
本发明提供一种收发器电路，其特征在于将方案1所述的相位比较电路用于和输入数据的相位比较动作。
本发明提供一种收发器电路，其特征在于将方案2所述的相位比较电路用于和输入数据的相位比较动作。
附图说明：
图1表示原来的CDR电路的框图。
图2表示原来的相位比较电路PD(133)的框图。
图3(A)到(H)表示图2所示的原来的相位比较电路PD(133)的时序图。
图4表示本发明的实施例的CDR电路的框图。
图5用框图表示本发明的相位比较电路PDm(2)的一例(m＝4时)。
图6(A)到(U)表示图5所示的本发明的相位比较电路PDm)的时序图。
图7是表示上述充电泵电路的框图。
图8是表示上述压控振荡电路的框图。
发明的具体实施方式
图4表示本发明的实施例的CDR电路的框图。图4中，符号10是配合输入数据信号和时钟信号之间的相位差的本发明的实施例的CDR电路，1是输入数据信号Din(周期T)的输入端子。2是输入输入数据信号Din和m个时钟信号ckv_k(k＝1～m)的相位比较电路PDm(或PFDm)。相位比较电路PDm(2)表示输入数据信号Din的迁移边缘和各时钟信号ckv_k(k＝1～m)的迁移边缘之间的相位差并输出最小脉冲宽度为(m/2-1)×T以上的m个误差信号(Error)_k(k＝1～m)，输出脉冲宽度为(m/2)×T的m个基准信号(或相位比较基准信号)ref_k(k＝1～m)。这里，时钟信号ckv_k(k＝1～m)是频率为f/m(f＝1/T、m＝2n、n是2以上的自然数)、相位每每错开2π/m的不同的m个时钟信号。相位比较电路PDm(2)在成为规定的同步状态下，将对输入数据信号Din施加了规定的整形处理的m个数据信号Dout_k(k＝1～m)从用符号13到15表示的输出端子输出，从输出端子16输出时钟信号ckvout。
接着图4中，符号3是将从相位比较电路PDm(2)输出的m个误差信号(Error)_k(k＝1～m)中的规定的一个误差信号(Error)_1和m个相位比较基准信号ref_k(k＝1～m)中的规定的一个相位比较基准信号ref_1作为输入并输出充电电流或放电电流的充电泵电路CP_1。与充电泵电路CP_1(3)同样，充电泵电路CP_2(4)输入误差信号(Error)_2和相位比较基准信号ref_2，输出充电电流或放电电流。同样，充电泵电路CP_m(5)输入误差信号(Error)_m和相位比较基准信号ref_m，输出充电电流或放电电流。m个充电泵电路CP_1(3)到CP_m(5)构成充电泵电路组。
图4中，符号6是将上述的充电泵电路组的m个电泵电路CP_k(k＝1～m)连接一起、时间上平均从该充电泵电路组输出的充电电流或放电电流并输出直流电压成分的环路滤波器(用虚线包围表示)。环路滤波器6通过串联连接电阻R1(7)和电容器C1(8)以及电阻R2(9)构成，时间上平均上述充电电流或放电电流，作为vcont+和vcont-之间的电位差表现。符号11是将环路滤波器6取出的电位差变换为希望的电压vcont的两相单相电压变换电路(DSC)，12是对应从两相单相电压变换电路DSC(11)输出的希望的电压vcont生成上述m个时钟信号ckv_m(k＝1～m)的压控振荡电路VCOm。压控振荡电路VCOm(12)报道生成的m个时钟信号ckv_m(k＝1～m)输出到相位比较电路PDm(2)
以上说明了充电泵电路和环路滤波器使用差动型，使用两相单相电压变换电路的情况，但可替代上述两相单相电压变换电路而使用电压跟踪电路等电路。
接着说明本发明的CDR电路10的动作。如图4所示，CDR电路10是对从输入端子1输入的输入数据信号Din(频率f/2Hz或fbits/sec)进行与从压控振荡电路VCO(12)输出的频率为f/m(f＝1/T、m＝2n、n是2以上的自然数)、相位每每错开2π/m的不同的m个时钟信号ckv_k(k＝1～m)进行相位配合的电路。CDR电路10将输入数据信号Din和时钟信号ckv_k(k＝1～m)的相位差反馈回到压控振荡电路VCOm(12)的振荡频率，把时钟信号ckv_k(k＝1～m)的相位配合输入数据信号Din进行动作。同步状态中，相位比较电路PD(133)的内部的触发器电路(后述的图5所示)中，输入数据信号Din由时钟信号ckv闩锁并整形时钟信号ckv_k(k＝1～m)，展开为m个，作为当作CDR电路10的输出的Dout_k(k＝1～m)信号从输出端子13到15输出。时钟信号ckvout例如为了在CDR电路10的后段容易闩锁Dout_k而从输出端子16输出。这里，为说明原理，没有特别表示配合数据和时钟的定时的延迟电路，但容易类推在适当场所***延迟并提高电路动作裕度。如以上那样，使用频率为f/m(Hz)、相位每每错开2π/m的不同的m个时钟信号ckv_k(k＝1～m)可将作为相位比较信号的误差信号(Error)_k(k＝1～m)的速度降低为比原来的2×f(Hz。频率换算)迟的2×f/m(Hz)。该效果与相位比较基准信号ref_k(k＝1～m)成比例地产生作用。
如图4所示，相位比较电路PDm(2)输出作为相位比较信号的误差信号(Error)_k(k＝1～m)和相位比较基准信号ref_k(k＝1～m)。误差信号(Error)_k(k＝1～m)和相位比较基准信号ref_k(k＝1～m)一个一个地输入1个充电泵电路组中的充电泵电路CP_k(k＝1～m)中。充电泵电路CP_k(k＝1～m)看作一个电路时，与原来的充电泵电路CP(135)同样动作。但是，可适当变更充电电流和放电电流。充电泵电路CP_k(k＝1～m)的充电电流和放电电流由连接一起的环路滤波器6时间上平均。因此，从相位比较电路PDm(2)输出的m个相位信息(误差信号(Error)_k(k＝1～m)或相位比较基准信号ref_k(k＝1～m))通过充电泵电路CP_k(k＝1～m)由环路滤波器6时间上平均，作为vcont+和vcon-之间的电位差。两相单相电压变换电路DSC(11)与原来的CDR电路130中的两相单相电压变换电路DSC(145)同样将vcont+和vcon-之间的电位差变换为规定的电压，例如GND的电位vcont，反馈回到压控振荡电路VCOm(12)的振荡频率。通过该反馈，本发明的实施例的CDR电路10使压控振荡电路VCOm(12)的振荡时钟信号ckv_k(k＝1～m)的频率与作为CDR电路10的输入的输入数据信号Din相位一致地动作。
图5用框图表示本发明的相位比较电路PDm(2)的一例(m＝4时)。这里，m＝2n，n是2以上的自然数，图5中表示m＝4时的例子。其他的m＝8，16，32等时也可以。图5中，符号20是本发明的相位比较电路PDm(2)的一例(m＝4时)，21是时钟信号ckv_1的输入端子，22是时钟信号ckv_2的输入端子，23是时钟信号ckv_3的输入端子，24是时钟信号ckv_4的输入端子，25是输入数据信号Din的输入端子。符号31，32，33和34是各自具有数据输入的D端子和时钟输入的C端子以及Q输出(q1等)的锁存器电路L1，L2，L3和L4，符号41，42，43和44是各自具有数据输入的D端子和时钟输入的C端子以及Q输出(qf1等)的D型触发器电路FF1，FF2，FF3和FF4，符号51到58是异或逻辑电路XOR1到XOR8，符号61到68是逻辑与电路AND1到AND8，符号71是误差信号(Error_1)的输出端子，符号72是误差信号(Error_2)的输出端子，符号73是误差信号(Error_3)的输出端子，符号74是误差信号(Error_4)的输出端子，75是基准信号(Ref_1)的输出端子，76是基准信号(Ref_2)的输出端子，77是基准信号(Ref_3)的输出端子，78是基准信号(Ref_4)的输出端子。
本发明的相位比较电路PDm(20)是比较输入数据信号Din的迁移边缘和时钟信号ckv_k(k＝1～m)的迁移边缘之间的相位差的相位比较电路。输入数据信号Din周期为T，时钟信号ckv_k(k＝1～m)是频率为f/m(f＝1/T)、相位每每错开2π/m的不同的m个时钟信号。如图5所示，本发明的相位比较电路PDm(20)具有：锁存器部30，在各时钟信号ckv_k(k＝1～m)的上升边缘并行闩锁输入数据信号Din；误差信号输出部50，根据来自锁存器部30的各输出信号(q1等)和各时钟信号ckv_k表示输入数据信号Din的迁移边缘和时钟信号ckv_k的迁移边缘之间的相位差，输出最小脉冲宽度为(m/2-1)×T以上的m个误差信号(error_1等)；输入部40，在各个时钟信号ckv_k的上升边缘并行地输入来自锁存器部30的各输出信号(q1等)；基准信号输出部60，根据来自输入部40的输出信号(qf1等)和各时钟信号ckv_k输出脉冲宽度为(m/2)×T的m个基准信号(ref_1等)。并且，具有为规定的同步状态时，输出对输入数据信号Din实施了规定的整形处理的m个数据信号Dout_k(k＝1～m)并输出1个以上的时钟信号ckvout的输出部(未示出)。
锁存器部30并列具有在时钟信号ckv_k的上升边缘闩锁输入数据信号Din的锁存器电路Li(i＝1～m)。如图5中所示，锁存器电路Li(31)闩锁在输入C端子的时钟信号ckv_k的上升边缘输入D端子的输入数据信号Din，把该Din输出到Q输出(q1)。输入C端子的时钟信号ckv_1为高(逻辑1)期间，原样维持Q输出(q1)。另一方面，输入C端子的时钟信号ckv_1为低(逻辑0)期间，把输入数据信号Din原样输出到Q输出(q1)。因此，输入C端子的时钟信号ckv_1为低(逻辑0)期间，中途输入数据信号Din变化时，Q输出(q1)也对应该变化而变化。
锁存器电路L2(32)闩锁在输入C端子的时钟信号ckv_2的上升边缘输入D端子的输入数据信号Din，把该Din输出到Q输出(q2)。输入C端子的时钟信号ckv_2为高(逻辑1)期间，原样维持Q输出(q2)。另一方面，输入C端子的时钟信号ckv_k为低(逻辑0)期间，把输入数据信号Din原样输出到Q输出(q2)。因此，输入C端子的时钟信号ckv_2为低(逻辑0)期间，中途输入数据信号Din变化时，Q输出(q2)也对应该变化而变化。
锁存器电路L3(33)闩锁在输入C端子的时钟信号ckv_3的上升边缘输入D端子的输入数据信号Din，把该Din输出到Q输出(q3)。输入C端子的时钟信号ckv_3为高(逻辑1)期间，原样维持Q输出(q3)。另一方面，输入C端子的时钟信号ckv_3为低(逻辑0)期间，把输入数据信号Din原样输出到Q输出(q3)。因此，输入C端子的时钟信号ckv_3为低(逻辑0)期间，中途输入数据信号Din变化时，Q输出(q3)也对应该变化而变化。
锁存器电路L4(34)闩锁在输入C端子的时钟信号ckv_4的上升边缘输入D端子的输入数据信号Din，把该Din输出到Q输出(q4)。输入C端子的时钟信号ckv_4为高(逻辑1)期间，原样维持Q输出(q4)。另一方面，输入C端子的时钟信号ckv_4为低(逻辑0)期间，把输入数据信号Din原样输出到Q输出(q4)。因此，输入C端子的时钟信号ckv_4为低(逻辑0)期间，中途输入数据信号Din变化时，Q输出(q4)也对应该变化而变化。
误差信号输出部50输出锁存器部30的锁存器电路Li的输出信号qi和锁存器电路Lk+1的输出信号qk+1(k+1＝m+1时，锁存器电路L1的输出信号q1)的异或逻辑的输出与时钟信号ckv_k的逻辑与，作为误差信号(Error)_k(k＝1～m)。如图5所示，锁存器电路L1(31)的Q输出(q1)和锁存器电路L2(32)的Q输出(q2)输入异或逻辑电路XOR1(51)，还把其输出q1 xor q2以及时钟信号ckv_1输入逻辑与电路AND1(61)，其输出(q1 xor q2)*ckv_1作为误差信号(error_1)从输出端子71输出。这里记号*表示逻辑与。
锁存器电路L2(32)的Q输出(q2)和锁存器电路L3(33)的Q输出(q3)输入异或逻辑电路XOR2(52)，还把其输出q2 xor q3以及时钟信号ckv_2输入逻辑与电路AND2(62)，其输出(q2 xor q3)*ckv_2作为误差信号(error_2)从输出端子72输出。
锁存器电路L2(33)的Q输出(q3)和锁存器电路L4(34)的Q输出(q4)输入异或逻辑电路XOR3(53)，还把其输出q3 xor q4以及时钟信号ckv_3输入逻辑与电路AND3(63)，其输出(q3 xor q4)*ckv_3作为误差信号(error_3)从输出端子73输出。
锁存器电路L4(34)的Q输出(q4)和锁存器电路L1(31)的Q输出(q1)输入异或逻辑电路XOR4(54)，还把其输出q4 xor q1以及时钟信号ckv_4输入逻辑与电路AND4(64)，其输出(q 4xor q1)*ckv_4作为误差信号(error_4)从输出端子74输出。这样m＝4时，k+1＝m+1＝5时，超出最大数4的情况下，锁存器电路Lk+1(＝L5)的输出信号qk+1(＝q5)还原为输出信号q1。
输入部40并列具有在时钟信号ckv_k+1(k+1＝m+1时，时钟信号ckv_1)的上升边缘输入锁存器部30的锁存器电路Li的输出信号qi的D型触发器FFk(k＝1～m)。如图5所示，D型触发器FF1(41)闩锁在输入C端子的时钟信号ckv_2的上升边缘输入D端子的锁存器电路L1(31)的输出信号q1，把该信号q1输出到Q输出(qf1)。在下一时钟信号ckv_2的上升边缘期间，原样维持Q输出(qf1)。因此，其间中途D端子q1变化时，Q输出(qf1)也不对应该变化而变化。
D型触发器FF2(42)闩锁在输入C端子的时钟信号ckv_3的上升边缘输入D端子的锁存器电路L2(32)的输出信号q2，把该信号q2输出到Q输出(qf2)。在下一时钟信号ckv_3的上升边缘期间，原样维持Q输出(qf2)。因此，其间中途D端子q2变化时，Q输出(qf2)也不对应该变化而变化。
D型触发器FF3(43)闩锁在输入C端子的时钟信号ckv_4的上升边缘输入D端子的锁存器电路L3(33)的输出信号q3，把该信号q3输出到Q输出(qf3)。在下一时钟信号ckv_4的上升边缘期间，原样维持Q输出(qf3)。因此，其间中途D端子q3变化时，Q输出(qf3)也不对应该变化而变化。
D型触发器FF4(44)闩锁在输入C端子的时钟信号ckv_1的上升边缘输入D端子的锁存器电路L4(34)的输出信号q4，把该信号q4输出到Q输出(qf4)。在下一时钟信号ckv_1的上升边缘期间，原样维持Q输出(qf4)。因此，其间中途D端子q4变化时，Q输出(qf4)也不对应该变化而变化。这样m＝4时，k+1＝m+1＝5时，超出最大数4的情况下，D型触发器FFk+1(＝FF5)的时钟信号ckv_k+1(＝ckv_5)还原为时钟信号ckv_1。
基准信号输出部60输出输入部40的D型触发器FFk的输出信号qfk和D型触发器FFk+1的输出信号qfk+1(k+1＝m+1时，D型触发器FF1的输出信号qf1)的异或逻辑的输出与时钟信号ckv_k+2(k+2＝m+1时为时钟信号ckv_1，k+2＝m+2时为时钟信号ckv_2)的逻辑与，作为基准信号ref_k(k＝1～m)。如图5所示，D型触发器FF1(41)的Q输出(qf1)和D型触发器FF2(42)的Q输出(qf2)输入到异或逻辑电路XOR5(55)，另外，其输出qf1 xor qf2与时钟信号ckv_3输入逻辑与电路AND5(65)，其输出(qf1 xor qf2)*ckv_3作为基准信号(ref_1)从输出端子75输出。
D型触发器FF2(42)的Q输出(qf2)和D型触发器FF3(43)的Q输出(qf3)输入到异或逻辑电路XOR6(56)，另外，其输出qf2 xor qf3与时钟信号ckv_4输入逻辑与电路AND6(66)，其输出(qf2 xor qf3)*ckv_4作为基准信号(ref_2)从输出端子76输出。
D型触发器FF3(43)的Q输出(qf3)和D型触发器FF4(44)的Q输出(qf4)输入到异或逻辑电路XOR7(57)，另外，其输出qf3 xor qf4与时钟信号ckv_1输入逻辑与电路AND7(67)，其输出(qf3 xor qf4)*ckv_1作为基准信号(ref_3)从输出端子77输出。这样，m＝4时，k+1＝m+1＝5时，超出最大数4的情况下，输入逻辑与电路AND7(67)的时钟信号ckv_k+1(＝ckv_5)还原为时钟信号ckv_1。
D型触发器FF4(44)的Q输出(qf4)和D型触发器FF1(41)的Q输出(qf1)输入到异或逻辑电路XOR8(58)，另外，其输出qf4 xor qf1与时钟信号ckv_2输入逻辑与电路AND8(68)，其输出(qf4 xor qf1)*ckv_2作为基准信号(ref_4)从输出端子78输出。这样，m＝4时，k+1＝m+1＝5时，超出最大数4的情况下，D型触发器电路FFk+1(＝FF5)的输出信号qfk+1(＝qf5)还原为输出信号qf1。此外，输入逻辑与电路AND8(68)的时钟信号ckv_k+2(＝ckv_6)从ckv_1进1而成为ckv_2。
图6(A)到(U)表示图5所示的本发明的相位比较电路PDm)的时序图。图6(A)到(U)中附加与图5相同符号的场所表示相同部分，省略说明。图6(A)所示的信号的信号名为输入数据信号Din、信号速度(换算为Hz。下面同样)为f/2(数据周期为T(＝1/f))、按每个周期T表示数据0，数据1等。图6(B)所示信号的信号名为时钟信号ckv_1、逻辑式为ckv_1、信号速度为f/4、在输入数据信号Din为数据0期间表示上升沿而在输入数据信号Din为数据2期间表示下降沿。图6(C)所示的信号的信号名为时钟信号ckv_2、逻辑式为ckv_2、信号速度为f/4、在输入数据信号Din为数据1期间表示上升沿而在输入数据信号Din为数据3期间表示下降沿。图6(D)所示的信号的信号名为时钟信号ckv_3、逻辑式为ckv_3、信号速度为f/4、在输入数据信号Din为数据2期间表示上升沿而在输入数据信号Din为数据4期间表示下降沿。图6(E)所示的信号的信号名为时钟信号ckv_4、逻辑式为ckv_4、信号速度为f/4、在输入数据信号Din为数据3期间表示上升沿而在输入数据信号Din为数据5期间表示下降沿。
图6(F)所示的信号的信号名为锁存器电路部L1(31)的输出q1、锁存器电路L1(31)的D端子的取入边缘为时钟信号ckv_1的上升沿(↑ckv_1)、利用的信号(0、4、8、....等)的速度为f/4以下。图6(G)所示的信号的信号名为图6(G)所示的信号的信号名为锁存器电路L2(32)的输出q2、锁存器电路L2(32)的D端子的取入边缘为时钟信号ckv_2的上升沿(↑ckv_2)、利用的信号(1、5、9、....等)的速度为f/4以下。图6(H)所示的信号的信号名为锁存器电路L3(33)的输出q3、锁存器电路L3(33)的D端子的取入边缘为时钟信号ckv_3的上升沿(↑ckv_3)、利用的信号(2、6、....等)的速度为f/4以下。图6(I)所示的信号的信号名为锁存器电路L4(34)的输出q4、锁存器电路L4(34)的D端子的取入边缘为时钟信号ckv_4的上升沿(↑ckv_4)、利用的信号(3、7、....等)的速度为f/4以下。
图6(J)所示的信号的信号名为逻辑与电路61的误差信号(Error1)，表示逻辑与电路61的输出的逻辑式为(q1 xor q2)*ckv_1、信号速度比f/2慢。图6(K)所示的信号的信号名为逻辑与电路62的误差信号(Error2)，表示逻辑与电路62的输出的逻辑式为(q2 xorq3)*ckv_2、信号速度比f/2慢。图6(L)所示的信号的信号名为逻辑与电路63的误差信号(Error3)，表示逻辑与电路61的输出的逻辑式为(q3 xor q4)*ckv_3、信号速度比f/2慢。图6(M)所示的信号的信号名为逻辑与电路64的误差信号(Error4)，表示逻辑与电路61的输出的逻辑式为(q4 xor q1)*ckv_4、信号速度比f/2慢。如上所述，通过向m个锁存器电路Li输入频率为f/m(Hz)、相位每每错开2π/m的不同的m个时钟信号ckv_i，可将误差信号(Errori)的速度降低到比f(Hz)慢的2f/m(Hz)。
图6(N)所示的信号是信号名为D型触发器电路FF1(41)的输出qf1、D型触发器电路FF1(41)的D端子的取入边缘为时钟信号ckv_2的上升沿(↑ckv_2)、信号速度为f/8。图6(O)所示的信号是信号名为D型触发器电路FF2(42)的输出qf2、D型触发器电路FF2(42)的D端子的取入边缘为时钟信号ckv_3的上升沿(↑ckv_3)、信号速度为f/8。图6(P)所示的信号是信号名为D型触发器电路FF3(43)的输出qf3、D型触发器电路FF3(43)的D端子的取入边缘为时钟信号ckv_4的上升沿(↑ckv_4)、信号速度为f/8。图6(Q)所示的信号是信号名为D型触发器电路FF4(44)的输出qf4、D型触发器电路FF4(44)的D端子的取入边缘为时钟信号ckv_1的上升沿(↑ckv_1)、信号速度为f/8。
图6(R)所示的信号的信号名为逻辑与电路66的基准信号(ref_1)，表示逻辑与电路66的输出的逻辑式为(qf1 xor qf2)*ckv_3、信号速度比f/4慢。图6(S)所示的信号的信号名为逻辑与电路66的基准信号(ref_2)，表示逻辑与电路66的输出的逻辑式为(qf2 xorqf3)*ckv_4、信号速度比f/4慢。图6(T)所示的信号的信号名为逻辑与电路67的基准信号(ref_3)，表示逻辑与电路67的输出的逻辑式为(qf3 xor qf4)*ckv_1、信号速度比f/4慢。图6(U)所示的信号的信号名为逻辑与电路68的基准信号(ref_4)，表示逻辑与电路68的输出的逻辑式为(qf4 xor qf1)*ckv_2、信号速度比f/4慢。如上所述，通过向m个D型触发器电路FFi输入频率为f/m(Hz)、相位每每错开2π/m的不同的m个时钟信号ckv_i，可将基准信号(ref_i)的速度降低到比f/2(Hz)慢的f/m(Hz)。
如图6(A)、(B)和(F)所示，锁存器电路L1(31)通过在时钟信号ckv_1的上升沿取入输入数据信号Din(数据0)来输出到q1输出。即便输入数据信号从数据0迁移到数据1，由于时钟信号ckv_1为高，因此q1输出维持数据0。时钟信号ckv_1为低期间，输入数据信号Din的数据2原样出现在输出q1上，输入数据信号Din迁移到数据3，4时，数据3，4原样出现在输出q1上。接着，输入数据信号Din为数据4期间，时钟信号ckv_1上升时，通过取入该数据4来输出到q1输出。即便输入数据信号从数据4迁移到数据5，6，由于时钟信号ckv_1为高，因此q1输出维持数据4。下面同样，省略说明。
如图6(A)、(C)和(G)所示，锁存器电路L2(32)通过在时钟信号ckv_2为低期间，顺序将输入数据信号Din(数据0，1)输出到q2输出。通过在时钟信号ckv_2的上升沿取入输入数据信号Din(数据1)输出到q2输出。即便输入数据信号从数据1迁移到数据2，3，由于时钟信号ckv_2为高，因此q2输出维持数据1。时钟信号ckv_2为低期间，输入数据信号Din的数据3，4，5原样出现在输出q2上。接着，输入数据信号Din为数据5期间，时钟信号ckv_2上升时，通过取入该数据5来输出到q2输出。下面同样，省略说明。
如图6(A)、(D)和(H)所示，锁存器电路L3(33)通过在时钟信号ckv_3为低期间，顺序将输入数据信号Din(数据0，1，2)输出到q3输出。通过在时钟信号ckv_3的上升沿取入输入数据信号Din(数据2)输出到q3输出。即便输入数据信号从数据2迁移到数据3，4，由于时钟信号ckv_3为高，因此q3输出维持数据2。时钟信号ckv_3为低期间，输入数据信号Din的数据4，5，6原样出现在输出q3上。接着，输入数据信号Din为数据6期间，时钟信号ckv_3上升时，通过取入该数据6来输出到q3输出。下面同样，省略说明。
如图6(A)、(E)和(I)所示，锁存器电路L4(34)通过在时钟信号ckv_4为低期间，顺序将输入数据信号Din(数据1，2，3)输出到q4输出。通过在时钟信号ckv_34的上升沿取入输入数据信号Din(数据3)输出到q4输出。即便输入数据信号从数据3迁移到数据4，5，由于时钟信号ckv_4为高，因此q4输出维持数据3。时钟信号ckv_4为低期间，输入数据信号Din的数据5，6，7原样出现在输出q4上。接着，输入数据信号Din为数据7期间，时钟信号ckv_4上升时，通过取入该数据7来输出到q4输出。下面同样，省略说明。
如图6(B)、(F)、(G)和(J)所示，例如时钟信号ckv_1为高(逻辑1)并且输出q1是数据0、输出q2是数据1时，误差信号(Error1)的输出为“0 xor 1”。时钟信号ckv_1不为高(逻辑1)时，即便是输出q1和输出q2是不同的数据的情况下，误差信号(Error1)的输出为0。因此，像输出q1是数据2、输出q2是数据1时，或者输出q1是数据3、输出q2是数据1时，作为误差信号(Error1)，不输出和相位比较无关的脉冲，而是继续前进。其结果是不引起相位比较精度降低或误动作产生。即，采用输出q1和输出q2的异或逻辑(电路51)的输出与时钟信号ckv_1的逻辑与(电路61)，作为误差信号(Error1)，仅输出与相位比较有关的脉冲“0 xor 1”、“4 xor 5”。
如图6(J)所示，误差信号(Error1)的脉冲宽度在时钟信号ckv_1的上升边缘相对输入数据信号Din的周期T位于中央时为(m/2-0.5)×T的长度的脉冲。在时钟信号ckv_1的上升边缘比输入数据信号Din的中央靠前Δt放置时，输出仅少Δt的脉冲宽度的误差信号(Error1)。另一方面，在时钟信号ckv_1的上升边缘比输入数据信号Din的中央靠后Δt放置时，输出仅多Δt的脉冲宽度的误差信号(Error1)。m＝4、Δt＝0.5×T时，如图6(J)所示，相对±0.5×T，误差信号(Error1)的脉冲宽度为1.5×T±0.5×T。以下说明的其他误差信号(Errori)也同样。
如图6(C)、(G)、(H)和(K)所示，例如时钟信号ckv_2为高(逻辑1)并且输出q2是数据1、输出q3是数据2时，误差信号(Error2)的输出为“1 xor 2”。时钟信号ckv_2不为高(逻辑1)时，即便是输出q2和输出q3是不同的数据的情况下，误差信号(Error2)的输出为0。即与上述同样，通过采用输出q2和输出q3的异或逻辑(电路52)的输出与时钟信号ckv_2的逻辑与(电路62)，作为误差信号(Error2)，仅输出与相位比较有关的脉冲“1 xor 2”、“5 xor 6”。
如图6(D)、(H)、(I)和(L)所示，例如时钟信号ckv_3为高(逻辑1)并且输出q3是数据2、输出q4是数据3时，误差信号(Error3)的输出为“2 xor 3”。时钟信号ckv_3不为高(逻辑1)时，即便是输出q3和输出q4是不同的数据的情况下，误差信号(Error3)的输出为0。即与上述同样，通过采用输出q3和输出q4的异或逻辑(电路53)的输出与时钟信号ckv_3的逻辑与(电路63)，作为误差信号(Error3)，仅输出与相位比较有关的脉冲“2 xor 3”、“6 xor 7”。
如图6(E)、(F)、(I)和(M)所示，例如时钟信号ckv_4为高(逻辑1)并且输出q4是数据3、输出q1是数据4时，误差信号(Error4)的输出为“3 xor 4”。时钟信号ckv_4不为高(逻辑1)时，即便是输出q4和输出q1是不同的数据的情况下，误差信号(Error4)的输出为0。即与上述同样，通过采用输出q4和输出q1的异或逻辑(电路54)的输出与时钟信号ckv_4的逻辑与(电路64)，作为误差信号(Error4)，仅输出与相位比较有关的脉冲“3 xor 4”、“7 xor 8”。
如图6(N)、(O)和(R)所示，例如时钟信号ckv_3为高(逻辑1)并且输出qf1为数据0、输出qf2为数据1时，基准信号(ref_1)的输出为“0 xor 1”。时钟信号ckv_3不为高(逻辑1)时，即便是输出qf1和输出qf2是不同的数据的情况下，基准信号(ref_1)的输出为0。与原来的相位比较电路中使用锁存器电路相反，本发明的相位比较电路中通过使用触发器电路，可去除与相位比较无关的脉冲。另外，通过采用输出qf1和输出qf2的异或逻辑(电路55)的输出与时钟信号ckv_3的逻辑与(电路65)，像输出qf1为数据4并且输出qf2为数据1时一样，可去除引起相位比较精度降低或误动作产生的相位比较中不需要的脉冲。其结果是可仅将与相位比较有关的脉冲“0 xor1”、“4 xor 5”等作为基准信号(ref_1)输出。如图6(R)所示，基准信号(ref_1)在有输入数据信号Din的迁移时，通过m＝4，可通常作为数据周期的2倍长的宽度(＝2.0×T，一般地为(m/2)×T)的脉冲输出。下面说明的其他基准信号也同样。
如图6(O)、(P)和(S)所示，例如时钟信号ckv_4为高(逻辑1)并且输出qf2为数据1、输出qf3为数据2时，基准信号(ref_2)的输出为“1 xor 2”。时钟信号ckv_4不为高(逻辑1)时，即便是输出qf2和输出qf3是不同的数据的情况下，基准信号(ref_2)的输出为0。即如上所述，可去除引起相位比较精度降低或误动作产生的相位比较中不需要的脉冲，可仅将与相位比较有关的脉冲“1 xor 2”、“5xor 6”等作为基准信号(ref_2)输出。
如图6(P)、(Q)和(T)所示，例如时钟信号ckv_1为高(逻辑1)并且输出qf3为数据1、输出qf4为数据3时，基准信号(ref_3)的输出为“2 xor 3”。时钟信号ckv_1不为高(逻辑1)时，即便是输出qf3和输出qf4是不同的数据的情况下，基准信号(ref_3)的输出为0。即如上所述，可去除引起相位比较精度降低或误动作产生的相位比较中不需要的脉冲，可仅将与相位比较有关的脉冲“2 xor 3”、“6xor 7”等作为基准信号(ref_3)输出。
如图6(Q)、(N)和(U)所示，例如时钟信号ckv_2为高(逻辑1)并且输出qf4为数据3、输出qf1为数据4时，基准信号(ref_4)的输出为“3 xor 4”。时钟信号ckv_2不为高(逻辑1)时，即便是输出qf4和输出qf1是不同的数据的情况下，基准信号(ref_4)的输出为0。即如上所述，可去除引起相位比较精度降低或误动作产生的相位比较中不需要的脉冲，可仅将与相位比较有关的脉冲“3 xor 4”、“7 xor 8”等作为基准信号(ref_4)输出。
如以上所述，根据本发明的相位比较电路PDm(2)，通过对m个锁存器电路Lk输入频率为f/m(Hz)、相位每每错开2π/m的不同的m个时钟信号ckv_k，可将误差信号(Error)_k(k＝1～m)的速度降低到比f(Hz)慢的2f/m(Hz)。相位比较基准信号ref_k(k＝1～m)的速度也同样降低到f/m(Hz)。即，根据本发明的相位比较电路PDm(2)，输入数据信号Din和f/m(Hz)的速度的时钟信号ckv_k(k＝1～m)的相位比较可使用最高为2f/m(Hz)的相对原来来说极低的速度的误差信号(Error)_k(k＝1～m)与f/m(Hz)的相位比较基准信号ref_k(k＝1～m)进行。
另外，根据本发明的相位比较电路PDm(2)，通过采用输出qk和输出qk+1的异或逻辑的输出与时钟信号ckv_k(k＝1～m)的逻辑与，作为误差信号(Error)_k(k＝1～m)，可仅输出与相位比较有关的脉冲。即，作为误差信号(Error)_k(k＝1～m)，不输出与相位比较无关的脉冲，而是继续前进，可不引起相位比较精度降低或误动作产生。相位比较基准信号ref_k(k＝1～m)中，通过采用输出qfk和输出qfk+1的异或逻辑的输出与时钟信号ckv_k+2(k＝1～m)的逻辑与，可去除引起相位比较精度降低或误动作产生的相位比较中不需要的脉冲。其结果是可仅将与相位比较有关的脉冲作为基准信号ref_k(k＝1～m)输出。
作为本发明的CDR电路10的充电泵电路CP_k的例子，可利用例如2001年5月出版的IEEE Journal of Solid-State circuits的Vol.36 No.5的765页的J.Savoj等人的“A 10-Gb/s CMOS Clock andData Recovery Circuit with a Half-Rate Linear Phase Detector ”中的图10所示的充电泵电路。图7是表示上述充电泵电路的框图。图7中，符号80是本发明的CDR电路10的充电泵电路CP_k的例子，81是电源电压Vdd端子、82是基准电压Vref端子、83到87是晶体管。同样，符号91是电源电压Vdd端子、92是上述的误差信号(Error)_k的输入端子、94到97是晶体管。符号98，99是充电泵电路CP_k的输出端子，表示各电位vcon+和vcon-。输出端子98和99连接环路滤波器。关于整个电路的动作，如上所述，因此省略了。
作为本发明的CDR电路10的压控振荡电路VCOm(12)的例子，可利用例如2001年7月出版的IEEE Journal of Solid-State circuits的Vol.36 No.7的1023页的M.Tiebout的“Low-Power Low-Phase-NoiseDifferentially Tuned Quadrature VCO Design in Standard CMOS”中的图11所示的压控振荡电路。图8是表示上述压控振荡电路的框图。图8中，符号100是本发明的CDR电路10的压控振荡电路VCOm(12)的例子(m＝4时)，101是电源电压Vdd端子、102到121是晶体管、122是从上述两相单相电压变换电路DSC(11)输出的电压vcont的输入端子、123到126是上述的时钟信号ckv_1到ckv_3的输出端子。关于整个电路的动作，如上所述，因此省略了。
上述各实施例中，通过来自多个充电泵电路CP_k(k＝1～m)的相位不同的充电泵电流，vcont+与vcont-之间的电位差中产生噪声时，通过在环路滤波器6与两相单相电压变换电路DSC(11)之间串联设置低通滤波器(未示出)可将噪声降低到不影响CDR电路10的电路动作的程度。
上述各实施例是对各信号使用1个信号的例示，但可容易地类推对各信号使用差动信号，改善电路的动作速度和噪声裕度。使用差动信号时，容易类推对时钟信号ckv_3使用时钟信号ckv_1的反转信号、对时钟信号ckv_4使用时钟信号ckv_2的反转信号并且在时钟信号的下降边缘对锁存器电路L3(33)和锁存器电路L4(34)以及D型触发器FF2(42)和D型触发器FF3(43)使用锁存器电路。
上述的相位比较电路20可用于收发器电路中。此时，例如可在5G(Hz)以下对10Gb/s的速度的输入数据实现相位比较动作。因此，定时设计、安装设计等变得容易，相位比较电路本身的实现中，可增大设计、制造上的自由度。
如以上说明，根据本发明的相位比较电路，通过对m个锁存器电路Li输入频率为f/m(Hz)、相位每每错开2π/m的不同的m个时钟信号ckvi，可将误差信号(Errori)的速度降低到比f(Hz)慢的2f/m(Hz)。基准信号(Refi)的速度也同样降低到f/m(Hz)。即，可提供这样一种相位比较电路：不需要可按输入数据信号Din的速度2倍的速度动作的元件，可对应使用的元件的速度特性灵活变更相位比较电路的动作速度。
根据本发明的CDR电路，通过使用频率为f/m(Hz)、相位每每错开2π/m的不同的m个时钟信号ckv_k(k＝1～m)，将输入数据信号Din与时钟信号ckv_k(k＝1～m)的相位差反馈回到压控振荡电路VCOm(12)的振荡频率，可进行把时钟信号ckv_k(k＝1～m)的相位配合输入数据信号Din的动作。本发明的CDR电路的电路动作中，可把对相位比较电路PDm(2)与充电泵电路CP_k(k＝1～m)的动作速度进行规律速度化的误差信号(Error)_k(k＝1～m)的速度和相位比较基准信号ref_k(k＝1～m)的速度缓和到1/m左右。因此，可提供不将误差信号(Error)_k(k＝1～m)和相位比较基准信号ref_k(k＝1～m)作为高速脉冲并且可进行最快速度动作的CDR电路。

Claims (6)

1.一种相位比较电路，比较输入数据信号的迁移边缘和时钟信号的迁移边缘之间的相位差，
上述输入数据信号周期为T，上述时钟信号是频率为f/m、相位每每错开2π/m的不同的m个时钟信号，其特征在于包括：
锁存器部，在上述各个时钟信号的上升边缘或下降边缘并行地闩锁上述输入数据信号；
误差信号输出部，根据来自上述锁存器部的各输出信号和上述各时钟信号表示输入数据信号的迁移边缘和各时钟信号的迁移边缘之间的相位差，输出最小脉冲宽度为(m/2-1)×T以上的m个误差信号；
输入部，在上述各个时钟信号的上升边缘或下降边缘并行地输入来自上述锁存器部的各输出信号；
基准信号输出部，根据来自上述输入部的输出信号和上述各时钟信号输出脉冲宽度为(m/2)×T的m个基准信号，
其中，f＝1/T，m＝2n，n是2以上的自然数。
2.根据权利要求1所述的相位比较电路，其特征在于：
上述锁存器部并列具有在时钟信号ckvi的上升边缘或下降边缘闩锁输入数据信号的锁存器电路Li，
上述误差信号输出部输出上述锁存器部的锁存器电路Li的输出信号qi和锁存器电路Li+1的输出信号qi+1的异或逻辑的输出与时钟信号ckvi的逻辑与，作为误差信号Errori，
上述输入部并列具有在时钟信号ckvi+1的上升边缘或下降边缘输入上述锁存器部的锁存器电路Li的输出信号qi的D型触发器FFi，
上述基准信号输出部输出上述输入部的D型触发器FFi的输出信号qfi和D型触发器FFi+1的输出信号qfi+1的异或逻辑的输出与时钟信号ckvi+2的逻辑与，作为基准信号Refi，
其中，i＝1～m；i+1＝m+1时，锁存器电路Li的输出信号qi；i+1＝m+1时，时钟信号ckvi；i+1＝m+1时，D型触发器FFi的输出信号qf1；i+2＝m+1时为时钟信号ckv1，i+2＝m+2时为时钟信号ckv2。
3.一种时钟数据恢复电路，配合输入数据信号和时钟信号之间的相位差，该输入数据信号周期为T，该时钟信号是频率为f/m、相位每每错开2π/m的不同的m个时钟信号，其特征在于该时钟数据恢复电路备有：
权利要求1或者2所述的相位比较电路；
充电泵电路组，具有m个充电泵电路，该充电泵电路以从上述相位比较电路输出的m个误差信号中的规定的1个误差信号和m个基准信号中的规定的1个基准信号作为输入，输出充电电流或放电电流；
环路滤波器，和上述充电泵电路组的m个充电泵电路的每一个连接一起，时间上平均从该充电泵电路输出的充电电流或放电电流，并输出直流电压成分；
电压变换电路，将从上述环路滤波器输出的直流电压成分变换为规定电压；
压控振荡电路，输入从上述电压变换电路输出的规定电压，生成上述m个时钟信号，
上述压控振荡电路将生成的m个时钟信号输出到上述相位比较电路，
上述相位比较电路在规定闭锁状态下输出对上述输入数据信号实施了规定的整形处理的m个数据信号和1个以上的时钟信号，
其中，f＝1/T，m＝2n，n是2以上的自然数。
4.根据权利要求3所述的时钟数据恢复电路，其特征在于还具有在上述环路滤波器和上述电压变换电路之间串联连接的低通滤波器。
5.一种收发器电路，其特征在于将权利要求1所述的相位比较电路用于和输入数据的相位比较动作。
6.一种收发器电路，其特征在于将权利要求2所述的相位比较电路用于和输入数据的相位比较动作。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890388B1 (ko) * 2007-11-02 2009-03-26 주식회사 하이닉스반도체 클록 데이터 복구 방법, 클록 데이터 복구 회로를 구비한 반도체 메모리 장치 및 그를 구비하는 시스템
KR101419892B1 (ko) * 2007-12-07 2014-07-16 삼성전자주식회사 수신기 및 이를 포함하는 통신 시스템
JP5276928B2 (ja) * 2008-08-29 2013-08-28 株式会社日立製作所 信号再生回路向け位相比較回路及び信号再生回路向け位相比較回路を備える光通信装置
US8548111B2 (en) * 2010-09-30 2013-10-01 ST-Ericsson-SA Sampler circuit
US9596074B2 (en) * 2015-05-01 2017-03-14 Tektronix, Inc. Clock recovery for data signals
KR102491137B1 (ko) * 2015-12-17 2023-01-25 에스케이하이닉스 주식회사 위상 감지 회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5022057A (en) 1988-03-11 1991-06-04 Hitachi, Ltd. Bit synchronization circuit
WO1992007425A1 (en) * 1990-10-23 1992-04-30 Seiko Epson Corporation Voltage-controlled oscillating circuit and phase-locked loop
US5301196A (en) 1992-03-16 1994-04-05 International Business Machines Corporation Half-speed clock recovery and demultiplexer circuit
US5428648A (en) * 1992-09-18 1995-06-27 Sony Corporation Digital PLL circuit having signal edge position measurement
US5799048A (en) 1996-04-17 1998-08-25 Sun Microsystems, Inc. Phase detector for clock synchronization and recovery
JP2003526984A (ja) 2000-03-07 2003-09-09 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ データクロックト回復回路
US6771728B1 (en) 2000-09-20 2004-08-03 Applied Micro Circuits Corporation Half-rate phase detector with reduced timing requirements

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