JP6912702B2 - Ｃｄｒ回路及び受信回路 - Google Patents

Description

本発明は、ＣＤＲ（Clock Data Recovery）回路及び受信回路に関する。

サーバなどの情報処理装置やＬＳＩ（Large Scale Integrated circuit）装置の性能向上に伴い、これらの装置間または装置内で送受信されるデータ信号のデータレートが高速化されてきている。しかし、最近では装置内の回路や素子の動作速度の向上が厳しくなってきているため、動作速度を上げずにデータレートを向上させる技術として、ＰＡＭ４（Pulse Amplitude Modulation 4）などの多値伝送技術を採用することが提案されている。ＰＡＭ４では、ＮＲＺ（Non Return to Zero）と同じ情報量を伝送する場合、データ信号の変化速度（baud rate）を１／２にできる。

ところで、情報処理装置やＬＳＩ装置などに用いられる受信回路では、伝送されてきたデータ信号から値（データ）とクロック信号を再生するＣＤＲが行われる。ＣＤＲでは、値を適切なタイミングで判定するために、データ信号をサンプリングするためのサンプリングクロック信号とデータ信号との位相差を検出するための位相検出回路が用いられる。

位相検出回路として、１ｘサンプリングで位相差を検出するＭＭ（Mueller-Muller）型の位相検出回路や、２ｘサンプリングで位相差を検出するＢＢ（Bang-Bang）型の位相検出回路がある。なお、１ｘサンプリングとはデータ信号の１シンボル（１ＵＩ（Unit Interval）とも呼ばれる）に対して１回サンプリングすることである。２ｘサンプリングとはデータ信号の１シンボルに対して２回サンプリングすることである。ＮＲＺのデータ信号では、１シンボル当たり１ビットの値をもち、ＰＡＭ４のデータ信号では、１シンボル当たり２ビットの値をもつ。

特開平３−１６３３７号公報

K. H. Mueller and M. S. Muller, "Timing Recovery in Digital Synchronous Data Receivers," IEEE Transactions on Communications, vol. COM-24, pp. 515-531, May 1976

ところで、多値信号を受信する受信回路では、判定するための値が多く、様々なパターンのデータ遷移が存在するため、ＮＲＺのデータ信号を受信する受信回路よりも、値を判定するための閾値や位相差を検出するための閾値の数が多くなる。そのため、それらの閾値と多値信号とを比較する比較回路の数も、ＮＲＺのデータ信号を受信する受信回路よりも多くなる。比較回路の数が多くなると、各比較回路を駆動するクロック信号が伝搬するパスのクロックバッファの増加や、各比較回路に供給されるデータ信号を増幅するアンプの増加などによって消費電力が増大する。

位相差を検出するための閾値の数を減らして、特定のデータ遷移を検出した場合に位相差を検出することで比較回路の数を減らすことができる。しかし、その場合、位相差を検出する確率（位相差検出が生じる確率）である検出率が下がり、多値信号に対する受信回路の追従性能が劣化するため、比較回路の数を減らすことが難しく、消費電力が大きくなってしまう問題があった。

１つの側面では、本発明は、消費電力を削減できるＣＤＲ回路及び受信回路を提供することを目的とする。

１つの実施態様では、データ判定回路と、第１の比較回路と、位相検出回路と、位相調整回路とを有するＣＤＲ回路が提供される。データ判定回路は、３つ以上の第１の閾値で区切られた複数の電位レベルのそれぞれに２ビット以上の値が対応付けられたデータ信号を受ける。そしてデータ判定回路は、３つ以上の第１の閾値とデータ信号とを、クロック信号に同期したタイミングで比較した第１の比較結果に基づいてデータ信号の値を判定し、判定結果を出力する。第１の比較回路は、上記タイミングでデータ信号と、第２の閾値とを比較した第２の比較結果を出力する。位相検出回路は、データ信号の複数のシンボルのうち、連続する第１のシンボル、第２のシンボル及び第３のシンボルのそれぞれについての、データ判定回路の判定結果に基づいて、第２のシンボルの値よりも、第１のシンボルの値が小さく、第３のシンボルの値が大きい、または第２のシンボルの値よりも、第１のシンボルの値が大きく、第３のシンボルの値が小さくなるデータパターンを検出する。そして位相検出回路は、そのデータパターンを検出したときに、第２のシンボルにおける第２の比較結果に基づいて、クロック信号の位相を進めるか遅らせるかを示す位相差信号を出力する。位相調整回路は、位相差信号に基づいて、クロック信号の位相を調整する。

また、１つの実施態様では、受信回路が提供される。

１つの側面では、本発明は、消費電力を削減できる。

第１の実施の形態のＣＤＲ回路の一例を示す図である。 クロック信号の位相を進ませる場合の位相差検出例を示す図である。 ＭＭ型の位相検出回路による位相差検出の検出率を説明する図である。 第２の実施の形態のＣＤＲ回路及び受信回路の一例を示す図である。 位相検出回路の一例を示す図である。 スロープ検出回路の入出力を表す真理値表の一例を示す図である。 信号ＤＮが出力される場合の位相差検出例を示す図である。 信号ＵＰが出力される場合の位相差検出例を示す図である。 信号ＤＮが出力される場合の別のデータパターン検出時の位相差検出例を示す図である。 信号ＵＰが出力される場合の別のデータパターン検出時の位相差検出例を示す図である。 第２の実施の形態のＣＤＲ回路による位相差検出の検出率を説明する図である。 位相検出回路の他の例を示す図である。 ＭＭ型位相検出回路による位相差検出を説明する図である。 第３の実施の形態の受信回路及びＣＤＲ回路の一例を示す図である。 ＰＡＭ８のデータ信号のデータ判定及び位相差検出を説明する図である。 ＭＭ型の位相検出回路による位相差検出の検出率を説明する図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のＣＤＲ回路の一例を示す図である。

第１の実施の形態のＣＤＲ回路１０は、データ判定回路１１、比較回路１２、位相検出回路１３、フィルタ１４、位相調整回路１５を有する。
データ判定回路１１は、３つ以上の閾値で区切られた複数の電位レベルのそれぞれに２ビット以上の値が対応付けられたデータ信号Ｄｉを受ける。そして、データ判定回路１１は、それらの閾値とデータ信号Ｄｉとを、クロック信号ＣＬＫに同期したタイミングで比較した比較結果に基づいて、データ信号Ｄｉの値を判定し、その判定結果Ｄを出力する。

図１では、３つの閾値ＶＨ，ＶＭ，ＶＬを用いて、１シンボル（１ＵＩ）当たり２ビットの値をもつデータ信号Ｄｉ（ＰＡＭ４のデータ信号Ｄｉ）の値を判定するデータ判定回路１１の例が示されている。データ判定回路１１は、閾値ＶＨ，ＶＭ，ＶＬで区切られた４つの電位レベルのそれぞれに２ビット値が対応付けられたＰＡＭ４のデータ信号Ｄｉを受け、その２ビット値の判定結果Ｄを出力する。

データ信号Ｄｉの４つの電位レベルを小さい順にＬ０，Ｌ１，Ｌ２，Ｌ３とすると、たとえば、Ｌ０には“００”、Ｌ１には“０１”、Ｌ２には“１０”、Ｌ３には“１１”が対応付けられている。また、Ｌ０とＬ１とを区切る境界の閾値が閾値ＶＬ、Ｌ１とＬ２とを区切る境界の閾値が閾値ＶＭ、Ｌ２とＬ３とを区切る境界の閾値が閾値ＶＨである。閾値ＶＭと閾値ＶＨとの差分（電圧差）と、閾値ＶＭと閾値ＶＬとの差分は等しい。

なお、以下では、上記のような２ビット値を１０進数で、小さい順に０、１、２、３と呼ぶ場合もある。
ところで、Ｌ０〜Ｌ３のそれぞれに割り当てられる２ビット値の並びが、グレイコードになっていてもよい。グレイコードは隣り合うコード間で信号距離が１である特性をもつ。たとえば、Ｌ０〜Ｌ３のそれぞれに割り当てられる２ビット値の並びが、グレイコードになるように、Ｌ０には“００”、Ｌ１には“０１”、Ｌ２には“１１”、Ｌ３には“１０”が対応付けられる。グレイコードを用いることで、信号伝送時にノイズが印加されたなどの理由で、信号の電位が変化し、受信側で隣り合うコードへのリード誤りが生じた場合に、２ビットエラーとして認識されることを防止できる。

３つの閾値ＶＬ，ＶＭ，ＶＨのうち中心の閾値ＶＭは、データ信号Ｄｉの振幅の変化の中心であり、たとえば、０Ｖである。また、データ信号Ｄｉの電圧が−１から＋１まで変化するとした場合、閾値ＶＨは、＋２／３、閾値ＶＬは、−２／３などとする。

データ判定回路１１は、比較回路１１ａ，１１ｂ，１１ｃ、判定結果出力回路１１ｄを有する。
比較回路１１ａは、データ信号Ｄｉと、閾値ＶＨとの比較結果を出力する。たとえば、比較回路１１ａは、データ信号Ｄｉが閾値ＶＨより大きいとき、１（または論理レベルがＨ（High）レベルの信号）を出力し、データ信号Ｄｉが閾値ＶＨより小さいとき、０（または論理レベルがＬ（Low）レベルの信号）を出力する。

比較回路１１ｂは、データ信号Ｄｉと、閾値ＶＭとの比較結果を出力する。たとえば、比較回路１１ｂは、データ信号Ｄｉが閾値ＶＭより大きいとき、１（または論理レベルがＨレベルの信号）を出力し、データ信号Ｄｉが閾値ＶＭより小さいとき、０（または論理レベルがＬレベルの信号）を出力する。

比較回路１１ｃは、データ信号Ｄｉと、閾値ＶＬとの比較結果を出力する。たとえば、比較回路１１ｃは、データ信号Ｄｉが閾値ＶＬより大きいとき、１（または論理レベルがＨレベルの信号）を出力し、データ信号Ｄｉが閾値ＶＬより小さいとき、０（または論理レベルがＬレベルの信号）を出力する。

判定結果出力回路１１ｄは、比較回路１１ａ〜１１ｃが出力する比較結果に基づいて、データ信号Ｄｉの各シンボルの２ビット値を判定結果Ｄとして出力する。たとえば、比較回路１１ａ〜１１ｃが出力する比較結果が全て“１”である場合、判定結果出力回路１１ｄは、“１１”を出力する。比較回路１１ａが出力する比較結果が“０”で、比較回路１１ｂ，１１ｃが出力する比較結果が“１”である場合、判定結果出力回路１１ｄは、“１０”を出力する。比較回路１１ａ，１１ｂが出力する比較結果が“０”で、比較回路１１ｃが出力する比較結果が“１”である場合、判定結果出力回路１１ｄは、“０１”を出力する。比較回路１１ａ〜１１ｃが出力する比較結果が全て“０”である場合、判定結果出力回路１１ｄは、“００”を出力する。

比較回路１２は、クロック信号ＣＬＫに同期したタイミングで、データ信号Ｄｉと、閾値ＰＬとを比較した比較結果を出力する。閾値ＰＬは、位相差検出用の閾値であり、たとえば、閾値ＶＭと閾値ＶＬの中間の大きさの値（電圧値）に設定される。たとえば、比較回路１２は、データ信号Ｄｉが閾値ＰＬより大きいとき、１（または論理レベルがＨレベルの信号）を出力し、データ信号Ｄｉが閾値ＰＬより小さいとき、０（または論理レベルがＬレベルの信号）を出力する。なお、比較回路１２は、閾値ＰＬを用いる代わりに、閾値ＶＭと閾値ＶＨの中間の大きさの値である閾値（以下閾値ＰＨという）を用いてもよい。

また、比較回路を２つ設けて、一方がデータ信号Ｄｉと閾値ＰＬとの比較結果を出力し、他方がデータ信号Ｄｉと閾値ＰＨとの比較結果を出力するようにしてもよい。
位相検出回路１３は、連続する第１のシンボル、第２のシンボル及び第３のシンボルのそれぞれについてのデータ判定回路１１の判定結果に基づいて、連続する３シンボルの値がスロープ状に遷移するデータパターンを検出する。

スロープ状に遷移するデータパターンとは、第２のシンボルの値よりも、第１のシンボルの値が小さく、第３のシンボルの値が大きい、または第２のシンボルの値よりも、第１のシンボルの値が大きく、第３のシンボルの値が小さくなるデータパターンである。たとえば、図１に示すように比較回路１２で閾値ＰＬが用いられる場合、位相検出回路１３は、連続する３シンボルの値が、０，１，２と、０，１，３と、２，１，０と、３，１，０となる４つのデータパターンを検出する。比較回路１２で閾値ＰＨが用いられる場合には、位相検出回路１３は、連続する３シンボルの値が、０，２，３と、１，２，３と、３，２，０と、３，２，１となる４つのデータパターンを検出する。

位相検出回路１３は、上記のような連続する３シンボルの値がスロープ状に遷移するデータパターンを検出したときに、３つのシンボルのうち、時間的に真中である第２のシンボルにおける比較回路１２の比較結果に基づいて、位相差信号ＵＰ／ＤＮを出力する。位相差信号ＵＰ／ＤＮは、クロック信号ＣＬＫの位相を進めるか遅らせるかを示す信号である。精度よくデータ信号Ｄｉの値を判定するために、判定タイミングとなるクロック信号ＣＬＫの立ち上がりまたは立ち下がりエッジの位相は、データ信号Ｄｉによるアイパターンのアイの中央の位相と一致することが望ましい。位相検出回路１３は、このデータ信号Ｄｉによるアイパターンのアイの中央の位相に対する、クロック信号ＣＬＫの立ち上がりまたは立ち下がりエッジの位相のずれ（位相差）を比較回路１２の比較結果に基づいて判定する。そして位相検出回路１３は、その位相差を補正するために位相差信号ＵＰ／ＤＮを出力する。

フィルタ１４は、位相差信号ＵＰ／ＤＮをフィルタリングして、調整信号を生成する。なお、フィルタ１４はデジタルフィルタに限定されず、位相差信号ＵＰ／ＤＮに応じて電流値を調整するチャージポンプなどを有し、調整した電流値を電圧値に変換してその電圧値を調整信号として出力するような回路であってもよい。

位相調整回路１５は、フィルタ１４が出力する調整信号に基づいて、位相が調整されたクロック信号ＣＬＫを出力する。位相調整回路１５は、たとえば、ＶＣＯ（Voltage-controlled oscillator）と位相補間回路（フェイズインターポレータ）を用いて実現される。

以下、第１の実施の形態のＣＤＲ回路１０による位相差検出の例を説明する。
図１には、連続する３つのシンボルｍ−１，ｍ，ｍ＋１での、ＰＡＭ４のデータ信号Ｄｉの全遷移がアイパターン１６で表されている。縦軸は電圧を表し、横軸は時間を表す。波形１６ａで表されるデータ信号Ｄｉは、シンボルｍ−１，ｍ，ｍ＋１の値が０，１，２となり、スロープ状に遷移している。図１のＤ［ｍ−１］，Ｄ［ｍ］，Ｄ［ｍ＋１］は、シンボルｍ−１，ｍ，ｍ＋１での判定タイミング（クロック信号ＣＬＫの立ち上がりのタイミングｔ１，ｔ２，ｔ３）における、値の判定結果を示している。また、ＰＬ［ｍ］は、シンボルｍでの判定タイミング（タイミングｔ２）における、比較回路１２による比較結果を示している。

位相検出回路１３は、波形１６ａのようなデータパターンを検出すると、３つのシンボルｍ−１，ｍ，ｍ＋１のうち、時間的に真中であるシンボルｍにおける比較回路１２の比較結果に基づいて、位相差信号ＵＰ／ＤＮを出力する。

図１の例では、タイミングｔ２におけるデータ信号Ｄｉは、閾値ＰＬよりも小さい。これは、クロック信号ＣＬＫの位相が、データ信号Ｄｉのアイパターンのアイの中央の位相に対して進んでいることを意味する。このとき、比較回路１２はＰＬ［ｍ］として０を出力し、位相検出回路１３は、位相差信号ＵＰ／ＤＮとしてクロック信号ＣＬＫの位相を遅らせることを示す信号ＤＮを出力する。フィルタ１４は、信号ＤＮに基づく調整信号を出力し、位相調整回路１５は、クロック信号ＣＬＫの位相を遅らせる。

図２は、クロック信号の位相を進ませる場合の位相差検出例を示す図である。縦軸は電圧を表し、横軸は時間を表す。
図２でも、連続する３つのシンボルｍ−１，ｍ，ｍ＋１での、ＰＡＭ４のデータ信号Ｄｉの全遷移がアイパターン１６で表されている。また、波形１６ｂで表されるデータ信号Ｄｉは、タイミングｔ４，ｔ５，ｔ６で判定されるシンボルｍ−１，ｍ，ｍ＋１の値が０，１，２となり、スロープ状に遷移している。

図２の例では、シンボルｍの判定タイミング（タイミングｔ５）でのデータ信号Ｄｉの波形１６ｂは、閾値ＰＬよりも大きい。これは、クロック信号ＣＬＫの位相が、データ信号Ｄｉのアイパターンのアイの中央の位相に対して遅れていることを意味する。このとき、比較回路１２はＰＬ［ｍ］として１を出力し、位相検出回路１３は、位相差信号ＵＰ／ＤＮとしてクロック信号ＣＬＫの位相を進めることを示す信号ＵＰを出力する。フィルタ１４は、信号ＵＰに基づく調整信号を出力し、位相調整回路１５は、クロック信号ＣＬＫの位相を進める。

なお、信号ＤＮ，ＵＰは２ビット信号で表せる。たとえば、信号ＤＮは、“０１”、信号ＵＰは、“１１”などである。
上記のようなＣＤＲ回路１０では、３シンボル連続の値が前述の４つのデータパターンとなる場合に、比較回路１２が出力する比較結果に基づいて位相差信号ＵＰ／ＤＮが出力される。言い換えると、前述の４つのデータパターンが検出された場合に、位相差検出が行われる。位相差を検出する確率である検出率は、以下のように求められる。

３シンボル連続の値が取り得るデータパターンは、６４パターンある。ＣＤＲ回路１０では、シンボルごとに、そのうちの４つのデータパターンが検出された場合に位相差検出が行われるため、検出率は、３×４／６４＝１２／６４＝３／１６となる。

これに対して、ＭＭ型の位相検出回路が用いられる場合の検出率は、以下のようになる。
ＭＭ型の位相検出回路では、連続する２つのシンボルにおけるデータ信号Ｄｉと、複数の閾値とを比較した比較結果に基づいて、位相差検出が行われる。ＰＡＭ４のデータ信号Ｄｉが用いられる場合、位相差を検出するための閾値の数を減らして、特定のデータ遷移を検出した場合に位相差を検出することで比較回路の数を減らすことができる。

図３は、ＭＭ型の位相検出回路による位相差検出の検出率を説明する図である。縦軸は電圧を表し、横軸は時間を表す。
図３では、連続する２つのシンボルｍ−１，ｍでの、ＰＡＭ４のデータ信号Ｄｉの全遷移がアイパターン１７で表されている。また、直線１７ａ，１７ｂは、シンボルｍ−１，ｍの値が１，２または２，１の２通りで変化するデータパターンを表している。

ＭＭ型の位相検出回路は、シンボルｍ−１とシンボルｍのデータの各判定タイミング（タイミングｔ４，ｔ５）で、データ信号Ｄｉと閾値ＶＬ，ＶＭ，ＶＨ，ＰＬ，ＰＨとを比較し、その比較結果に基づいて、位相差信号ＵＰ／ＤＮを出力する。なお、ＭＭ型の位相検出回路による位相差検出例は後述する。

このようなＭＭ型の位相検出回路では、各閾値とデータ信号Ｄｉを比較する比較回路の数は、５個（ＭＭ型の位相検出回路がハーフレート動作を行う場合には１０個）となる。また、２シンボル連続の値が取り得るデータパターンは、１６パターンあり、ＭＭ型の位相検出回路では、２シンボルごとに、そのうちの上記の２つのデータパターンが検出された場合に位相差検出が行われるため、検出率は、２／１６となる。

図示を省略するが、ＢＢ型の位相検出回路でも同様の比較回路数と検出率の関係になる。
第１の実施の形態のＣＤＲ回路１０は、比較回路の数が図１に示すように４個（ハーフレート動作が行われる場合には８個）であり、ＭＭ型やＢＢ型の位相検出回路に比べて少ないにも関わらず、検出率が３／１６と、ＭＭ型やＢＢ型の位相検出回路よりも高い。

つまり、第１の実施の形態のＣＤＲ回路１０では、従来のＭＭ型やＢＢ型の位相検出回路よりも位相差検出のための比較回路の数を減らしても検出率の低下を抑えられる。このため比較回路数を少なくでき、消費電力を削減できる。

（第２の実施の形態）
図４は、第２の実施の形態のＣＤＲ回路及び受信回路の一例を示す図である。
第２の実施の形態の受信回路２０は、等化回路２１、ＣＤＲ回路２２を有する。

等化回路２１は、閾値ＶＨ，ＶＭ，ＶＬで区切られた４つの電位レベルのそれぞれに２ビット値が対応付けられたＰＡＭ４のデータ信号Ｄｒを受信し、データ信号Ｄｒに対して等化処理を行い、データ信号Ｄｉを出力する。等化回路２１として、たとえば、ＣＴＬＥ（Continuous-Time Linear Equalizer）を用いることができる。

ＣＤＲ回路２２は、比較回路２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ、デコーダ２２ｆ、デマルチプレクサ（図４ではＤＭＸと表記されている）２２ｇ、位相検出回路２２ｈ、フィルタ２２ｉ、位相調整回路２２ｊを有する。

比較回路２２ａ〜２２ｃとデコーダ２２ｆとにより、図１のデータ判定回路１１と同様の機能が実現される。
比較回路２２ａは、クロック信号ＣＬＫに同期したタイミングでデータ信号Ｄｉと、閾値ＶＨとの比較結果を出力する。比較回路２２ａは、データ信号Ｄｉが閾値ＶＨより大きいとき、１を出力し、データ信号Ｄｉが閾値ＶＨより小さいとき、０を出力する。

比較回路２２ｂは、クロック信号ＣＬＫに同期したタイミングでデータ信号Ｄｉと、閾値ＶＭとの比較結果を出力する。比較回路２２ｂは、データ信号Ｄｉが閾値ＶＭより大きいとき、１を出力し、データ信号Ｄｉが閾値ＶＭより小さいとき、０を出力する。

比較回路２２ｃは、クロック信号ＣＬＫに同期したタイミングでデータ信号Ｄｉと、閾値ＶＬとの比較結果を出力する。比較回路２２ｃは、データ信号Ｄｉが閾値ＶＬより大きいとき、１を出力し、データ信号Ｄｉが閾値ＶＬより小さいとき、０を出力する。

デコーダ２２ｆは、比較回路２２ａ〜２２ｃが出力する比較結果に基づいて、データ信号Ｄｉの各シンボルの２ビット値を判定結果Ｄとして出力する。比較回路２２ａ〜２２ｃが出力する比較結果が全て“１”である場合、デコーダ２２ｆは、“１１”（１０進数では３）を出力する。比較回路２２ａが出力する比較結果が“０”で、比較回路２２ｂ，２２ｃが出力する比較結果が“１”である場合、デコーダ２２ｆは、“１０”（１０進数では２）を出力する。比較回路２２ａ，２２ｂが出力する比較結果が“０”で、比較回路２２ｃが出力する比較結果が“１”である場合、デコーダ２２ｆは、“０１”（１０進数では１）を出力する。比較回路２２ａ〜２２ｃが出力する比較結果が全て“０”である場合、デコーダ２２ｆは、“００”（１０進数では０）を出力する。

比較回路２２ｄは、クロック信号ＣＬＫに同期したタイミングで、データ信号Ｄｉと、閾値ＰＬとを比較した比較結果を出力する。比較回路２２ｄは、データ信号Ｄｉが閾値ＰＬより大きいとき、１を出力し、データ信号Ｄｉが閾値ＰＬより小さいとき、０を出力する。

比較回路２２ｅは、クロック信号ＣＬＫに同期したタイミングで、データ信号Ｄｉと、閾値ＰＨとを比較した比較結果を出力する。比較回路２２ｅは、データ信号Ｄｉが閾値ＰＨより大きいとき、１を出力し、データ信号Ｄｉが閾値ＰＨより小さいとき、０を出力する。

なお、ＣＤＲ回路２２がハーフレート動作を行う場合、比較回路２２ａ〜２２ｅはそれぞれ２つ設けられる。
デマルチプレクサ２２ｇは、判定結果Ｄと、比較回路２２ｄ，２２ｅが出力する比較結果とをそれぞれ、ｎ（ｎ≧４）シンボル分のビット数に逆多重化する。ｎシンボル分のビット数は、たとえば、デジタル回路で実現される位相検出回路２２ｈの処理能力（動作クロック信号ＣＬＫｃの周波数によって決まる）に応じて設定される。

位相検出回路２２ｈは、デマルチプレクサ２２ｇが出力するｎシンボル分の出力データ信号Ｄｏを受ける。そして、位相検出回路２２ｈは、出力データ信号Ｄｏに基づいて、連続する３シンボルの値がスロープ状に遷移するデータパターンを検出する。位相検出回路２２ｈは、連続する３シンボルの値が、０，１，２と、０，１，３と、０，２，３と、１，２，３と、２，１，０と、３，１，０と、３，２，０と、３，２，１となる８つのデータパターンを検出する。

位相検出回路２２ｈは、上記のような連続する３シンボルの値がスロープ状に遷移するデータパターンを検出したときに、３つのシンボルのうち、時間的に真中のシンボルにおける比較回路２２ｄ，２２ｅの比較結果に基づいて、位相差検出を行う。位相検出回路２２ｈは、位相差検出の結果として位相差信号ＵＰ／ＤＮを出力する。

フィルタ２２ｉは、位相差信号ＵＰ／ＤＮをフィルタリングして、調整信号を生成する。なお、フィルタ２２ｉはデジタルフィルタに限定されず、位相差信号ＵＰ／ＤＮに応じて電流値を調整するチャージポンプなどを有し、調整した電流値を電圧値に変換してその電圧値を調整信号として出力するような回路であってもよい。

位相調整回路２２ｊは、フィルタ２２ｉが出力する調整信号に基づいて、位相が調整されたクロック信号ＣＬＫを出力する。位相調整回路２２ｊは、たとえば、ＶＣＯと位相補間回路を用いて実現される。

（位相検出回路２２ｈの例及び位相差検出動作の例）
図５は、位相検出回路の一例を示す図である。
位相検出回路２２ｈは、スロープ検出回路２２ｈａ１，２２ｈａ２，２２ｈａ３，…，２２ｈａｎ、フリップフロップ（図５ではＦＦと表記されている）２２ｈｂ１，２２ｈｂ２，２２ｈｂ３、加算回路２２ｈｃ、量子化回路２２ｈｄを有する。

スロープ検出回路２２ｈａ１〜２２ｈａｎのそれぞれは、デマルチプレクサ２２ｇが出力するｎ（ｎ≧４）シンボル分のビット数の出力データ信号Ｄｏのうち、連続する３シンボルの値（６ビットの値）による組を受ける。また、スロープ検出回路２２ｈａ１〜２２ｈａｎのそれぞれは、デマルチプレクサ２２ｇが出力するｎシンボル分のビット数の比較回路２２ｄ，２２ｅの比較結果のうち、上記３シンボルの真中のシンボルにおける比較回路２２ｄ，２２ｅの比較結果を受ける。そして、スロープ検出回路２２ｈａ１〜２２ｈａｎのそれぞれは、連続する３シンボルの値と、各比較結果に基づいて、連続する３シンボルの値がスロープ状に遷移する上記８つのデータパターンの検出及び位相差検出を行う。

たとえば、スロープ検出回路２２ｈａ１は、連続する３シンボルの値Ｄｏ［１：−１］と、その３シンボルの真中のシンボルにおける比較回路２２ｄ，２２ｅの比較結果ＰＬ［０］，ＰＨ［０］を受ける。

なお、値Ｄｏ［１：−１］のうち、時間的に前の２つのシンボルの値Ｄｏ［０：−１］は、前のサイクルにおける出力データ信号Ｄｏ［ｎ：１］のうち、ＭＳＢ（Most Significant Bit）側の２つのシンボルの値Ｄｏ［ｎ：ｎ−１］である。また、比較結果ＰＬ［０］は、前のサイクルにおける比較回路２２ｄの比較結果ＰＬ［ｎ：１］のうち、ＭＳＢのシンボルにおける比較結果ＰＬ［ｎ］である。また、比較結果ＰＨ［０］は、前のサイクルにおける比較回路２２ｅの比較結果ＰＨ［ｎ：１］のうち、ＭＳＢのシンボルにおける比較結果ＰＨ［ｎ］である。

そして、スロープ検出回路２２ｈａ１は、値Ｄｏ［１：−１］と、比較結果ＰＬ［０］，ＰＨ［０］とに基づいて、上記８つのデータパターンの検出及び位相差検出を行う。スロープ検出回路２２ｈａ１は、位相差検出結果として、信号ＵＰＤＮ［１：０］を出力する。

スロープ検出回路２２ｈａ２は、連続する３シンボルの値Ｄｏ［２：０］と、その３シンボルの真中のシンボルにおける比較回路２２ｄ，２２ｅの比較結果ＰＬ［１］，ＰＨ［１］を受ける。そして、スロープ検出回路２２ｈａ２は、値Ｄｏ［２：０］と、比較結果ＰＬ［１］，ＰＨ［１］とに基づいて、上記８つのデータパターンの検出及び位相差検出を行う。スロープ検出回路２２ｈａ２は、位相差検出結果として、信号ＵＰＤＮ［３：２］を出力する。

スロープ検出回路２２ｈａ３は、連続する３シンボルの値Ｄｏ［３：１］と、その３シンボルの真中のシンボルにおける比較回路２２ｄ，２２ｅの比較結果ＰＬ［２］，ＰＨ［２］を受ける。そして、スロープ検出回路２２ｈａ３は、値Ｄｏ［３：１］と、比較結果ＰＬ［２］，ＰＨ［２］とに基づいて、上記８つのデータパターンの検出及び位相差検出を行う。スロープ検出回路２２ｈａ３は、位相差検出結果として、信号ＵＰＤＮ［５：４］を出力する。

スロープ検出回路２２ｈａｎは、連続する３シンボルの値Ｄｏ［ｎ：ｎ−２］と、その３シンボルの真中のシンボルにおける比較回路２２ｄ，２２ｅの比較結果ＰＬ［ｎ−１］，ＰＨ［ｎ−１］を受ける。そして、スロープ検出回路２２ｈａｎは、値Ｄｏ［ｎ：ｎ−２］と、比較結果ＰＬ［ｎ−１］，ＰＨ［ｎ−１］とに基づいて、上記８つのデータパターンの検出及び位相差検出を行う。スロープ検出回路２２ｈａｎは、位相差検出結果として、信号ＵＰＤＮ［２ｎ−１：２ｎ−２］を出力する。

スロープ検出回路２２ｈａ１〜２２ｈａｎのそれぞれは、たとえば、以下のような真理値表を実現するデジタル回路である。
図６は、スロープ検出回路の入出力を表す真理値表の一例を示す図である。

図６では、スロープ検出回路２２ｈａ２の入出力が示されているが、他のスロープ検出回路２２ｈａ１，２２ｈａ３〜２２ｈａｎについても同様である。
入力として、連続する３シンボルの値Ｄｏ［２：０］が、１シンボルずつ、値Ｄｏ［０］，Ｄｏ［１］，Ｄｏ［２］として示されている。スロープ検出回路２２ｈａ２は、値Ｄｏ［０］，Ｄｏ［１］，Ｄｏ［２］が、図６に示すような８つのデータパターンの何れかとなることを検出すると、比較結果ＰＬ［１］，ＰＨ［１］に基づいて、信号ＵＰＤＮ［３：２］を出力する。信号ＵＰＤＮ［３：２］は、信号ＤＮ，ＵＰ，ＳＴＡＹの３種類がある。以下では、信号ＤＮを−１、信号ＵＰを＋１、信号ＳＴＡＹを０であるとする。信号ＵＰＤＮ［３：２］は２ビットで表すことができ、たとえば、−１は０１、＋１は１１、０は００に対応付けることができる。

図７は、信号ＤＮが出力される場合の位相差検出例を示す図である。縦軸は電圧を表し、横軸は時間を表す。
図７には、連続する３シンボルでの、ＰＡＭ４のデータ信号Ｄｉの全遷移がアイパターン２３で表されている。また、波形２３ａで表されるデータ信号Ｄｉは、３シンボルの値Ｄｏ［０］，Ｄｏ［１］，Ｄｏ［２］が０，１，２となり、スロープ状に遷移している。

クロック信号ＣＬＫのタイミングｔ１０，ｔ１１，ｔ１２にて、比較回路２２ａ〜２２ｃと、デコーダ２２ｆにより値Ｄｏ［０］，Ｄｏ［１］，Ｄｏ［２］が判定される。また、タイミングｔ１０，ｔ１１，ｔ１２にて、比較回路２２ｄ，２２ｅにより、比較結果ＰＬ［０］，ＰＬ［１］，ＰＬ［２］，ＰＨ［０］，ＰＨ［１］，ＰＨ［２］が出力される。

値Ｄｏ［０］が０、値Ｄｏ［１］が１、値Ｄｏ［２］が２と判定された場合、スロープ検出回路２２ｈａ２では、図６に示した真理値表で示された８つのデータパターンのうち１つが検出され、比較結果ＰＬ［１］，ＰＨ［１］に基づいて位相差検出が行われる。

図７の例では、比較結果ＰＬ［１］，ＰＨ［１］が０になる。この場合、スロープ検出回路２２ｈａ２は、信号ＵＰＤＮ［３：２］として、図６の真理値表で表されているように、クロック信号ＣＬＫの位相を遅らせることを示す信号ＤＮを出力する。

図８は、信号ＵＰが出力される場合の位相差検出例を示す図である。縦軸は電圧を表し、横軸は時間を表す。
図７と同様に図８の波形２３ｂで表されるデータ信号Ｄｉも、３シンボルの値Ｄｏ［０］，Ｄｏ［１］，Ｄｏ［２］が０，１，２となり、スロープ状に遷移している。

クロック信号ＣＬＫのタイミングｔ１３，ｔ１４，ｔ１５にて、比較回路２２ａ〜２２ｃと、デコーダ２２ｆにより値Ｄｏ［０］，Ｄｏ［１］，Ｄｏ［２］が判定される。また、タイミングｔ１３，ｔ１４，ｔ１５にて、比較回路２２ｄ，２２ｅにより、比較結果ＰＬ［０］，ＰＬ［１］，ＰＬ［２］，ＰＨ［０］，ＰＨ［１］，ＰＨ［２］が出力される。

値Ｄｏ［０］が０、値Ｄｏ［１］が１、値Ｄｏ［２］が２と判定された場合、スロープ検出回路２２ｈａ２では、図６に示した真理値表で示された８つのデータパターンのうち１つが検出され、比較結果ＰＬ［１］，ＰＨ［１］に基づいて位相差検出が行われる。

図８の例では、比較結果ＰＬ［１］が１、ＰＨ［１］が０になる。この場合、スロープ検出回路２２ｈａ２は、信号ＵＰＤＮ［３：２］として、図６の真理値表で表されているように、クロック信号ＣＬＫの位相を進めることを示す信号ＵＰを出力する。

図９は、信号ＤＮが出力される場合の別のデータパターン検出時の位相差検出例を示す図である。縦軸は電圧を表し、横軸は時間を表す。
図９の波形２３ｃで表されるデータ信号Ｄｉは、３シンボルの値Ｄｏ［０］，Ｄｏ［１］，Ｄｏ［２］が３，２，１となり、スロープ状に遷移している。

クロック信号ＣＬＫのタイミングｔ２０，ｔ２１，ｔ２２にて、比較回路２２ａ〜２２ｃと、デコーダ２２ｆにより値Ｄｏ［０］，Ｄｏ［１］，Ｄｏ［２］が判定される。また、タイミングｔ２０，ｔ２１，ｔ２２にて、比較回路２２ｄ，２２ｅにより、比較結果ＰＬ［０］，ＰＬ［１］，ＰＬ［２］，ＰＨ［０］，ＰＨ［１］，ＰＨ［２］が出力される。

値Ｄｏ［０］が３、値Ｄｏ［１］が２、値Ｄｏ［２］が１と判定された場合、スロープ検出回路２２ｈａ２では、図６に示した真理値表で示された８つのデータパターンのうち１つが検出され、比較結果ＰＬ［１］，ＰＨ［１］に基づいて位相差検出が行われる。

図９の例では、比較結果ＰＬ［１］，ＰＨ［１］が１になる。この場合、スロープ検出回路２２ｈａ２は、信号ＵＰＤＮ［３：２］として、図６の真理値表で表されているように、クロック信号ＣＬＫの位相を遅らせることを示す信号ＤＮを出力する。

図１０は、信号ＵＰが出力される場合の別のデータパターン検出時の位相差検出例を示す図である。縦軸は電圧を表し、横軸は時間を表す。
図９と同様に図１０の波形２３ｄで表されるデータ信号Ｄｉも、３シンボルの値Ｄｏ［０］，Ｄｏ［１］，Ｄｏ［２］が３，２，１となり、スロープ状に遷移している。

クロック信号ＣＬＫのタイミングｔ２３，ｔ２４，ｔ２５にて、比較回路２２ａ〜２２ｃと、デコーダ２２ｆにより値Ｄｏ［０］，Ｄｏ［１］，Ｄｏ［２］が判定される。また、タイミングｔ２３，ｔ２４，ｔ２５にて、比較回路２２ｄ，２２ｅにより、比較結果ＰＬ［０］，ＰＬ［１］，ＰＬ［２］，ＰＨ［０］，ＰＨ［１］，ＰＨ［２］が出力される。

値Ｄｏ［０］が３、値Ｄｏ［１］が２、値Ｄｏ［２］が１と判定された場合、スロープ検出回路２２ｈａ２では、図６に示した真理値表で示された８つのデータパターンのうち１つが検出され、比較結果ＰＬ［１］，ＰＨ［１］に基づいて位相差検出が行われる。

図１０の例では、比較結果ＰＬ［１］が１、ＰＨ［１］が０になる。この場合、スロープ検出回路２２ｈａ２は、信号ＵＰＤＮ［３：２］として、図６の真理値表で表されているように、クロック信号ＣＬＫの位相を進めることを示す信号ＵＰを出力する。

なお、図６の真理値表で表されているように、値Ｄｏ［０］，Ｄｏ［１］，Ｄｏ［２］が８つのデータパターンに一致しない場合には、スロープ検出回路２２ｈａ２は、信号ＵＰＤＮ［３：２］として信号ＳＴＡＹを出力する。

図５の説明に戻る。
フリップフロップ２２ｈｂ１は、図示しない動作クロック信号に同期して値Ｄｏ［ｎ：ｎ−１］を保持し、値Ｄｏ［０：−１］として出力する。フリップフロップ２２ｈｂ２は、図示しない動作クロック信号に同期して比較結果ＰＨ［ｎ］を保持し、比較結果ＰＨ［０］として出力する。フリップフロップ２２ｈｂ３は、図示しない動作クロック信号に同期して比較結果ＰＬ［ｎ］を保持し、比較結果ＰＬ［０］として出力する。

加算回路２２ｈｃは、スロープ検出回路２２ｈａ１〜２２ｈａｎが出力する信号ＵＰＤＮ［１：０］〜ＵＰＤＮ［２ｎ−１：２ｎ−２］を加算した加算結果を出力する。
量子化回路２２ｈｄは、加算回路２２ｈｃが出力する加算結果を、後段の回路（フィルタ２２ｉ）が処理できるビット幅（たとえば、ｐビット）に合わせて量子化し、量子化結果を位相差信号ＵＰ／ＤＮとして出力する。量子化回路２２ｈｄは、量子化誤差分を切り捨ててもよいし、ノイズ耐性を向上させるために、量子化誤差分を積算して、次のサイクルの計算に用いてもよい。

上記のようなＣＤＲ回路２２では、データ信号Ｄｉの３シンボル連続の値が上記の８つのデータパターンとなる場合に、位相差検出が行われ、位相差信号ＵＰ／ＤＮが出力される。言い換えると、上記８つのデータパターンが検出された場合に、位相差検出が行われる。位相差検出の検出率は、以下のように求められる。

図１１は、第２の実施の形態のＣＤＲ回路による位相差検出の検出率を説明する図である。
連続する３つのシンボルｍ−１，ｍ，ｍ＋１の値が取り得るデータパターンは、６４パターンである。ＣＤＲ回路２２では、６４パターンのうち、前述の８つのデータパターンが検出された場合に位相差検出が行われる。図１１にはその８つのデータパターンが示されている。たとえば、直線２４ａは、シンボルｍ−１，ｍ，ｍ＋１の値が１，２，３とスロープ状に遷移するデータパターンを表している。また、直線２４ｂは、シンボルｍ−１，ｍ，ｍ＋１の値が２，１，０とスロープ状に遷移するデータパターンを表している。

ＣＤＲ回路２２では、シンボルごとに、そのシンボルに対して時間的に前の２つのシンボルを合わせた連続する３シンボルの値が上記８つのデータパターンの何れかであるかの検出が行われる。位相差検出は、８つのデータパターンの何れかが検出されたときに行われるため、位相差検出の検出率は、３×８／６４＝２４／６４となる。

第２の実施の形態のＣＤＲ回路２２は、比較回路の数が図１に示すように５個（ハーフレート動作が行われる場合には１０個）である。前述のように、ＭＭ型やＢＢ型の位相検出回路で比較回路の数が同様に５個の場合の検出率は、２／１６であるのに対して、第２の実施の形態のＣＤＲ回路２２では、その３倍の検出率が得られる。

つまり、第２の実施の形態のＣＤＲ回路２２では、従来のＭＭ型やＢＢ型の位相検出回路よりも位相差検出のための比較回路の数を減らしても検出率の低下を抑えられる。このため、比較回路数を少なくでき、消費電力を削減できる。

また、ＣＤＲ回路２２は、２つの閾値ＰＬ，ＰＨを用いて位相差検出を行うため、第１の実施の形態のＣＤＲ回路１０よりも多くのデータパターンの何れかが検出されたときに、位相差検出を行うことができ、検出率をより向上させることができる。

（ＭＭ型の位相検出回路を組み合わせた例）
ところで、図５に示した位相検出回路２２ｈと、ＭＭ型の位相検出回路とを組み合わせることで、位相差検出の検出率をより向上させることができる。

図１２は、位相検出回路の他の例を示す図である。
位相検出回路３０は、スロープ検出部３１、ＭＭ型位相検出回路３２、可変バッファ３３，３４、加算回路３５を有する。

スロープ検出部３１は、図５に示したような位相検出回路２２ｈの各要素を含むものであり、位相差検出結果として位相差信号ＵＰ／ＤＮａを出力する。
ＭＭ型位相検出回路３２は、デマルチプレクサ２２ｇが出力するｎシンボル分のビット数の、出力データ信号Ｄｏ［ｎ：１］及び、比較回路２２ｄ，２２ｅの比較結果ＰＨ［ｎ：１］，ＰＬ［ｎ：１］を受ける。そして、ＭＭ型位相検出回路３２は、出力データ信号Ｄｏ［ｎ：１］と比較結果ＰＨ［ｎ：１］，ＰＬ［ｎ：１］の値のうち、連続する各２シンボルの値に基づいて、位相差信号ＵＰ／ＤＮｂを出力する。

図１３は、ＭＭ型位相検出回路による位相差検出を説明する図である。縦軸は電圧を表し、横軸は時間を表す。
波形３２ａ，３２ｂで表されるデータ信号Ｄｉは、連続するシンボルｍ−１，ｍ，ｍ＋１の間で１と２とを繰り返す遷移を行っている。

ＭＭ型位相検出回路３２は、たとえば、シンボルｍ−１，ｍでの判定タイミング（タイミングｔ３０，ｔ３１）における波形３２ａ，３２ｂと各閾値との比較結果に基づいて、位相差検出を行う。

波形３２ａは、タイミングｔ３０で、閾値ＶＭ，ＶＨ間の大きさであり、タイミングｔ３１で、閾値ＶＭ，ＶＬ間の大きさである。つまり、波形３２ａは、２、１と変化している。このような波形３２ａが、タイミングｔ３０で閾値ＰＨよりも小さく、タイミングｔ３１で閾値ＰＬよりも小さい場合には、クロック信号ＣＬＫの位相が、データ信号Ｄｉのアイパターンのアイの中央の位相に対して遅れていることが検出される。一方、波形３２ａが、タイミングｔ３０で閾値ＰＨよりも大きく、タイミングｔ３１で閾値ＰＬよりも大きい場合には、クロック信号ＣＬＫの位相がデータ信号Ｄｉのアイパターンのアイの中央の位相に対して進んでいることが検出される。

ＭＭ型位相検出回路３２に供給されるｎシンボル分の出力データ信号Ｄｏ［ｎ：１］と比較結果ＰＨ［ｎ：１］，ＰＬ［ｎ：１］とから上記のような検出が行われる。ｎシンボルのうち、連続する各２シンボルについての位相差検出結果は、たとえば、図５に示した位相検出回路２２ｈと同様に、加算され、量子化されて位相差信号ＵＰ／ＤＮｂとしてＭＭ型位相検出回路３２から出力される。

図１２の位相検出回路３０において、可変バッファ３３は、スロープ検出部３１が出力する位相差信号ＵＰ／ＤＮａに対して重み付けを行う。可変バッファ３４は、ＭＭ型位相検出回路３２が出力する位相差信号ＵＰ／ＤＮｂに対して重み付けを行う。

加算回路３５は、可変バッファ３３，３４の出力値を加算して、加算値を位相差信号ＵＰ／ＤＮとして出力する。
たとえば、スロープ検出部３１での位相差検出と、ＭＭ型位相検出回路３２での位相差検出の重みを等しくする場合には、可変バッファ３３，３４は、位相差信号ＵＰ／ＤＮａ，ＵＰ／ＤＮｂをそれぞれ０．５倍する（重み値として０．５をかける）。ＭＭ型位相検出回路３２での位相差検出を無効にする場合には、可変バッファ３３は、位相差信号ＵＰ／ＤＮａを１倍し（重み値として１をかける）、可変バッファ３４は、位相差信号ＵＰ／ＤＮｂを０倍する（重み値として０をかける）。

受信回路２０において、スロープ検出部３１とＭＭ型位相検出回路３２での位相差検出結果に基づいて収束するように制御されるクロック信号ＣＬＫの位相は、これら２つの検出方式の違いや、データ信号Ｄｉの特性によって変化する。そのため、クロック信号ＣＬＫの位相が、アイパターンのアイの中央の位相に収束するように、両方式の検出結果に対する重み付けの比率を調整することが望ましい。たとえば、図示しない制御回路が、可変バッファ３３，３４における重み付けの比率を変え、図示しない測定回路が、比率ごとに入力ジッタ耐性を測定する。この測定で得られる入力ジッタ耐性が最もよいときの比率が用いられる。

図５に示した位相検出回路２２ｈの代わりに、図１２に示した位相検出回路３０を用いることで、比較回路の数を増やさずに、検出率をさらに向上させることができる。
ＭＭ型位相検出回路３２では、図１３に示すようなシンボルｍ−１，ｍ，ｍ＋１において、値が、１，２，ｘ（ｘは０，１，２または３）、２，１，ｘ、ｘ，１，２、またはｘ，２，１となる場合の１６回、位相差検出が行われる。このうち、１，２，３と、２，１，０と、０，１，２と、３，２，１の４つのデータパターンは、スロープ検出部３１で検出されるデータパターンと重複する。連続する３つのシンボルｍ−１，ｍ，ｍ＋１において、ＭＭ型位相検出回路３２では、２回の位相差検出の機会があるため、位相検出回路３０を用いた場合の検出率は、（１６−４）／（２×６４）＋２４／６４＝３０／６４となり、ほぼ１／２の検出率となる。

（第３の実施の形態の受信回路）
上記では、データ信号ＤｉがＰＡＭ４のデータ信号であるものとしたが、これに限定されず、データ信号Ｄｉは、より多値のデータ信号（たとえば、ＰＡＭ８またはＰＡＭ１６のデータ信号など）であってもよい。

その場合、データ判定のための閾値が増えるため、その閾値の数に対応して比較回路が設けられる。
図１４は、第３の実施の形態の受信回路及びＣＤＲ回路の一例を示す図である。図１４において、図４に示した受信回路２０と同じ要素については同一符号が付されている。

第３の実施の形態の受信回路４０は、等化回路４１とＣＤＲ回路４２を有する。
等化回路４１は、閾値ＶＨ３，ＶＨ２，ＶＨ１，ＶＭ，ＶＬ１，ＶＬ２，ＶＬ３で区切られた８つの電位レベルのそれぞれに３ビット値が対応付けられたＰＡＭ８のデータ信号Ｄｒａを受信して等化処理を行い、データ信号Ｄｉａとして出力する。なお、上記７つの閾値において、大きさが隣接する２つの閾値の差分（電位差）は、全て等しい。

ＣＤＲ回路４２は、比較回路４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ，４２ｆ，４２ｇ，４２ｈ，４２ｉ、デコーダ４２ｊ、デマルチプレクサ４２ｋ、位相検出回路４２ｌ、フィルタ４２ｍ、位相調整回路４２ｎを有する。

比較回路４２ａ〜４２ｇは、クロック信号ＣＬＫに同期したタイミングでデータ信号Ｄｉと、上記７つの閾値との比較結果を出力する。
デコーダ４２ｊは、比較回路４２ａ〜４２ｇが出力する比較結果に基づいて、データ信号Ｄｉａの各シンボルの３ビット値を判定結果Ｄａとして出力する。

比較回路４２ｈは、クロック信号ＣＬＫに同期したタイミングで、データ信号Ｄｉａと、閾値ＰＬ１とを比較した比較結果を出力する。
比較回路４２ｉは、クロック信号ＣＬＫに同期したタイミングで、データ信号Ｄｉａと、閾値ＰＨ１とを比較した比較結果を出力する。

閾値ＰＬ１，ＰＨ１は、位相差検出用の閾値である。閾値ＰＬ１は、たとえば、閾値ＶＭと閾値ＶＬ１の中間の大きさの値（電圧値）に設定される。また、閾値ＰＨ１は、たとえば、閾値ＶＭと閾値ＶＨ１の中間の大きさの値に設定される。なお、閾値ＰＬ１は、閾値ＶＬ２と閾値ＶＬ３の中間の大きさの値に設定されてもよいし、閾値ＶＬ１と閾値ＶＬ２の中間の大きさの値に設定されてもよい。つまり、閾値ＰＬ１は、データ判定用の７つの閾値のうちの１つの閾値と、その閾値との大きさが最も近い閾値の中間の大きさの値に設定される。閾値ＰＨ１についても同様である。つまり、閾値ＰＨ１は、閾値ＶＨ２と閾値ＶＨ３の中間の大きさの値に設定されてもよいし、閾値ＶＨ１と閾値ＶＨ２の中間の大きさの値に設定されてもよい。

なお、ＣＤＲ回路４２がハーフレート動作を行う場合、比較回路４２ａ〜４２ｉはそれぞれ２つ設けられる。
デマルチプレクサ４２ｋは、判定結果Ｄａと、比較回路４２ｈ，４２ｉが出力する比較結果とをそれぞれ、ｎシンボル分のビット数に逆多重化する。

位相検出回路４２ｌは、デマルチプレクサ４２ｋが出力するｎシンボル分の出力データ信号Ｄｏａを受ける。そして、位相検出回路４２ｌは、出力データ信号Ｄｏａに基づいて、連続する３シンボルの値がスロープ状に遷移するデータパターンを検出する。

ＰＡＭ８のデータ信号Ｄｉａを処理するＣＤＲ回路４２の位相検出回路４２ｌは、４８のデータパターンを検出し、そのデータパターンを検出したときに位相差検出を行う。
フィルタ４２ｍと位相調整回路４２ｎの機能は、図４に示したフィルタ２２ｉと位相調整回路２２ｊの機能と同様である。

図１５は、ＰＡＭ８のデータ信号のデータ判定及び位相差検出を説明する図である。縦軸は電圧を表し、横軸は時間を表している。
図１５では、連続する３つのシンボルｍ−１，ｍ，ｍ＋１での、ＰＡＭ８のデータ信号Ｄｉａの全遷移がアイパターン４３で表されている。また、図１５には、シンボルｍ−１，ｍ，ｍ＋１の値がスロープ状に遷移する４８のデータパターンが直線で示されている。

４８のデータパターンの内訳は以下の通りである。
まず、シンボルｍ−１の値が、０，１，２の何れかであり、シンボルｍの値が、３であり、シンボルｍ＋１の値が、４，５，６，７の何れかである１２のデータパターンがある。また、シンボルｍ−１の値が、０，１，２，３の何れかであり、シンボルｍの値が、４であり、シンボルｍ＋１の値が、５，６，７の何れかである１２のデータパターンがある。また、シンボルｍ−１の値が、４，５，６，７の何れかであり、シンボルｍの値が、３であり、シンボルｍ＋１の値が、０，１，２の何れかである１２のデータパターンがある。さらに、シンボルｍ−１の値が、５，６，７の何れかであり、シンボルｍの値が、４であり、シンボルｍ＋１の値が、０，１，２，３の何れかである１２のデータパターンがある。

たとえば、直線４３ａは、シンボルｍ−１，ｍ，ｍ＋１の値が２，３，４と、スロープ状に遷移するデータパターンを表し、直線４３ｂは、シンボルｍ−１，ｍ，ｍ＋１の値が５，４，３と、スロープ状に遷移するデータパターンを表している。

位相検出回路４２ｌは、シンボルｍ−１，ｍ，ｍ＋１のデータの各判定タイミング（タイミングｔ４０，ｔ４１，ｔ４２）で、データ信号Ｄｉａとデータ判定用の上記７つの閾値との比較結果に基づいて、図１５に示すようなデータパターンの検出を行う。そして、位相検出回路４２ｌは、何れかのデータパターンを検出したときのシンボルｍのデータの判定タイミング（タイミングｔ４１）における、データ信号Ｄｉａと閾値ＰＬ１，ＰＨ１とを比較した比較結果に基づいて、位相差信号ＵＰ／ＤＮを出力する。

たとえば、直線４３ａで表されるデータパターンが検出された場合、タイミングｔ４１におけるデータ信号Ｄｉａが、閾値ＰＬよりも小さいとき、位相検出回路４２ｌは、位相差信号ＵＰ／ＤＮとして、信号ＤＮを出力する。タイミングｔ４１におけるデータ信号Ｄｉａが、閾値ＰＬよりも大きいとき、位相検出回路４２ｌは、位相差信号ＵＰ／ＤＮとして、信号ＵＰを出力する。

第３の実施の形態のＣＤＲ回路４２において、位相差検出の検出率は、以下のように求められる。
ＰＡＭ８のデータ信号Ｄｉａでは、連続する３つのシンボルｍ−１，ｍ，ｍ＋１の値が取り得るデータパターンは、５１２パターンである。ＣＤＲ回路４２では、５１２パターンのうち、上記４８のデータパターンが検出された場合に位相差検出が行われる。

ＣＤＲ回路４２では、シンボルごとに、そのシンボルに対して時間的に前の２つのシンボルを合わせた連続する３シンボルの値が上記４８のデータパターンの何れかであるかの検出が行われる。位相差検出は、４８のデータパターンの何れかが検出されたときに行われるため、位相差検出の検出率は、３×４８／５１２＝１４４／５１２となる。

これに対して、ＭＭ型の位相検出回路が用いられる場合の検出率は、以下のようになる。
図１６は、ＭＭ型の位相検出回路による位相差検出の検出率を説明する図である。縦軸は電圧を表し、横軸は時間を表す。

図１６では、連続する２つのシンボルｍ−１，ｍでの、ＰＡＭ８のデータ信号Ｄｉａの全遷移がアイパターン５０で表されている。また、直線５０ａ，５０ｂは、シンボルｍ−１，ｍの値が３，４または４，３の２通りで変化するデータパターンを表している。

ＭＭ型の位相検出回路は、シンボルｍ−１とシンボルｍのデータの各判定タイミング（タイミングｔ５０，ｔ５１）で、データ信号Ｄｉａと７つのデータ判定用の閾値と、位相差検出用の閾値ＰＬ１，ＰＨ１とを比較する。そして、ＭＭ型の位相検出回路は、その比較結果に基づいて、位相差信号ＵＰ／ＤＮを出力する。

このようなＭＭ型の位相検出回路では、各閾値とデータ信号Ｄｉａを比較する比較回路の数は、９個（ＭＭ型の位相検出回路がハーフレート動作を行う場合には１８個）となる。また、２シンボル連続の値が取り得るデータパターンは、６４パターンあり、ＭＭ型の位相検出回路では、２シンボルごとに、そのうちの上記の２つのデータパターンが検出された場合に位相差検出が行われるため、検出率は、２／１６となる。

図示を省略するが、ＢＢ型の位相検出回路でも同様の比較回路数と検出率の関係になる。
第３の実施の形態のＣＤＲ回路４２は、比較回路の数が図１４に示すように９個（ハーフレート動作が行われる場合には１８個）である。前述のように、ＭＭ型やＢＢ型の位相検出回路で比較回路の数が同様に９個の場合の検出率は、２／１６であるのに対して、第３の実施の形態のＣＤＲ回路４２では、その２倍以上の検出率が得られる。

つまり、第３の実施の形態のＣＤＲ回路４２でも、従来のＭＭ型やＢＢ型の位相検出回路よりも位相差検出のための比較回路の数を減らしても検出率の低下を抑えられる。このため、比較回路数を少なくでき、消費電力を削減できる。

なお、図１４に示したＣＤＲ回路４２の例では、比較回路４２ｈ，４２ｉの２つが設けられているが、１つでもよい。また、閾値ＶＨ１，ＶＨ２の間、閾値ＶＨ２，ＶＨ３の間、閾値ＶＬ１，ＶＬ２の間、または閾値ＶＬ２，ＶＬ３の間の何れか１つ以上に、さらに位相差検出用の閾値を設定してもよい。その場合、比較回路の数が増えるが、より多くのデータパターンの何れかが検出されたときに、位相差検出が行われるため、位相差検出の機会が増え、検出率がより向上する。

また、位相検出回路４２ｌに対して、図１２に示したように、ＭＭ型の位相検出回路を組み合わせてもよい。
以上、実施の形態に基づき、本発明のＣＤＲ回路及び受信回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０ ＣＤＲ回路
１１ データ判定回路
１１ａ〜１１ｃ，１２ 比較回路
１１ｄ 判定結果出力回路
１３ 位相検出回路
１４ フィルタ
１５ 位相調整回路
１６ アイパターン
１６ａ 波形
ＣＬＫ クロック信号
Ｄｉ データ信号
Ｄ 判定結果
ＤＮ 信号
Ｄ［ｍ−１］〜Ｄ［ｍ＋１］ 値
ｍ−１〜ｍ＋１ シンボル
ＰＬ，ＶＨ，ＶＭ，ＶＬ 閾値
ＰＬ［ｍ］ 判定結果
ＵＰ／ＤＮ 位相差信号

Claims (7)

1. ３つ以上の第１の閾値で区切られた複数の電位レベルのそれぞれに２ビット以上の値が対応付けられたデータ信号を受け、前記３つ以上の第１の閾値と前記データ信号とを、クロック信号に同期したタイミングで比較した第１の比較結果に基づいて前記データ信号の値を判定し、判定結果を出力するデータ判定回路と、
   前記タイミングで前記データ信号と、前記３つ以上の第１の閾値のうち最大の閾値と最小の閾値の間にある第２の閾値とを比較した第２の比較結果を出力する第１の比較回路と、
   前記データ信号の複数のシンボルのうち、連続する第１のシンボル、第２のシンボル及び第３のシンボルのそれぞれについての、前記データ判定回路の前記判定結果に基づいて、前記第２のシンボルの値よりも、前記第１のシンボルの値が小さく、前記第３のシンボルの値が大きい、または前記第２のシンボルの値よりも、前記第１のシンボルの値が大きく、前記第３のシンボルの値が小さくなるデータパターンを検出し、前記データパターンを検出したときに、前記第２のシンボルにおける前記第２の比較結果に基づいて、前記クロック信号の位相を進めるか遅らせるかを示す位相差信号を出力する位相検出回路と、
   前記位相差信号に基づいて、前記クロック信号の位相を調整する位相調整回路と、
   を有するＣＤＲ回路。
2. 前記第２の閾値は、前記３つ以上の第１の閾値の１つである第３の閾値と、前記３つ以上の第１の閾値の１つであり前記第３の閾値との大きさが最も近い第４の閾値の中間の大きさの値である、
   請求項１に記載のＣＤＲ回路。
3. 前記第１の比較回路を含む、複数の比較回路を有し、前記複数の比較回路は、前記第２の閾値を含みそれぞれが互いに異なるとともに、それぞれが前記３つ以上の第１の閾値のそれぞれとも異なる複数の第５の閾値のそれぞれと前記データ信号とを、前記タイミングで比較した、前記第２の比較結果を含む複数の第３の比較結果を出力し、
   前記位相検出回路は、前記データパターンを検出したときに、前記第２のシンボルにおける前記複数の第３の比較結果に基づいて、前記位相差信号を出力する、
   請求項１または２に記載のＣＤＲ回路。
4. 前記位相検出回路は、
   前記データパターンを検出したときに、前記第２のシンボルにおける前記第２の比較結果に基づいて、前記クロック信号の位相を進めるか遅らせるかを示す第１の位相差信号を出力する第１の回路部と、
   前記データ信号の連続する第４のシンボルと第５のシンボルのそれぞれについての、前記判定結果と前記第２の比較結果とに基づいて、前記クロック信号の前記位相を進めるか遅らせるかを示す第２の位相差信号を出力する第２の回路部と、を含み、
   前記位相検出回路は、前記第１の位相差信号と前記第２の位相差信号のそれぞれを加算した加算結果である前記位相差信号を出力する、
   請求項１乃至３の何れか一項に記載のＣＤＲ回路。
5. 前記位相検出回路は、前記第１の位相差信号と前記第２の位相差信号のそれぞれを入力ジッタ耐性の測定結果に基づいて調整された第１の比率で重み付けして加算する、
   請求項４に記載のＣＤＲ回路。
6. 前記位相検出回路は、前記データ信号の連続するｎ（ｎ≧４）個のシンボルに含まれる連続する３つのシンボルによる複数の組のそれぞれに対して得られる前記位相差信号を加算し、量子化して出力する、
   請求項１乃至５の何れか一項に記載のＣＤＲ回路。
7. ３つ以上の第１の閾値で区切られた複数の電位レベルのそれぞれに２ビット以上の値が対応付けられた第１のデータ信号を受信し、前記第１のデータ信号に対して等化処理を行い、第２のデータ信号を出力する等化回路と、
   前記第２のデータ信号を受け、前記３つ以上の第１の閾値と前記第２のデータ信号とを、クロック信号に同期したタイミングで比較した第１の比較結果に基づいて前記第２のデータ信号の値を判定し、判定結果を出力するデータ判定回路と、
   前記タイミングで前記第２のデータ信号と、前記３つ以上の第１の閾値のうち最大の閾値と最小の閾値の間にある第２の閾値とを比較した第２の比較結果を出力する第１の比較回路と、
   前記第２のデータ信号の複数のシンボルのうち、連続する第１のシンボル、第２のシンボル及び第３のシンボルのそれぞれについての、前記データ判定回路の前記判定結果に基づいて、前記第２のシンボルの値よりも、前記第１のシンボルの値が小さく、前記第３のシンボルの値が大きい、または前記第２のシンボルの値よりも、前記第１のシンボルの値が大きく、前記第３のシンボルの値が小さくなるデータパターンを検出し、前記データパターンを検出したときに、前記第２のシンボルにおける前記第２の比較結果に基づいて、前記クロック信号の位相を進めるか遅らせるかを示す位相差信号を出力する位相検出回路と、
   前記位相差信号に基づいて、前記クロック信号の位相を調整する位相調整回路と、
   を有する受信回路。

Images