JP4972580B2 - クロック再生回路 - Google Patents
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Description
図1は、本発明の実施の形態1によるクロック再生回路において、その構成の一例を示すブロック図である。本実施の形態1によるクロック再生回路は、入力データ信号101を受けて、再生クロック102を出力する回路であり、位相差検出回路103(第1回路)と、平均化回路104(第2回路)と、リセット付サンプル/ホールド回路105(第3回路)と、再生クロック生成回路106(第4回路)と、を備えている。また、再生クロック生成回路106は、可変位相クロック生成回路113(第6回路)と、クロック位相調整回路(1)114(第7回路)と、を備えている。
図5は、本発明の実施の形態2によるクロック再生回路において、その構成の一例を示すブロック図である。本実施の形態2によるクロック再生回路は、実施の形態1におけるリセット付サンプル/ホールド回路105をリーク付サンプル/ホールド回路501(第5回路)に置き換えた構成をしている。
102 再生クロック
103 位相差検出回路
104 平均化回路
105 リセット付サンプル/ホールド回路
106 再生クロック生成回路
107 低速用位相差信号
108 高速用位相差信号
109 低速クロック位相制御信号
110 バースト伝送開始信号
111 バースト伝送終了信号
112 高速クロック位相調整信号
113 可変位相クロック生成回路
114 クロック位相調整回路(1)
201 積分回路
202 低速クロック位相調整信号
203 リファレンスクロック
204 クロック位相調整回路(2)
301 デジタル出力位相比較器
302 アナログ出力位相比較器
501 リーク付サンプル/ホールド回路
601 スイッチ
602 容量
603 抵抗
701 OLT(Optical Line Terminal)
702 ONU(Optical Network Unit)
703 光ファイバ
704 カプラ
801 バーストデータ信号
802 プリアンブル
803 ペイロード
901 位相差検出回路
902 EARLY信号
903 LATE信号
904 平均化回路
905 UP信号
906 DOWN信号
907 クロック位相調整回路
908 リファレンスクロック
1001 内部クロック発生回路
1002 内部クロック周波数制御回路
1003 制御信号
1004 エッジ検出回路
1005 内部クロック位相リセット信号
Claims (8)
- 入力データ信号から再生クロックを生成するクロック再生回路であって、
前記入力データ信号と前記再生クロックとの位相差を検出して出力する第1回路と、
前記第1回路の出力を平均化して出力する第2回路と、
前記第1回路の出力をサンプル/ホールドして出力する第3回路と、
前記第2回路の出力の積分値と前記第3回路の出力値との和に相当する位相のクロックを生成して前記再生クロックとして出力する第4回路と、を備え、
前記第3回路は、バースト伝送開始信号を受けて前記第1回路の出力をサンプル/ホールドして出力し、バースト伝送終了信号を受けてホールドしている値を初期値にリセットすることを特徴とするクロック再生回路。 - 入力データ信号から再生クロックを生成するクロック再生回路であって、
前記入力データ信号と前記再生クロックとの位相差を検出して出力する第1回路と、
前記第1回路の出力を平均化して出力する第2回路と、
前記第1回路の出力をサンプル/ホールドして出力する第5回路と、
前記第2回路の出力の積分値と前記第5回路の出力値との和に相当する位相のクロックを生成して前記再生クロックとして出力する第4回路と、を備え、
前記第5回路は、バースト伝送開始信号を受けて前記第1回路の出力をサンプル/ホールドして出力し、その後、ホールドしている値が初期値に向かって変化することを特徴とするクロック再生回路。 - 請求項2記載のクロック再生回路において、
前記第5回路は、
前記第1回路の出力と前記第5回路の出力との間を開閉するスイッチと、
前記第5回路の出力とグランドとの間に並列に接続された容量と抵抗と、を備え、
前記スイッチは、前記バースト伝送開始信号を受けて閉じることを特徴とするクロック再生回路。 - 請求項2または3記載のクロック再生回路において、
前記第5回路がホールドしている値が初期値に向かって変化する速度は、前記第2回路の動作速度に比べて遅く、かつ、前記入力データ信号の各バースト時間幅よりは短いことを特徴とするクロック再生回路。 - 請求項1〜4のいずれか1項に記載のクロック再生回路において、
前記第4回路は、
前記第2回路の積分値に相当する位相のクロックを発生する第6回路と、
前記第3回路または前記第5回路の出力に相当するだけ、入力されたクロックの位相を変化させる第7回路と、を備え、
前記第6回路と前記第7回路とが従続接続されていることを特徴とするクロック再生回路。 - 請求項5記載のクロック再生回路において、
前記第6回路は、前記第2回路の出力に相当する周波数のクロックを発生させることを特徴とするクロック再生回路。 - 請求項5記載のクロック再生回路において、
前記第6回路は、外部から供給されたクロックの位相を、前記第2回路の積分値に相当する値だけ変化させて出力することを特徴とするクロック再生回路。 - 請求項5記載のクロック再生回路において、
前記第7回路は、入力されたクロックを、前記第3回路または前記第5回路の出力に相当する値だけ遅延させる可変遅延回路であることを特徴とするクロック再生回路。
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