JP4063392B2 - 信号伝送システム - Google Patents
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Description
【発明の属する技術分野】
本発明は信号伝送システムに関し、特に、LSI(Large Scale Integration Circuit)間、或いは、装置間において高速に信号の送信および受信を行う信号伝送システムに関する。
近年、LSIの高速動作に伴って、LSI間や複数のLSIで構成した装置間の信号伝送として、大容量の信号伝送を高速に行うことのできる信号伝送システムの提供が要望されている。
【0002】
【従来の技術】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上し、それに伴って各LSI(LSIチップ)間、或いは、複数のLSIで構成した装置間においても、高速な信号の送信および受信を行うことが必要となって来ている。
【0003】
図1は従来の信号伝送システムの一例を概略的に示すブロック回路図である。図1において、参照符号401はクロックclk用の送信側駆動回路(バッファ)、411〜41nはデータDD1〜DDn用の送信側駆動回路、402はクロック用の配線(クロック信号線)、421〜42nはデータ用の配線(データ信号線)、403はクロック用の受信側駆動回路、431〜43nはデータ用の受信側駆動回路、そして、441〜44nはデータ取り込み回路(入力ラッチ)を示している。
【0004】
図1に示されるように、従来、データ量が多い場合の信号伝送システムは、複数の信号線402,421〜42nを使用して信号を送っていた。すなわち、クロックclkは、例えば、送信側のバッファ401およびクロック信号線402を介して受信側のバッファ(クロック用バッファ)403に伝えられ、各入力ラッチ441〜44nのクロック端子(取り込みタイミング制御端子)に供給される。
【0005】
また、データ(信号)DD1〜DDnは、それぞれ送信側のバッファ411〜41nおよびデータ信号線421〜42nを介して受信側のバッファ431〜43nに伝えられ、そして、クロック用バッファ403からのクロック(ストローブ信号)により取り込みタイミングが制御される入力ラッチ441〜44nに供給される。
【0006】
【発明が解決しようとする課題】
前述した図1に示す従来の信号伝送システムにおいては、複数の信号線402,421〜42nおよびバッファ401,411〜41n;403,431〜43nを用いるため、各信号線を介して伝送される信号において遅延量が異なってしまう。すなわち、各信号線(データ信号線421〜42n)毎に、その信号線を介して伝送される信号(データ)の最適な取り込みタイミングが異なることになる。この各信号線毎の遅延量の相違(スキュー:Skew)は、例えば、クロックclkの周波数が高くなり、高速動作(高速伝送)が進むに連れて大きな問題になる。
【0007】
従って、図1に示す従来の信号伝送システムのように、各信号線421〜42nに設けられた入力ラッチ441〜44nに対して共通のストローブ信号(クロックclk)を供給して信号(データ)を取り込んでいたのでは各信号線毎のスキューに対処することができない。
すなわち、各信号線の入力ラッチ441〜44nにおいて、最適な信号の取り込みタイミングの差が極端に大きくなると、共通のタイミング(クロックclk)では全ての信号を正しく取り込む(受信する)ことができなくなり、その結果、信号を正確に伝送できる距離や伝送速度が制限を受けることになる。或いは、信号の伝送距離を長くしたり、伝送速度を高く(ビットレートを大きく)するためには、スキューを特別に小さく調整した高価なケーブルを使用しなければならないが、これは費用が嵩むだけでなく、その伝送距離および伝送速度の改善も大きなものが期待できず、根本的な解決策とはいえない。
【0008】
本発明は、上述した従来の信号伝送システムが有する課題に鑑み、信号線毎のスキューの影響を受けること無く、高速で誤りのない信号伝送が可能な信号伝送システムの提供を目的とする。
【0009】
【課題を解決するための手段】
本発明によれば、複数の信号線を用いて信号を送信および受信する信号伝送システムであって、前記信号の送信および受信の過程で生じる信号の遅延量を前記各信号線毎のスキューに応じて、該各信号線に対する受信回路での信号の取り込みタイミングを当該各信号線にとって最適なものに調整するタイミング調整手段を備え、該タイミング調整手段は、複数のクロックを補間して新たなクロックを生成する位相インターポレータを備え、該位相インターポレータで生成された新たなクロックが前記各信号の取り込みのために前記各受信回路を駆動するクロックとなり、当該各受信回路を駆動するクロックに対してそれぞれ実効的に可変の遅延を与えることを特徴とする信号伝送システムが提供される。
【0010】
本発明の信号伝送システムによれば、タイミング調整手段により、信号の送信および受信の過程で生じる信号の遅延量を各信号線毎のスキューに応じて、各信号線に対する受信回路での信号の取り込みタイミングを該各信号線にとって最適なものに調整するようになっている。そして、タイミング調整手段は、複数のクロックを補間して新たなクロックを生成する位相インターポレータを備え、この位相インターポレータで生成された新たなクロックを、各信号の取り込みのために各受信回路を駆動するクロックとして使用することにより、その各受信回路を駆動するクロックに対してそれぞれ実効的に可変の遅延を与えるようになっている。
このように、本発明の信号伝送システムによれば、スキューの影響を受けること無く、高速で誤りのない信号伝送を行うことができる。
【0011】
【発明の実施の形態】
まず、本発明に係る信号伝送システムの実施例を詳述する前に、本発明の原理構成を図2〜図4を参照して説明する。
図2は本発明に係る信号伝送システムの原理構成を概略的に示すブロック回路図であり、図3および図4は図2の信号伝送システムにおける動作の一例を説明するためのタイミング図である。
【0012】
図2において、参照符号511〜51nはデータDD1〜DDn用の送信側駆動回路(ドライバ)、521〜52nはデータ用の配線(データ信号線)、531〜53nはタイミング調整回路(最適タイミング規定手段)、そして、541〜54nはデータ取り込み回路(入力ラッチ)を示している。
図2に示されるように、本発明の信号伝送システムは、複数の信号線(データ信号線)521〜52nを使用して信号を伝送するようになっており、データ(信号)DD1〜DDnは、それぞれ送信側のドライバ511〜51nおよびデータ信号線521〜52nを介して受信側のタイミング調整回路(タイミング調整手段)531〜53nに供給される。
【0013】
また、各タイミング調整回路531〜53nにはクロックclkも供給され、それぞれの信号線521〜52n毎のスキューに応じて各入力ラッチ(受信回路)541〜54nでの信号の取り込みタイミングを最適なものに調整するようになっている。ここで、タイミング調整回路531〜53nは、データDD1〜DDnが確定している期間(データウィンドウ)の中央付近でストローブ信号(クロック)clk1〜clknを出力するようになっている。
【0014】
すなわち、図3に示されるように、図2に示す信号伝送システムの信号線521〜52nのPT5に示す位置において、各データ(信号)DD1〜DDnには、それぞれの信号線等によるスキューが存在している。従って、例えば、信号線521を介して伝えられたデータDD1を取り込むのに最適なクロックclk(データDD1が確定している期間のほぼ中央のタイミングのストローブ信号)では、信号線52nを介して伝えられたデータDDnに対しては、該データDDnの遷移領域のタイミングとなってしまってデータの取り込みを行うことができない。
【0015】
そこで、図4に示されるように、本発明の信号伝送システムにおいては、各タイミング調整回路531〜53nがそれぞれの信号線521〜52n毎のスキューに応じて各入力ラッチ541〜54nでの信号の取り込みタイミングを最適なものに調整するようになっている。すなわち、データDD1を取り込む入力ラッチ541に対しては、タイミング調整回路531により信号線521等によるスキューを考慮してタイミングが調整されたストローブ信号(クロック)clk1が供給され、また、データDD2を取り込む入力ラッチ542に対しては、タイミング調整回路532により信号線522等によるスキューを考慮してタイミングが調整されたストローブ信号clk2が供給され、そして、データDDnを取り込む入力ラッチ54nに対しては、タイミング調整回路53nにより信号線52n等によるスキューを考慮してタイミングが調整されたストローブ信号clknが供給されるようになっている。ここで、ストローブ信号clk1の立ち上がりタイミングはデータDD1が確定している期間のほぼ中央となっており、また、ストローブ信号clk2の立ち上がりタイミングはデータDD2が確定している期間のほぼ中央となっており、そして、ストローブ信号clknの立ち上がりタイミングはデータDDnが確定している期間のほぼ中央となっている。
【0016】
これにより、信号線毎のスキューの影響を受けること無く、高速で誤りのない信号伝送を可能とすることができる。
なお、本発明の信号伝送システムにおいて、各タイミング調整回路531〜53nは、それぞれのタイミング調整回路531〜53nに供給されるストローブ信号clk1〜clknのタイミングを受信側において調整するものに限定されず、例えば、データDD1〜DDnのタイミングを送信側において調整するように構成してもよい。
【0017】
以下、添付図面を参照して、本発明に係る信号伝送システムの各実施例を詳述する。
図5は本発明の信号伝送システムの第1実施例を概略的に示すブロック回路図であり、図6は図5の信号伝送システムにおける動作の一例を説明するためのタイミング図である。
【0018】
図5において、参照符号530はタイミング調整回路(最適タイミング規定手段)、5301は位相比較回路、5302,5303は可変遅延回路、540はデータ取り込み回路(入力ラッチ)、そして、520は信号線(データ信号線)を示している。ここで、可変遅延回路5302および5303は同様の構成とされ、位相比較回路5301の出力により同じ遅延量を与えるようになっている。なお、本第1実施例におけるデータDD,信号線520,タイミング調整回路530および入力ラッチ540は、例えば、図2におけるデータDD1,信号線521,タイミング調整回路531および入力ラッチ541に対応し、従って、これらの構成が各データ(DD1〜DDn)に対してそれぞれ設けられることになる。
【0019】
本第1実施例の信号伝送システムは、受信側に対して、受信信号(データ)DDとクロックclk(clk’)との相対的なタイミング関係を調整するタイミング調整回路530を設け、入力ラッチ540が最適なタイミング(データDDが確定している期間のほぼ中央のタイミング)でデータDDの取り込み(ラッチ)を行うようになっている。すなわち、図5に示されるように、タイミング調整回路530は、第1のクロックclkに遅延を与える第1の可変遅延回路5302、第2のクロックclk’に遅延を与える第2の可変遅延回路5303、および、データDDと第2の可変遅延回路5303を介して供給される第2のクロックclk’との位相比較を行う位相比較回路5301を備えている。ここで、第2のクロックclk’は、第1のクロックclkに対して180度だけ位相のずれた信号となっており、本第2実施例ではこれら位相が180度異なる2相のクロックclk,clk’を使用する。
【0020】
ここで、図6に示されるように、位相比較回路5301は、データDDと第2のクロックclk’とを位相比較して第2の可変遅延回路5303の遅延量を制御し、これによりデータDDの遷移タイミングと第2のクロックclk’の立ち上がりタイミングを一致させる。さらに、位相比較回路5301は、第2の可変遅延回路5303と同様に第1の可変遅延回路5302の遅延制御も行うようになっており、第1のクロック(ストローブ信号)clkに対しても第2の可変遅延回路5303と同じ遅延量を与えるようになっている。その結果、第2のクロックclk’に対して180度の位相差を有する第1のクロックclkの立ち上がりタイミングが、データDDが確定している期間(データウィンドウ)のほぼ中央のタイミングとなり、エラー率の小さなデータ受信が可能になる。
【0021】
上記のタイミング調整回路530は各信号線(521〜52n)に対してそれぞれ設けられ、その結果、全てのデータ線に対して正確なデータ受信を行うことが可能になる。なお、可変遅延回路5302,5303としては、図5に示すような多段インバータを使用して、インバータの段数を変えることで遅延量を可変にする構成の他に様々なものが適用可能である。
【0022】
図7は図5に示す信号伝送システムの変形例を概略的に示すブロック回路図であり、図8は図7の信号伝送システムにおける動作の一例を説明するためのタイミング図である。
図5および図7の比較、並びに、図8から明らかなように、本第1実施例の変形例(タイミング調整回路530’)は、クロック(clk0)のデューティ比が約50%の信号の場合、すなわち、クロックclk0の高レベル期間と低レベル期間がほぼ同じ比率の場合に適用可能なものであり、図5における第2のクロックclk’としてクロックclk0を使用し、図5における第1のクロックclkおよび第1の可変遅延回路5302を不要とすることができる。
【0023】
図7および図8に示されるように、本第1実施例の変形例では、可変遅延回路5303によりデータDDとクロックclk0のタイミングが一致するように、可変遅延回路5303の遅延量を制御し、クロックclk0をインバータ5304で反転した信号(/clk0)により入力ラッチ540のデータ取り込みタイミングを制御するようになっている。
【0024】
すなわち、位相比較回路5301および可変遅延回路5303により、クロックclk0の立ち上がりタイミングをデータDDの遷移タイミングに一致させる。このとき、クロックclk0を反転したストローブ信号(クロック)/clk0の立ち上がりタイミングは、データDDが確定している期間のほぼ中央のタイミングになるため、この信号/clk0を使用して入力ラッチ540によるデータの取り込みを行う。このように、本変形例によれば、デューティ比がほぼ50%の1相のクロックを使用するだけで、スキューの影響を受けること無く、高速で誤りのない信号伝送を行うことが可能になる。
【0025】
図9は本発明の信号伝送システムの第2実施例を概略的に示すブロック回路図である。図9において、参照符号550はタイミング調整回路、5501はタップ付き遅延回路、そして、5502は終端抵抗を示している。
図9に示されるように、本第2実施例の信号伝送システムは、クロックclkはそのまま入力ラッチ540のストローブ信号として使用し、代わりにデータDDに対してタップ付き遅延回路5501を挿入し、タイミングの調整を行うようになっている。ここで、タップ付き遅延回路5501は、例えば、薄膜回路またはプリント基板上の配線で形成されたタップ付き伝送線路であり、該伝送線路に対して容量CC,スイッチSWおよび抵抗RRの組を複数設け、任意のスイッチSWをオン状態とすることにより、データDDの遅延量を可変制御するようになっている。なお、タップ付き遅延回路5501としては、例えば、5cm程度の伝送距離で1nsec.程度の最大遅延量を持つものが適用可能である。また、タップ付き遅延回路5501としては、アナログ信号(データDD)の遅延が可能な可変遅延回路であれば他の構成のものを使用することができるのはいうまでもない。
【0026】
本第2実施例の信号伝送システムは、外付けの遅延線(タップ付き遅延回路5501)を必要とするものの、温度等に対する安定性が高く、また、周波数特性の優れた遅延制御が可能なため、より一層高速な信号伝送を実現することが可能になる。
図10は本発明の信号伝送システムの第3実施例を概略的に示すブロック回路図である。図10において、参照符号561〜56nはタイミング調整回路(最適タイミング規定手段)、5601はデータ取り込み回路(出力ラッチ)、そして、5602は可変遅延回路を示している。
【0027】
図10に示されるように、本第3実施例の信号伝送システムは、信号の送信側において、送信タイミングを可変にすることでタイミング調整を行うものであり、送信側駆動回路(ドライバ)511〜51nの前段に出力ラッチ5601を設け、該出力ラッチ5601のストローブ信号としてクロックclkを可変遅延回路5602により遅延した信号を使用するようになっている。すなわち、ドライバ511〜51nは、遅延量を可変制御する可変遅延回路5602の出力によりタイミング調整されるようになっている。
【0028】
すなわち、例えば、タイミング調整回路561は、受信側でのクロックがデータDD1の最適点となるようなタイミング(データDDが確定している期間のほぼ中央となるようなタイミング)でデータDD1を送信するように、ドライバ511を制御するようになっている。なお、本第3実施例の信号伝送システムは、送信側のタイミング調整回路(561〜56n)によりデータ(DD1〜DDn)の送信タイミングを調整するが、この調整は、例えば、電源投入時等において、通信プロトコルを使用して行う。すなわち、例えば、電源投入時等において、各信号線521〜52nに対して所定の信号(データ)を各タイミング調整回路561〜56nにより順次タイミングを変化させて送信し、受信側でデータの取り込みが最適となるタイミングを各タイミング調整回路561〜56nにフィードバックして決めるように構成することができる。
【0029】
本第3実施例の信号伝送システムは、受信側の回路構成を簡略化することができ、例えば、受信側のデバイスのコストを下げることが強く望まれている場合には好ましいものである。
図11は本発明の信号伝送システムの第4実施例を概略的に示すブロック回路図である。図11において、参照符号5310はタイミング調整回路、そして、5311は位相インターポレータを示している。
【0030】
図11に示されるように、本第4実施例の信号伝送システムにおいて、タイミング調整回路5310は、異なる位相の複数のクロックから中間の位相の新たなクロックを発生させる位相インターポレータ5311を備えて構成されている。すなわち、位相インターポレータ5311には、4相のクロックφ0〜φ3が供給され、これら4相のクロックを基に中間の位相を発生して入力バッファ540にストローブ信号(clk00)を供給するようになっている。なお、この位相インターポレータ5311は、各信号線520(521〜52n)を介して伝送されるデータDD(DD1〜DDn)の取り込みを行う入力ラッチ540(541〜54n)に対してそれぞれ設けられるのはいうまでもない。
【0031】
図12は図11の信号伝送システムにおける位相インターポレータの一例を示す回路図である。
図12に示されるように、位相インターポレータ5311は、2組の差動増幅段5312,5313のバイアス電流(Tail Current)を変化させることで、入力される4相のクロックφ0〜φ3に重みを付けて足し合わせ、さらに、2組の差動増幅段5312,5313からの信号S1,S2をコンパレータ5314に通すことにより、これら2つの信号S1,S2の位相の中間の位相出力(ストローブ信号clk00)を得るようになっている。ここで、各差動増幅段5312,5313における入力クロックφ0〜φ3の重み付けは、例えば、直列に接続された2つのnMOSトランジスタよりなる複数組の制御トランジスタにより行われ、各一方のトランジスタ(5315)のゲートには制御コード(C01,C02,…,C0n;C11,C12,…,C1n)が供給され、各他方のトランジスタ(5316)のゲートは共通接続されて制御電圧(Vcn)が印加されるようになっている。このような位相インターポレータ5311を使う利点は、1段分の遅延ユニットよりも細かい分解能で出力信号(ストローブ信号clk00)のタイミングをディジタル的に調整できることであり、高精度のタイミング調整が可能になる。
【0032】
図13は本発明の信号伝送システムの第5実施例を概略的に示すブロック回路図である。図13において、参照符号570はリタイミング回路、571〜573はラッチ回路、574はセレクタ、575はシフトレジスタ、576は可変遅延回路、そして、577は遅延制御回路を示している。ここで、本第5実施例は、受信側で入力ラッチ540を駆動するためのクロック(ストローブ信号)に可変遅延回路576を挿入した場合に適用されるものである。なお、可変遅延回路576および遅延制御回路577は、例えば、図5に示す本第1実施例における可変遅延回路5302および位相比較回路5301に対応する。
【0033】
例えば、前述した第1実施例の信号伝送システムでは、入力ラッチ540のクロックに可変遅延回路576(5302)を入れることで、データDDを最適のタイミングでラッチするようになっているが、入力ラッチ540を通った後で得られる信号は、そのレベルはディジタル化されているもののデータ変化のタイミングはケーブルのスキューを反映して各信号線(データ線)520毎にばらばらとなっている。
【0034】
そこで、本第5実施例の信号伝送システムにおいては、入力ラッチ540の後にリタイミング回路570を設けて、全てのデータが同一のタイミングで変化するように再度ラッチを行い、さらに、各データ間における1ビット以上の遅れをシフトレジスタ575により調整するものである。
図13に示されるように、リタイミング回路570は、ラッチ回路571〜573およびセレクタ574を備えて構成され、セレクタ574により直列に接続された2段のラッチ回路571,572の出力とラッチ回路573の出力とを選択するようになっている。ここで、ラッチ回路571にはストローブ信号RTBが供給され、また、ラッチ回路572および573にはストローブ信号RTAが供給されている。なお、ストローブ信号RTAは、ストローブ信号RTBに対して180度の位相差を有する信号とされている。
【0035】
図14および図15は図13の信号伝送システムにおける動作の一例を説明するためのタイミング図である。
図14に示されるように、図13のPT51に示す入力ラッチ540(541〜54n)の出力位置において、各データ(信号)DD1〜DDnはそれぞれ最適のタイミングで取り込まれるものの、各データDD1〜DDnが変化するタイミングは信号線等によるスキューを反映してばらばらとなっている。
【0036】
しかしながら、各データがどのような位置で変化していたとしても、位相が180度異なる2つの信号(ストローブ信号)RTAおよびRTBのいずれかのタイミング(立ち上がりタイミング)に対しては、少なくとも一方の信号に対してはデータの取り込みが可能になる。すなわち、例えば、一方のストローブ信号RTAの立ち上がりタイミングがデータDD2およびDDnの遷移領域に存在する場合、この信号RTAと180度の位相差を有する他方のストローブ信号RTBの立ち上がりタイミングは必ずデータDD2およびDDnが確定している期間に存在することになり、データを取り込むことができる。
【0037】
そして、本第5実施例におけるリタイミング回路570では、入力ラッチ540の出力をストローブ信号RTBが供給されたラッチ回路571とストローブ信号RTAが供給されたラッチ回路573とにより取り込むことで、少なくとも一方は正しいデータを取り込むことができ、さらに、ラッチ回路571の後段にラッチ回路572を設けることにより、ストローブ信号RTAに従ったタイミングでラッチ回路571(572)および573の出力をセレクタ574へ供給することができる。ここで、セレクタ574には遅延制御回路577の出力が供給され、これにより、ラッチ回路572および573のどちらの出力を選択するかが決められることになる。
【0038】
その結果、図15に示されるように、図13のPT52に示すセレクタ574の出力位置において、各データDD1〜DDnは同一のタイミングで変化する(リタイミングされる)ことになる。しかしながら、これらのデータDD1〜DDn間では、1ビット以上の遅れが存在する可能性がある。
すなわち、図15に示されるように、例えば、データDD1はデータDD2に対して1ビット分遅れており、また、データDDnはデータDD2に対して2ビット分遅れていることがあり得る。そこで、本第5実施例の信号伝送システムでは、セレクタ574の後段にシフトレジスタ575を設け、最もタイミングの遅いデータ(例えば、データDDn)に全てのデータの出力タイミングを合わせる(デスキューを行う)ようになっている。
【0039】
図16は本発明の信号伝送システムの第6実施例を概略的に示すブロック回路図であり、図17および図18図は16の信号伝送システムにおける動作の一例を説明するためのタイミング図である。図16において、参照符号580はリタイミング回路、581〜584はラッチ回路、585および586は可変遅延回路、そして、540aおよび540bは入力ラッチを示している。
図16に示されるように、本第6実施例の信号伝送システムは、前述した第5実施例における入力ラッチ540をインターリーブ動作する2つの入力ラッチ540aおよび540bにより構成したものである。すなわち、図17に示されるように、位相が180度だけ異なる2つのクロック(ストローブ信号)aaおよびbbをそれぞれ可変遅延回路585および586を介して入力ラッチ540aおよび540bに供給し、2つの入力ラッチ540aおよび540bで交互にデータを取り込むようになっている。ここで、ストローブ信号aaおよびbbの周波数は、例えば、前述した第5実施例における信号RTAおよびRTBの2倍となっており、信号線520を介して順次送られて来るデータDD(…,DD(m-2),DD(m-1),DD(m),DD(m+1),DD(m+2),…)を交互に入力ラッチ540aおよび540bで取り込むようになっている。従って、入力ラッチ540aおよび540bは、実際のデータレート(伝送される信号のレート)の半分の速度で動作すればよいことになる。なお、上述したインターリーブ動作は、2重に限定されず、3重以上であってもよい。
【0040】
リタイミング回路580は、一方の入力ラッチ540aの出力を受け取る直列に接続された2段のラッチ回路581,582と、他方の入力ラッチ540bの出力を受け取る直列に接続された2段のラッチ回路583,584とを備えて構成され、ラッチ回路581,582,584に対してはストローブ信号RTCを供給し、ラッチ回路583に対してはストローブ信号RTDを供給するようになっている。
【0041】
図18に示されるように、ストローブ信号RTCおよびRTDは、位相が180度異なる信号とされており、これらの信号をストローブ信号としたラッチ回路581,582,584の出力として、信号線520に順次伝送されるデータDD(…,DD(m-2),DD(m-1),DD(m),DD(m+1),DD(m+2),…)を受信することが可能になる。
【0042】
このように、本第6実施例の信号伝送システムは、インターリーブ動作により入力ラッチ(540aおよび540b)以降の回路動作を信号線の伝送レートの半分で動作させることができるため、高速の信号伝送に好適なものとなる。また、リタイミング回路580においてもラッチ動作に時間的な余裕ができるため、回路設計が容易になる利点もある。
【0043】
図19は本発明の信号伝送システムの第7実施例を概略的に示すブロック図であり、インターリーブ動作するラッチとしていわゆるPRD(Partial Response Detection)方式のラッチ(差動PRDレシーバ)を使用したものである。図19において、参照符号520aおよび520bは、相補の信号(データ)DD,/DDを伝送する信号線、590aおよび590bはインターリーブ動作を行うPRDアンプを示している。なお、本第7実施例においては、1つのデータDDに対して2本の信号線520a,520bを設け、相補のデータDD,/DDとして伝送するようになっている。また、他の各実施例においても、信号の伝送はシングル或いは差動(相補)のどちらを適用してもよいのはもちろんである。
【0044】
図19に示されるように、本第7実施例におけるレシーバ回路(入力ラッチ)は、相補のデータDD,/DDが供給され、制御信号φ10およびφ20により制御されてインターリーブ動作を行う第1のPRDアンプ590aおよび590bを備えて構成される。ここで、第1および第2のPRDアンプ590a,590bの出力信号は、後段の動作周波数を低下させるために、例えば、シリアル−パラレル変換回路等を介して処理されることになる。
【0045】
図20は図19の信号伝送システムにおけるPRDアンプの一例を示す回路図である。図20において、参照符号591はPRD機能部分、592はプリチャージ機能を有する差動増幅部分、そして、593および594は波形整形用の差動増幅器およびインバータを示している。
図20に示されるように、PRD機能部分591は、4つのキャパシタC10a,C10b,C20a,C20bおよび4つのトランスファゲート(スイッチ手段)5911、5912、5913、5914を備えて構成され、制御信号φ10(/φ10)およびφ20(/φ20)により各キャパシタの接続が制御されて、図22および図23に示す符号間干渉成分推定動作および信号判定動作を交互に行うようになっている。
【0046】
ここで、図20に示す回路を差動PRDレシーバとして使用する場合には、キャパシタC10aおよびC10bの容量C10と、キャパシタC20aおよびC20bの容量C20との間に、C20=1/3・C10の関係が成り立つようにする必要がある。或いは、PRDレシーバとして使用せずに、オートゼロレシーバとして使用する場合には、C10=C20とすればよい。
【0047】
差動増幅部分592は、入力信号の差動増幅を行ってデータを判定するものであり、さらに、該差動増幅部分592は、トランスファゲート5921および5922を備え、符号間干渉成分推定動作期間中にプリチャージ動作も行うようになっている。
差動増幅器593およびインバータ594は、差動増幅部分592の出力レベルを増幅して波形整形された信号を出力するためのものである。ここで、図20の回路では、スイッチ素子として相補のトランスファーゲートを用いているが、スイッチ機能をもつ素子であれば他のものでも構わず、例えば、NMOSトランジスタのみ、或いは、PMOSトランスファゲートのみでもよい。また、差動増幅部分592は、NMOSゲート受けとして構成してあるが、NMOS受けにするか或いはPMOS受けにするかは、テクノロジ等に依存することであり、最適なものを選択することができる。
【0048】
図21は図19の信号伝送システムに使用するタイミング信号(制御信号φ10,φ20)を説明するための図であり、図22および図23は図19の信号伝送システムにおける動作の一例を説明するための図である。
図19に示す第7実施例のレシーバ回路は、図22および図23に示されるように、或るタイミングにおいて、一方のPRDアンプ(第1のPRDアンプ590a)で符号間干渉成分の推定を行うと共に、他方のPRDアンプ(第2のPRDアンプ590b)でデータの判定を行い、そして、次のタイミングにおいて、一方のPRDアンプ(第1のPRDアンプ590a)でデータの判定を行うと共に、他方のPRDアンプ(第2のPRDアンプ590b)で符号間干渉成分の推定を行うといったインターリーブ動作が実行されるようになっている。
【0049】
ここで、符号間干渉成分の推定動作を行っている方のPRDアンプでは、当該PRDアンプのプリチャージも同時に行っており、トランスファゲート5921および5922により入力レベルを所定の電位(プリチャージ電位Vpr)とするようになっている。なお、このプリチャージ時間は、インターリーブのデータ読み出しの裏の時間で行っており、データ転送サイクルには影響を与えることはない。
【0050】
本第7実施例の信号伝送システムによれば、入力信号(データDD,/DD)に含まれる符号間干渉のうち信号伝送系の一次応答に起因する成分は除去されるため、信号のDCドリフトに影響を受けない安定な受信が可能になる。また、上述したように、例えば、キャパシタC10aおよびC10bの容量C10と、キャパシタC20aおよびC20bの容量C20との関係を、C10=C20としたオートゼロレシーバにおいても、同相雑音等を取り除くことができ、大きな同相ノイズ耐性が得られることになる。
【0051】
図24は本発明の信号伝送システムの第8実施例を概略的に示すブロック回路図である。図24において、参照符号501はクロックclk用の送信側駆動回路(クロックドライバ)、502はクロック用の配線、503はクロックレシーバ、そして、611〜61nは可変遅延回路(クロックタイミング調整回路)を示している。
【0052】
図24に示されるように、本第8実施例の信号伝送システムは、受信側において、送られてきたクロックclkを各入力ラッチ541〜54nに設けた可変遅延回路611〜61nでタイミング調整して該各入力ラッチ541〜54nのデータ取り込みタイミングを最適なものとするようになっている。
ここで、クロックclkは、データDD1〜DDnと共に送信側が送る(常に、”0,1,0,1,…”と変化を続ける特殊なデータとして送る)ものであり、送信されてくるデータおよびクロックclkは、たとえ送信側のクロック発生回路にジッタ(Jitter) があっても、全て共通のジッタが生じるだけである。従って、本第8実施例の信号伝送システムにおいて、このクロックclkを使ってデータをラッチする分には、ジッタは何ら悪影響を及ぼさないことになる。
【0053】
図25は本発明の信号伝送システムの第9実施例を概略的に示すブロック回路図である。図25において、参照符号602,621はラッチ回路、603はチャージポンプ回路、604,641,651は可変遅延回路、そして、661は遅延量記憶回路を示している。ここで、ラッチ回路602の出力は2段のインバータを介してチャージポンプ回路603に供給されている。
【0054】
図25に示されるように、本第9実施例の信号伝送システムにおいても、上述した第8実施例と同様に、クロックclkをデータDD1(DD1〜DDn)と同様に送信側から伝送するようになっている。このクロックclkは、他のデータ受信用ラッチと同様の入力ラッチ(ラッチ)602によりラッチされるが、このラッチ602において、クロックclkの取り込みを行うストローブ信号としては、可変遅延回路604を介した内部クロックclkiが使用されるようになっている。すなわち、ラッチ602を動作させるのは、受信側の基準クロック(内部クロックclki)を可変遅延段(可変遅延回路604)に通して得られたクロックとされている。
【0055】
以上において、入力ラッチ602の出力が”0”ならば遅延増加(ダウン:DN)とし、”1”ならば遅延減少(アップ:UP)という信号を出して内部クロックclkiに遅延を与えれば、クロックclkをラッチするタイミングを内部クロックclkiの立ち上がりにロックさせることができる。そして、遅延の制御としてはUP/DN信号によりチャージポンプ回路603を動作させ、チャージポンプ回路603からの遅延制御信号DCSを可変遅延回路604に与える。また、遅延制御信号DCSを可変遅延回路641に供給して他のデータ線用の入力ラッチ621のクロックタイミングも同様に可変制御することにより、クロックclkとデータDD1に同時に加わるジッタ成分を上述の第8実施例と同様に取り除いて、出力に影響を及ぼさないようにすることができる。本第9実施例の信号伝送システムは、前述した第8の実施例の利点に加えて、クロックclkに乗ったノイズを除去することができること、クロックclkの受信もデータDD1(DD1〜DDn)の受信も全く同一のラッチ602,621を使えるため、クロック受信系での位相のずれをデータ受信系での位相とあわせる工夫を行う必要がないという利点がある。
【0056】
図26は図25の信号伝送システムの変形例を概略的に示すブロック回路図である。
図25と図26との比較から明らかなように、本変形例においては、各データDD1(DD1〜DDn)に対して設けた内部クロックclkiを遅延する可変遅延回路(641)を取り除き、クロック用のラッチ602のストローブ信号として供給する可変遅延回路604の出力を各データDD1の可変遅延回路651に供給するようになっている。
【0057】
図27は本発明の信号伝送システムの第10実施例を概略的に示すブロック回路図であり、例えば、8B/10Bのようにデータ系列中にクロック成分があることが保証されているコーディングに対して適用可能なものである。ここで、図27において、参照符号671〜673はラッチ回路を示している。
図27に示されるように、本第10実施例の信号伝送システムは、例えば、8B/10B等によりデータおよびクロックがコーディングされた信号を3つのラッチ671,672,673により取り込むようになっている。すなわち、ラッチ671および672にはストローブ信号(内部クロック)φ02が供給され、また、ラッチ673にはストローブ信号(内部クロック)φ01が供給されている。ここで、ストローブ信号φ01およびφ02は、位相が180度ずれた信号となっている。
【0058】
図28は図27の信号伝送システムにおける動作の一例を説明するためのタイミング図であり、図29は図27の信号伝送システムにおける各ラッチ回路の出力と内部クロック状態の関係を示す図である。
図28に示されるように、ストローブ信号φ01とストローブ信号02とは位相が180度ずれており、例えば、ストローブ信号φ01の立ち上がりタイミングがデータ(例えば、8B/10Bによりコーディングされた信号)の遷移領域(トランジェント領域:DT)の時、ストローブ信号φ02の立ち上がりタイミングはデータが確定している期間の中央になる。ここで、ラッチ671および672にはストローブ信号φ02が供給されているため、例えば、現在受け取っているデータDBはラッチ671の出力となり、また、データDBよりも1つ前のデータDAはラッチ672の出力になる。すなわち、ストローブ信号φ01により取り込みを行ったラッチ673の出力がデータのトランジェント領域(データウィンドウの境界)DTであれば、このストローブ信号φ01に対して180度だけ位相のずれたストローブ信号φ02により取り込みを行ったラッチ671によりデータを正しく出力することができることになる。
【0059】
図29は、ラッチ671の出力(現在のデータDB)、ラッチ672の出力(1つ前のデータDA)、および、ラッチ673の出力(トランジェント領域のデータDT)と、内部クロック(ストローブ信号φ01,φ02)との関係を示している。すなわち、DA,DT,DBが”0,0,1”または”1,1,0”の場合は、内部クロック(φ01,φ02)が進んでいる(速い)場合であり、例えば、信号DNにより該内部クロック(φ01,φ02)を遅らせる。また、DA,DT,DBが”0,1,1”または”1,0,0”の場合は、内部クロック(φ01,φ02)が遅れている(遅い)場合であり、例えば、信号UPにより該内部クロック(φ01,φ02)を進ませる。ここで、信号UP,DNによる内部クロックの調整には、例えば、チャージポンプ回路および可変遅延回路、或いは、他の知られている回路を使用して行うことができる。
【0060】
なお、本第10実施例の信号伝送システムにおいて、通常のデータのラッチタイミングの調整をするためには特別の期間(キャリブレーションモード)を設けることになるが、例えば、8B/10B等のコーディングを行ってデータ系列中にクロック成分があることが保証されていればデータ受信中(データ伝送モード)に常に調整作業を行うことも可能である。
【0061】
図30は本発明の信号伝送システムの第11実施例を説明するためのタイミング図である。本第11実施例の信号伝送システムは、例えば、図24に示す第8実施例と同様の構成において、送信側で通常のデータよりも180°位相のずれた位相調整用データDDP(0,1,0,1,…の系列)を送り、受信側でこの位相調整用データDDPにクロックclkを同期させる。例えば、データウィンドウの境にクロックclkの立ち上がりおよび立ち下がりタイミングが一致するように可変遅延回路の遅延量を制御する。なお、図30はDDR(Double Data Rate) の場合を示し、すなわち、クロックclkの立ち上がりおよび立ち下がり両方のタイミングでデータを取り込む場合の例を示している。なお、本発明に係る信号伝送システムの各実施例においても、DDRを適用してクロックの立ち上がりおよび立ち下がり両方のタイミングでデータを取り込むことができるのはいうまでもない。
【0062】
そして、位相調整用データDDPにクロックclkを同期させた後、実際のデータDD(DD1〜DDn)を送るが、実際のデータDDは、位相調整用データDDPに対して180度位相が異なるため、位相調整用データDDPに同期したクロックclkの立ち上がりおよび立ち下がりタイミングがデータウィンドウの中央(データが確定している期間の中央)に位置することになる。
【0063】
このように、本第11実施例の信号伝送システムは、受信側にクロックの位相を180度ずらす回路等を設ける必要が無く受信回路を簡略化することができ、例えば、受信側における消費電力を低減することができる。
図31および図32は本発明の信号伝送システムの第12実施例を示すブロック回路図である。図31および図32において、参照符号680はDLL(Delay Locked Loop) 回路、681はクロックclk用のラッチ部、682は制御信号発生回路、683はアップダウンカウンタ(UDC)、684は位相インターポレータ(PIP)、そして、685はクロック発生回路(CLKGE)を示している。また、参照符号6811〜681nはデータDD1〜DDn用のラッチ部、6841〜684nは位相インターポレータ(PIP)、6861〜686nは加算回路、6871〜687nは各データ線(521〜52n)用の初期値設定回路、6881〜688nはリタイミング回路、そして、6891〜689nはデスキューおよびシリアル−パラレル変換回路(DSKW&SPC)を示している。
【0064】
図31および図32に示されるように、本第12実施例の信号伝送システムにおいて、クロック信号線502を介して伝送されたクロックclkは、クロック用ラッチ部681により取り込まれる。クロック用ラッチ部681は、クロックclkが供給され、インターリーブ動作する2つのラッチ回路681aおよび681bを備えて構成され、各ラッチ回路681aおよび681bは、位相インターポレータ684からの信号(ストローブ信号)によりクロックclkを所定のタイミングで取り込むようになっている。
【0065】
制御信号発生回路682は、ラッチ回路681a,および681bの出力に応じてアップ信号UPおよびダウン信号DNをアップダウンカウンタ683に出力し、アップダウンカウンタ683は、このアップ信号UPおよびダウン信号DNをカウントして位相インターポレータ684をフィードバック制御してラッチ回路681aおよび681bのストローブ信号のタイミングを制御するようになっている。また、アップダウンカウンタ683の出力は、各データDD1〜DDn用の位相インターポレータ6841〜684nにも供給され、それぞれラッチ部6811〜681nのラッチ回路6811a,6811b〜681na,681nbの取り込みタイミングを制御するようになっている。
【0066】
ここで、各データ線521〜52nに対しては、例えば、電源投入時等にキャリブレーションモードとして位相調整試験を行い、各信号線毎の遅延量を格納する初期値設定回路6871〜687nが設けられ、この初期値とアップダウンカウンタ683の出力とを加算回路6861〜686nで加算して位相インターポレータ6841〜684nに供給し、各信号線間における初期状態での位相のばらつきを吸収して、通常のデータ伝送モードで正しくデータを取り込むようになっている。また、各位相インターポレータ684,6841〜684nに対しては、マスタークロック(受信側のクロック)clkmをDLL回路680で処理してクロックclkmの周波数fを1/8にした(8分周した)4相のクロックを供給するようになっている。なお、アップダウンカウンタ683から位相インターポレータ684,6841〜684nに供給される信号、および、初期値設定回路6871〜687nに格納される初期値は、例えば、それぞれ6ビットの信号とされている。また、アップダウンカウンタ683は、例えば、図25に示す第9実施例におけるチャージポンプ603に対応するものである。ただし、第9実施例におけるチャージポンプ603は、クロックの位相情報をアナログ的に処理するのに対して、本第12実施例におけるアップダウンカウンタ683は、クロックの位相情報をディジタル値として処理する点で異なる。
【0067】
位相インターポレータ684の出力は、クロック発生回路685に供給されると共に各リタイミング回路6881〜688nに供給され、該クロック発生回路685は、ロジック用のクロックclkcを発生する。また、リタイミング回路6881(6881〜688n)は、3つのラッチ回路6881a,6881bおよび6881cを備えて構成され、ラッチ回路6881aにはクロック用ラッチ部681のラッチ回路681aと同じストローブ信号が供給され、また、ラッチ回路6881bおよび6881cにはクロック用ラッチ部681のラッチ回路681bと同じストローブ信号が供給されている。
【0068】
このリタイミング回路6881〜688nにより、例えば、図15に示すような各データDD1〜DDnが同一のタイミングで変化する信号が得られることになる。しかしながら、図15を参照して説明したように、これらのデータDD1〜DDn間では、1ビット以上の遅れが存在する可能性がある。そこで、リタイミング回路6881〜688nの出力は、デスキューおよびシリアル−パラレル変換回路(DSKW&SPC)6891〜689nに供給され、最もタイミングの遅いデータに全てのデータの出力タイミングが一致するように処理される。さらに、デスキューおよびシリアル−パラレル変換回路6891〜689nでは、データのシリアル−パラレル変換が行われ、これにより、ロジック回路(受信側回路)における動作周波数を低下させるようになっている。
【0069】
このように、本第12実施例の信号伝送システムによれば、クロックの位相情報の分配をディジタル信号で行うために、この伝送過程でジッタが発生する懸念がなく、多ビットの信号送受信を安定に行なうことができる。
上述したように、本発明の各実施例によれば、例えば、データ周期の何倍ものスキューがある場合にも正しく信号を受信でき、しかも信号の取り込みタイミングはデータ線毎に最適化されるため高速で誤りのない信号伝送が可能になる。
【0070】
【発明の効果】
以上、詳述したように、本発明の信号伝送システムによれば、スキューの影響を受けること無く、高速で誤りのない大容量の信号伝送を行うことができる。
【図面の簡単な説明】
【図1】従来の信号伝送システムの一例を概略的に示すブロック回路図である。
【図2】本発明に係る信号伝送システムの原理構成を概略的に示すブロック回路図である。
【図3】図2の信号伝送システムにおける動作の一例を説明するためのタイミング図(その1)である。
【図4】図2の信号伝送システムにおける動作の一例を説明するためのタイミング図(その2)である。
【図5】本発明の信号伝送システムの第1実施例を概略的に示すブロック回路図である。
【図6】図5の信号伝送システムにおける動作の一例を説明するためのタイミング図である。
【図7】図5に示す信号伝送システムの変形例を概略的に示すブロック回路図である。
【図8】図7の信号伝送システムの変形例における動作の一例を説明するためのタイミング図である。
【図9】本発明の信号伝送システムの第2実施例を概略的に示すブロック回路図である。
【図10】本発明の信号伝送システムの第3実施例を概略的に示すブロック回路図である。
【図11】本発明の信号伝送システムの第4実施例を概略的に示すブロック回路図である。
【図12】図11の信号伝送システムにおける位相インターポレータの一例を示す回路図である。
【図13】本発明の信号伝送システムの第5実施例を概略的に示すブロック回路図である。
【図14】図13の信号伝送システムにおける動作の一例を説明するためのタイミング図(その1)である。
【図15】図13の信号伝送システムにおける動作の一例を説明するためのタイミング図(その2)である。
【図16】本発明の信号伝送システムの第6実施例を概略的に示すブロック回路図である。
【図17】図16の信号伝送システムにおける動作の一例を説明するためのタイミング図(その1)である。
【図18】図16の信号伝送システムにおける動作の一例を説明するためのタイミング図(その2)である。
【図19】本発明の信号伝送システムの第7実施例を概略的に示すブロック図である。
【図20】図19の信号伝送システムにおけるPRDアンプの一例を示す回路図である。
【図21】図19の信号伝送システムに使用するタイミング信号を説明するための図である。
【図22】図19の信号伝送システムにおける動作の一例を説明するための図(その1)である。
【図23】図19の信号伝送システムにおける動作の一例を説明するための図(その2)である。
【図24】本発明の信号伝送システムの第8実施例を概略的に示すブロック回路図である。
【図25】本発明の信号伝送システムの第9実施例を概略的に示すブロック回路図である。
【図26】図25の信号伝送システムの変形例を概略的に示すブロック回路図である。
【図27】本発明の信号伝送システムの第10実施例を概略的に示すブロック回路図である。
【図28】図27の信号伝送システムにおける動作の一例を説明するためのタイミング図である。
【図29】図27の信号伝送システムにおける各ラッチ回路の出力と内部クロック状態の関係を示す図である。
【図30】本発明の信号伝送システムの第11実施例を説明するためのタイミング図である。
【図31】本発明の信号伝送システムの第12実施例を示すブロック回路図(その1)である。
【図32】本発明の信号伝送システムの第12実施例を示すブロック回路図(その2)である。
【符号の説明】
511〜51n…送信側駆動回路(ドライバ)
520,521〜52n…信号線(データ信号線)
530,531〜53n…タイミング調整回路(最適タイミング規定手段)
540,541〜54n…データ取り込み回路(入力ラッチ)
5301…位相比較回路
5302,5303…可変遅延回路
5311…位相インターポレータ
clk,clk1〜clkn…クロック
DD,DD1〜DDn…データ(信号)
Claims (7)
- 複数の信号線を用いて信号を送信および受信する信号伝送システムであって、
前記信号の送信および受信の過程で生じる信号の遅延量を前記各信号線毎のスキューに応じて、該各信号線に対する受信回路での信号の取り込みタイミングを当該各信号線にとって最適なものに調整するタイミング調整手段を備え、
該タイミング調整手段は、複数のクロックを補間して新たなクロックを生成する位相インターポレータを備え、該位相インターポレータで生成された新たなクロックが前記各信号の取り込みのために前記各受信回路を駆動するクロックとなり、当該各受信回路を駆動するクロックに対してそれぞれ実効的に可変の遅延を与えることを特徴とする信号伝送システム。 - 請求項1に記載の信号伝送システムにおいて、前記位相インターポレータは、異なる位相の複数のクロックから中間の位相の新たなクロックを発生させることを特徴とする信号伝送システム。
- 請求項1に記載の信号伝送システムにおいて、前記位相インターポレータは、異なる遅延量を有する複数のクロックから中間の遅延量を有する新たなクロックを発生させることを特徴とする信号伝送システム。
- 請求項1〜3のいずれか1項に記載の信号伝送システムにおいて、前記各信号の取り込みのために前記各受信回路を駆動するクロックは、専用クロック線上の信号から得られようになっていることを特徴とする信号伝送システム。
- 請求項1〜3のいずれか1項に記載の信号伝送システムにおいて、前記各信号の取り込みのために前記各受信回路を駆動するクロックは、データ線または専用クロック線上の信号と該受信回路側で持っている内部基準クロックとの位相比較を行い、該位相比較の結果に基づいて内部で発生するようになっていることを特徴とする信号伝送システム。
- 請求項1〜5のいずれか1項に記載の信号伝送システムにおいて、前記タイミング調整手段は、受信側にデータを遅延する遅延回路を備えたことを特徴とする信号伝送システム。
- 請求項6に記載の信号伝送システムにおいて、前記遅延回路は、アナログ信号の遅延が可能な可変遅延回路として構成されていることを特徴とする信号伝送システム。
Priority Applications (18)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07940198A JP4063392B2 (ja) | 1998-03-26 | 1998-03-26 | 信号伝送システム |
US09/093,056 US6247138B1 (en) | 1997-06-12 | 1998-06-08 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
DE69841282T DE69841282D1 (de) | 1997-06-12 | 1998-06-10 | egrierten Halbleiterschaltkreis unter deren Anwendung und Signalübertragungssystem |
DE69837689T DE69837689T2 (de) | 1997-06-12 | 1998-06-10 | Zeitgeberschaltung, Vorrichtung und System für integrierten Halbleiterschaltkreis unter deren Anwendung und Signalübertragungssystem |
TW087109230A TW387065B (en) | 1997-06-12 | 1998-06-10 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor intergrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
EP04014101A EP1489619B1 (en) | 1997-06-12 | 1998-06-10 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
EP04014103A EP1492121B1 (en) | 1997-06-12 | 1998-06-10 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
DE69833467T DE69833467T2 (de) | 1997-06-12 | 1998-06-10 | Zeitgeberschaltung, Vorrichtung und System für integrierten Halbleiterschaltkreis unter deren Anwendung und Signalübertragungssystem |
EP98110643A EP0884732B1 (en) | 1997-06-12 | 1998-06-10 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
DE69840135T DE69840135D1 (de) | 1997-06-12 | 1998-06-10 | egrierten Halbleiterschaltkreis unter deren Anwendung und Signalübertragungssystem |
EP04014102A EP1492120B1 (en) | 1997-06-12 | 1998-06-10 | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
KR1019980022089A KR100313820B1 (ko) | 1997-06-12 | 1998-06-12 | 반도체 집적회로 장치 및 타이밍 신호 발생회로 |
KR1020000084146A KR100399427B1 (ko) | 1997-06-12 | 2000-12-28 | 위상보간기 |
KR1020000084144A KR100340298B1 (ko) | 1997-06-12 | 2000-12-28 | 신호 전송 시스템 |
KR1020000084145A KR100346804B1 (ko) | 1997-06-12 | 2000-12-28 | 타이밍 신호 발생 회로, 반도체 집적회로 장치, 및 반도체 집적회로 시스템 |
US09/794,084 US6484268B2 (en) | 1997-06-12 | 2001-02-28 | Signal transmission system having a timing adjustment circuit |
US10/278,800 US7496781B2 (en) | 1997-06-12 | 2002-10-24 | Timing signal generating circuit with a master circuit and slave circuits |
US12/358,861 US8065553B2 (en) | 1997-06-12 | 2009-01-23 | Phase interpolator for a timing signal generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07940198A JP4063392B2 (ja) | 1998-03-26 | 1998-03-26 | 信号伝送システム |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007263149A Division JP4481326B2 (ja) | 2007-10-09 | 2007-10-09 | 信号伝送システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11275066A JPH11275066A (ja) | 1999-10-08 |
JP4063392B2 true JP4063392B2 (ja) | 2008-03-19 |
Family
ID=13688846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07940198A Expired - Fee Related JP4063392B2 (ja) | 1997-06-12 | 1998-03-26 | 信号伝送システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4063392B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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CN107209225A (zh) * | 2015-02-04 | 2017-09-26 | 泰拉丁公司 | 使用校准的单个时钟源同步串行器‑解串器协议的高速数据传输 |
US10020035B2 (en) | 2016-09-07 | 2018-07-10 | Toshiba Memory Corporation | Reception circuit |
US10522231B2 (en) | 2018-02-21 | 2019-12-31 | Toshiba Memory Corporation | Semiconductor memory device |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6636993B1 (en) * | 1999-02-12 | 2003-10-21 | Fujitsu Limited | System and method for automatic deskew across a high speed, parallel interconnection |
JP3880302B2 (ja) * | 2000-10-12 | 2007-02-14 | 富士通株式会社 | 位相合成回路およびタイミング信号発生回路 |
US6434081B1 (en) * | 2000-05-12 | 2002-08-13 | Micron Technology, Inc. | Calibration technique for memory devices |
JP2002101078A (ja) * | 2000-09-26 | 2002-04-05 | Meidensha Corp | 並列データ読込み回路 |
US20030043926A1 (en) | 2001-08-31 | 2003-03-06 | Fujitsu Limited | Circuit and method for generating a timing signal, and signal transmission system performing for high-speed signal transmission and reception between LSIs |
JP2003078511A (ja) * | 2001-08-31 | 2003-03-14 | Fujitsu Ltd | 信号伝送システム |
JP4353351B2 (ja) * | 2001-11-29 | 2009-10-28 | 株式会社大一商会 | 遊技機試験システム |
AU2002353298A1 (en) * | 2001-12-11 | 2003-06-23 | Koninklijke Philips Electronics N.V. | A system with a clocked interface |
JP2003218847A (ja) * | 2002-01-28 | 2003-07-31 | Nec Corp | データ受信方式 |
JP3849550B2 (ja) * | 2002-03-05 | 2006-11-22 | セイコーエプソン株式会社 | 半導体集積回路 |
JP3476453B1 (ja) * | 2002-06-28 | 2003-12-10 | 沖電気工業株式会社 | クロック信号供給回路 |
JP4122204B2 (ja) * | 2002-09-27 | 2008-07-23 | 松下電器産業株式会社 | 同期回路 |
US7477078B2 (en) * | 2004-02-02 | 2009-01-13 | Synthesys Research, Inc | Variable phase bit sampling with minimized synchronization loss |
CN100533976C (zh) * | 2004-05-26 | 2009-08-26 | 松下电器产业株式会社 | 时滞校正装置 |
JP4291225B2 (ja) * | 2004-06-30 | 2009-07-08 | 富士通株式会社 | パラレルデータを受信する装置および方法 |
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EP1653650B1 (en) * | 2004-10-27 | 2007-08-08 | Agilent Technologies, Inc. | Source synchronous sampling |
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JP4774005B2 (ja) | 2007-04-11 | 2011-09-14 | ザインエレクトロニクス株式会社 | 受信装置 |
JP5070228B2 (ja) * | 2009-01-21 | 2012-11-07 | 株式会社日立製作所 | 半導体装置 |
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JP5849757B2 (ja) | 2012-02-17 | 2016-02-03 | セイコーエプソン株式会社 | レシーバー回路、通信システム及び電子機器 |
US9882823B2 (en) * | 2012-03-08 | 2018-01-30 | Marvell World Trade Ltd. | Systems and methods for blocking transmission of a frame in a network device |
JP6354485B2 (ja) | 2014-09-18 | 2018-07-11 | 富士通株式会社 | 位相制御回路及び受信装置 |
JP6514001B2 (ja) * | 2015-03-31 | 2019-05-15 | 株式会社メガチップス | 受信装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050201 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070312 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070814 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071009 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071225 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140111 Year of fee payment: 6 |
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