KR100681041B1 - 직렬 데이터 수신 회로 및 방법. - Google Patents

Abstract

본 발명은 직렬 데이터 수신 회로 및 방법에 관한 것으로, 특히 비트 스트림의 소정 비트의 주기성 여부에 따라 샘플링 클럭 신호의 위상을 제어하는 직렬 데이터 수신 회로 및 방법에 관한 것이다.

본 발명에 따른 직렬 데이터 수신 회로는 제1클럭 신호에 따라 입력되는 직렬 데이터를 샘플링하는 리타이밍부와, 상기 제1클럭 신호에 따라 상기 샘플링된 직렬 데이터를 병렬 데이터로 변환하기 위한 디멀티플렉서와, 상기 변환된 병렬 데이터중 소정 비트의 주기성 여부에 따라 위상 제어신호를 발생하는 위상 제어부 및 제2클럭신호로부터 주파수 또는 위상 합성하여 상기 제1클럭신호를 발생하고, 상기 위상 제어신호에 따라 상기 제1클럭신호의 위상을 변경하는 클럭 발생부를 포함하여 이루어진다.

본 발명에 의하면, 지터 및 잡음 성분에 강하고 안정된 수신 기능을 제공하면서도 저 소비전력이 가능하게 된다.

직렬, 수신, PLL, DLL, 위상제어, 클럭

Description

직렬 데이터 수신 회로 및 방법.{Circuit and Method for Serial Data Receiver}

도 1은 종래의 직렬 데이터 송수신 회로를 설명하기 위한 구성 블록도이다.

도 2a 내지 도 2b는 종래의 샘플링 과정을 설명하기 위한 개략도이다.

도 3은 본 발명에 따른 직렬 데이터 수신 회로의 구성 블록도이다.

도 4a는 본 발명에 따른 수신 회로의 입력 직렬 데이터 및 클록 신호의 타이밍도를 도시한 것이다.

도 4b는 도 3에 도시된 리타이밍 회로에서 1비트 직렬 데이터의 정상적인 샘플링 구간과 그렇지 않은 구간을 설명하기 위한 파형도이다.

도 5는 도 3에 도시된 클럭 발생부의 동작을 설명하기 위한 파형도이다.

도 6 내지 도 7은 도 3에 도시된 위상 제어부의 위상 제어 과정을 설명하기 위한 도면이다.

본 발명은 직렬 데이터 수신 방법 및 회로에 관한 것으로, 특히 비트 스트림의 소정 비트의 주기성을 이용하여 샘플링 클럭 신호를 제어함으로써, 지터 성분 및 잡음 성분에 강하고 안정된 수신이 가능하면서도 저 소비전력이 가능한 직렬 데이터 수신 회로 및 방법에 관한 것이다.

최근, 정보화 기술의 급속한 발전과 함께 정보 기기내 또는 장비간의 데이터 통신에 있어서의 고속화 및 안정화된 데이터 통신을 요구에 따른 많은 송수신 회로들이 개발 및 상용화되고 있다.

특히, 이러한 송수신 회로는 외부의 각종 잡음원 및 송수신 회로내의 잡음 성분에도 불구하고 안정화된 데이터 통신을 수행할 수 있어야 한다.

도 1은 종래의 직렬 송수신 회로를 설명하기 위한 도면으로, 송신기(10) 및 수신기(20) 및 그 사이의 보드간 또는 시스템간의 통신 채널(30)로 구성된다.

먼저, 송신기(10)는 병렬 데이터를 직렬 변환하기 위한 제1클럭신호(CLK1)와 데이터 샘플링을 위한 제2클럭신호(CLK2)를 각각 발생하는 클럭 발생부(1), 제1클럭신호(CLK1)에 따라 입력되는 병렬 입력 데이터(Din)를 직렬 데이터로 변환하기 위하여 순차적으로 선택 출력하는 멀티플렉서(2), 제2클럭 신호(CLK2)에 따라 멀티플렉서(2)의 직렬 데이터를 샘플링하는 리타이밍부(3), 리타이밍부(3)의 출력을 소진폭의 신호로 변환 및 출력하는 출력버퍼(4)로 구성된다.

또한, 수신기(20)는 소진폭의 직렬 입력 데이터를 로직 레벨로 버퍼링하는 입력버퍼(11), 샘플링을 위한 제3클럭신호(CLK3)와 직렬데이터를 병렬 데이터로 변환하기 위한 제4클럭신호(CLK4)를 각각 발생하는 클럭 발생부(12), 제3클럭신호 (CLK3)에 따라 입력되는 직렬 데이터를 샘플링하기 위한 리타이밍부(13), 제4클럭신호(CLK4)에 따라 직렬 데이터를 병렬 데이터로 변환하기 위한 디멀티플렉서(14)로 구성된다.

도 2a 및 도 2b는 종래의 직렬 송수신회로의 샘플링 과정을 설명하기 위한 도면이다.

먼저, 도 2a는 1비트의 직렬 데이터를 중앙 구간에서 한번의 샘플링을 통해 데이터를 검출하는 것을 보여주며, 도 2b는 1비트의 직렬 데이터를 여러번의 샘플링을 통해 데이터를 검출하는 것을 보여준다.

이때, 도 2a에 도시된 바와 같이, 한번의 샘플링을 통해 데이터를 검출하는 경우에는 소비 전력은 크지 않으나, 클럭 발생부(1,12)의 지터 성분 및 정적 위상 옵셋(static phase offset)으로 인한 지터 성분에 의해 타이밍 마진이 크게 줄어든다는 단점을 가지게 된다.

또한, 반대로 도 2b에 도시된 바와 같이, 여러번의 샘플링을 통해 데이터를 검출하는 경우에는 각종 지터 성분 및 잡음 성분에 대한 충분한 타이밍 마진을 확보할 수 있으나, 내부 동작 속도의 증가로 소비 전력이 커지고 또한 회로 복잡해지는 단점을 가지게 된다.

본 발명은 비트 스트림의 소정 비트의 주기성 여부에 따라 샘플링 클럭 신호의 위상을 제어함으로써, 한번의 샘플링만으로도 충분한 타이밍 마진을 확보할 수 있어, 안정된 수신 기능을 제공하면서도 저소비 전력을 달성할 수 있는 직렬 데이터 수신 회로 및 방법을 제공하는데 그 목적이 있다.

상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 직렬 데이터 수신 회로는 제1 클럭 신호에 따라 입력되는 직렬 데이터를 샘플링하는 리타이밍부와, 상기 제1 클럭 신호에 따라 상기 샘플링된 직렬 데이터를 병렬 데이터로 변환하기 위한 디멀티플렉서와, 상기 변환된 병렬 데이터중 소정 비트의 주기성 여부에 따라 위상 제어신호를 발생하는 위상 제어부 및 제2 클럭신호로부터 주파수 또는 위상 합성하여 상기 제1 클럭신호를 발생하고, 상기 위상 제어신호에 따라 상기 제1 클럭신호의 위상을 변경하는 클럭 발생부를 포함하는 것을 특징으로 한다.

여기서, 상기 직렬 데이터를 로직레벨로 증폭 및 버퍼링을 위한 제1 버퍼와, 상기 제2 클럭신호를 로직레벨로 증폭 및 버퍼링을 위한 제2 버퍼를 추가 구성하는 것이 바람직하다.

여기서, 상기 클럭 발생부는 위상 동기 루프 또는 지연 동기 루프로 구성됨이 바람직하다.

또한, 본 발명에 따른 직렬 데이터 수신 방법은 제1 클럭 신호에 따라 입력되는 직렬 데이터를 샘플링하는 제1단계와, 상기 제1 단계로부터 출력되는 샘플링된 데이터를 상기 제1 클럭 신호에 따라 병렬 데이터로 변환하는 제2 단계와, 상기 변환된 병렬 데이터중 소정 비트의 주기성 여부에 따라 위상 제어신호를 발생하는 제3 단계 및 제2 클럭 신호로부터 주파수 또는 위상 합성하여 상기 제1클럭 신호를 발생하고, 상기 위상 제어신호에 따라 상기 제1클럭신호의 위상을 변경하는 제4단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하고자 한다.

도 3은 본 발명에 따른 고속 직렬 수신 회로의 구성 블럭도를 도시한 것이다.

직렬 수신 회로는 입력되는 직렬 데이터(SDATA)를 로직 레벨로 증폭 및 버퍼링하기 위한 입력버퍼(31), 기준 클럭신호(REF_CLK)를 로직 레벨로 증폭 및 버퍼링하기 위한 입력버퍼(32), 입력버퍼(32)로부터의 기준 클럭신호(REF_CLK) 및 위상 제어신호(PCON)에 따라 클럭 신호를 발생하는 클럭 발생부(34), 클럭 신호에 따라 입력 버퍼(31)의 출력 신호를 샘플링하는 리타이밍부(33), 클럭 신호에 따라 리타이밍부(33)으로부터의 직렬 데이터를 병렬 데이터로 변환하기 위한 디멀티플렉서(35), 디멀티플렉서(35)의 출력 데이터(DOUT)중 소정 비트 신호를 입력받아 위상 제어신호(PCON)를 발생하는 위상 제어부(36)로 구성된다.

이러한 구성에 따른 동작을 첨부된 도 4 내지 도 7를 참조하여 살펴보면 다음과 같다.

먼저, 본 발명은 종래의 송수신 회로와 달리, 기준 클럭 신호(REF_CLK)를 추가 이용한다.

직렬 입력 데이터(SDATA) 및 기준 클럭신호(REF_CLK)는 각각의 버퍼(31,32) 를 통해 로직 레벨로 증폭된 후, 각각 리타이밍부(33) 및 클럭 발생부(34)로 각각 입력된다.

이때, 도 4a는 직렬 입력 데이터(SDATA) 및 기준 클럭 신호(REF_CLK)의 파형을 각각 도시한 것으로, 기준 클럭 신호(REF_CLK)은 직렬 입력 데이터(SDATA)의 주기내에 직렬화 되어 있음을 보여준다.

이때, 리타이밍부(33)는 클럭 발생부(34)의 클럭 신호(SCLK)에 따라 버퍼(31)을 통해 입력되는 직렬 입력 데이터(SDATA)를 샘플링 동작을 수행하고 샘플링된 데이터는 디멀티플렉서(35)을 통해 병렬 데이터로 변환된 최종 출력 데이터(Dout)를 얻게 된다.

이때, 위상 제어부(36)은 병렬 출력 데이터(Dout)중에 특정 비트(PDATA)의 주기성을 이용하여 클럭 발생부(34)를 제어하여 가장 이상적인 샘플링 클럭 신호(SCLK)이 발생될 수 있도록 위상 제어신호(PCON)를 발생한다.

도 4b는 리타이밍부(33)의 샘플링 클럭의 위치를 설명하기 위한 도면으로, 도면 부호 A는 정상적인 샘플링 가능 구간을 나타내며, 도면 부호 B는 샘플링 오류가 발생할 수 있는 샘플링 구간을 나타낸다.

클럭 신호(SCLK)가 리타이밍부(33)에 입력되는 직렬 입력 데이터(SDATA)의 각 비트의 천이 구간(B)내에 있다면 샘플링한 데이터의 타이밍 마진은 줄어들게 된다.

만약, 타이밍 마진이 없어 로직 오류를 유발하게 되면 위상 제어를 위해 위상 제어부(36)에 입력된 특정 비트(PDATA)는 그 주기성을 잃게 된다.

이때, 위상 제어부(36)는 그 주기성을 찾을 때까지 클럭 발생부(34)에 위상 제어신호(PCON)를 발생하여 클럭 신호(SCLK)의 위상을 변경하도록 제어함으로써, 이상적인 샘플링 클럭의 위상을 검출할 수 있게 된다.

클럭 발생부(34)는 위상동기루프(PLL: Phase Locked Loop) 또는 지연동기루프(DLL: Delay Locked Loop)로 구성 할 수 있으며, 기준 클럭신호(REF_CLK)로부터 주파수 합성 또는 위상 합성 기능을 수행하여 클럭신호(SCLK)를 발생하며, 위상 제어신호(PCON)에 따라 클럭 신호(SCLK)의 위상을 변화시킨다.

이때, 클럭 발생부(34)는 단일 위상 또는 다중 위상의 클럭 신호를 발생할 수 있다.

이하, 다중 위상 즉, 직렬 입력 데이터(SDATA)가 8비트이고 8 위상 클럭 신호를 이용할 때의 상세 동작을 살펴보면 다음과 같다.

도 5은 클럭 발생부(34)가 8 위상(SCLK_P1~SCLK_P8)의 PLL을 사용하는 경우의 직렬 입력 데이터(SDATA) 대비 샘플링 클럭의 이상적인 파형도를 도시한 것이다.

이때, 각 위상간에는 등간격을 유지하며, 도면 부호 IDATA는 기준 클럭신호(REF_CLK)의 사이클 초기에 위치하는 직렬 입력 데이터(SDATA)의 첫 비트로, 실제 주기성을 띠는 임의의 i번째 신호로 위상 제어부(36)에 입력되는 특정 비트(PDATA)에 해당하며, 위상 제어부(36)의 제어에 의해 새로 발생되는 클럭 신호(SCLK)는 PLL의 위상 개수를 늘리거나 또는 이미 생성된 8 위상 클럭 신호를 보간(interploation)함으로써 얻어진다.

위상 개수가 많을 수록 샘플링 클럭의 해상도는 높아지고, 또한 좀 더 안정적인 데이터 샘플링이 가능해진다.

도 6은 클럭 신호의 위상 사이의 보간 예시도로서, SCLK_P3 신호를 SCLK_P2 및 SCLK_P4 신호 사이에서 보간하는 경우를 나타낸 것이다.

여기서, 위상 제어부(36)는 데이터의 정중앙과 이를 기준으로 좌우로 2개씩, 총 5개의 위상 상태(S_-2,S_-1,S₀,S₊₁,S₊₂)를 가질 수 있다.

도 7은 다중 클럭 사이에 2개의 위상 보간을 했을 때의 위상 제어부(36)의 위상 상태를 도시한 것으로, 위상 제어부(36)는 지속적으로 특정 비트(PDATA)의 주기성을 검증하면서 주기성이 깨질때는 위상 상태가 (+) 방향, 또는 부(-) 방향으로 변화시키면서 추적하게 된다.

먼저, 위상 옵셋을 포함한 지터 성분이 없을 경우, 이상적인 초기 위상 상태는 S₀에서 시작하게 된다.

특정 비트(PDATA)의 주기성이 깨진 경우에는 그 주기성이 보장될 때까지 정방향(+) 또는 부방향(-)으로 순차적으로 상태 천이하게 되고 주기성이 복원되면 해당 상태로 고정된다.

이때, S_-2 상태에 도달한 경우에는 오버 플로워(over-flow) 처리후, S₊₂ 상태로 천이하며, 반대로 S₊₂ 상태에 도달한 경우에는 언더 플로워(under-flow) 처리한 후 S_-2 상태로 천이한다.

2개의 위상 보간시 오버 플로워는 -300°의 위상 천이가 발생하며, 언더 플로워는 +300°의 위상 천이가 발생한다.

또한, 위상 제어부(36)의 주기성을 갖는 비트 스트림중 선택된 특정 비트(PDATA)는 비디오 데이터의 수신시에는 데이터 인에이블, 수평 또는 수직 동기신호와 같은 주기성을 가지는 패턴 신호를 이용하는 것이 바람직하다.

이상에서 살펴본 바와 같이, 본 발명은 비트 스트림중 특정 비트의 주기성을 이용하여 샘플링 클럭 신호의 위상을 제어함으로써, 단 한번의 샘플링만으로도 여러번의 샘플링 하는 것과 같은 안정된 수신 기능을 제공하며, 저소비 전력하에서도 충분한 타이밍 마진을 확보할 수 있다는 효과가 있다.

Claims (6)

1. 제1 클럭 신호에 따라 입력되는 직렬 데이터를 샘플링하는 리타이밍부;

   상기 제1 클럭 신호에 따라 상기 샘플링된 직렬 데이터를 병렬 데이터로 변환하기 위한 디멀티플렉서(De-multiplexer);

   상기 변환된 병렬 데이터중 소정 비트의 주기성 여부에 따라 위상 제어신호를 발생하는 위상 제어부; 및

   제2 클럭신호로부터 주파수 또는 위상 합성하여 상기 제1 클럭신호를 발생하고, 상기 위상 제어신호에 따라 상기 제1 클럭신호의 위상을 변경하는 클럭 발생부를 포함하는 것을 특징으로 하는 직렬 데이터 수신 회로.
2. 제1항에 있어서,

   상기 직렬 데이터를 로직레벨로 증폭 및 버퍼링을 위한 제1 버퍼와, 상기 제2 클럭신호를 로직레벨로 증폭 및 버퍼링을 위한 제2 버퍼를 추가하는 것을 특징으로 하는 직렬 데이터 수신 회로.
3. 제1항에 있어서,

   상기 클럭 발생부는 위상 동기 루프로 구성되는 것을 특징으로 하는 직렬 데이터 수신 회로.
4. 제1항에 있어서,

   상기 클럭 발생부는 지연 동기 루프로 구성되는 것을 특징으로 하는 직렬 데이터 수신 회로.
5. 제1항에 있어서,

   상기 클럭 발생부는 위상 개수의 증가 또는 이미 생성된 클럭신호의 보간을 통하여 상기 제1 클럭신호를 발생하는 것을 특징으로 하는 직렬 데이터 수신 회로.
6. 제1 클럭 신호에 따라 입력되는 직렬 데이터를 샘플링하는 제1단계;

   상기 제1 단계로부터 출력되는 샘플링된 데이터를 상기 제1 클럭 신호에 따라 병렬 데이터로 변환하는 제2 단계;

   상기 변환된 병렬 데이터중 소정 비트의 주기성 여부에 따라 위상 제어신호를 발생하는 제3 단계; 및

   제2 클럭 신호로부터 주파수 또는 위상 합성하여 상기 제1클럭 신호를 발생하고, 상기 위상 제어신호에 따라 상기 제1 클럭신호의 위상을 변경하는 제4 단계를 포함하는 직렬 데이터 수신 방법.

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