JP5649496B2 - バーストｃｄｒ回路およびバースト信号から入力データ信号を再生する方法 - Google Patents

Description

この発明は、バースト信号から入力データ信号を再生するバーストＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路およびバースト信号から入力データ信号を再生する方法に関する。

近年、ＦＴＴＨ（Ｆｉｂｅｒ Ｔｏ Ｔｈｅ Ｈｏｍｅ）システムにおいて、親局側光送受信装置（ＯＬＴ：Ｏｐｔｉｃａｌ Ｌｉｎｅ Ｔｅｒｍｉｎａｌ）から加入者側光送受信装置（ＯＮＵ：Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ Ｕｎｉｔ）までを光ファイバで結び、光スプリッタにより１台のＯＬＴで多数のＯＮＵを収容するＰＯＮ（Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋｓ）システムが主流になっている（例えば、非特許文献１参照）。

このようなＰＯＮシステムにおいては、多数のＯＮＵからの上り信号を１台のＯＬＴで収容するので、各ＯＮＵからの光信号が時間的に多重されたＴＤＭ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式が適用される。そのため、各ＯＮＵからの光信号は、時間的に間欠したバースト信号となる。また、ＯＬＴから各ＯＮＵを結ぶ伝送路ファイバは、距離が不均一なので、各バースト信号の有する位相情報が互いに異なる。

ここで、ＯＬＴの光受信部には、このバースト信号からクロック信号を抽出するとともに、入力データ信号を再生するバーストＣＤＲ回路が設けられている。また、バーストＣＤＲ回路には、バースト信号から、システムにて所望のオーバヘッド時間以内に、周波数情報、位相情報をクロック信号として高速に抽出し、抽出されたクロック信号を用いて、入力データ信号をリタイミングして再生することが要求されている。

例えば、非特許文献１に標準仕様として規定されているバーストＣＤＲ回路のオーバヘッド時間は、１．２５Ｇｂｐｓの入力データビットレートに対し５００ビット以下の周波数・位相情報量に相当する４００ｎｓ以下である。なお、一般的な帰還制御型ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路では、このような少量の周波数・位相情報量から、正確にクロック信号を抽出することは困難である。

そこで、このようなバースト信号からクロック信号を高速に抽出し、入力データ信号を再生するものとして、以下のようなバーストＣＤＲ回路が提案されている（例えば、非特許文献２参照）。このバーストＣＤＲ回路は、マルチフェーズ・クロックジェネレータと、データサンプラと、データセレクタとを備えている。

マルチフェーズ・クロックジェネレータは、システムクロックと周波数同期したＰＯＮシステムにおいて、システムクロックと同期した多位相クロックを生成する。データサンプラは、光受信器から出力されたバースト入力信号データを、多位相クロックでサンプリングする。

データセレクタは、多位相クロックでサンプリングされたサンプリング出力データからデータエッジ位相（データ信号パルスの立ち上がり・立ち下がり変化点の位相）を検出し、データエッジ位相の検出結果に基づいて、データエッジ位相から位相余裕が最適と期待される位相（中心位相）のクロックでサンプリングされたサンプリング出力データを、セレクタ・リタイミングＤＦＦ回路でリタイミング再生データとして選択し、システムクロックに出力する。

これにより、常に、システムクロックと同期した多位相の連続クロックでバースト入力信号データをサンプリングし、サンプリング結果の中から最適な出力データを選択して、再生データとして出力することができる。そのため、高速なクロック信号の抽出（周波数同期した多位相クロックからの位相情報の抽出）、および抽出したクロック信号による入力データ信号の再生（最適なデータエッジ位相によるサンプリング出力データの選択および出力）が可能となる。

"Ｄｒａｆｔ Ａｍｅｎｄｍｅｎｔ ｔｏ ＩＥＥＥ Ｓｔｄ ８０２．３−２００８ ＩＥＥＥ ８０２．３ａｖ １０Ｇ−ＥＰＯＮ Ｔａｓｋ Ｆｏｒｃｅ"，２００９ Ｈ．Ｔａｇａｍｉ ｅｔ ａｌ．，"Ａ Ｂｕｒｓｔ−Ｍｏｄｅ Ｂｉｔ−Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ＩＣ Ｗｉｔｈ Ｌａｒｇｅ Ｔｏｌｅｒａｎｃｅ ｆｏｒ Ｐｕｌｓｅ−Ｗｉｄｔｈ Ｄｉｓｔｏｒｔｉｏｎ ｆｏｒ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ ＰＯＮ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，Ｖｏｌ．４１，Ｎｏ．１１，２００６

しかしながら、従来技術には、以下のような課題がある。
従来のバーストＣＤＲ回路は、上述した高速な応答速度を有するバーストＣＤＲ動作を実現するために、サンプリングする位相クロックとして、８位相程度の位相分解能を適用している。そのため、入力データが例えば１．２５Ｇｂｐｓのビットレートである場合には、サンプリングデータ量は、１．２５Ｇｂｐｓ×８位相＝１０．０Ｇｂｐｓとなり、入力データ信号に対して、必要とされる回路処理能力が大きくなるという問題がある。

また、サンプリングデータを積算することにより、最適な中心位相を選択する低速論理回路に入力するために、高速なサンプリングデータを低速な入力データに変換するＤＥＭＵＸ回路において、並列展開数が処理能力に応じて非常に多くなるので、結果的に、回路消費電力が大幅に増加するという問題もある。

また、最適中心位相の選択精度を向上させるために、データエッジ位相を判定するためのビット間隔（Ｂｉｔ Ｉｎｔｅｒｖａｌ ｔｏ Ｄｅｃｉｄｅ Ｏｐｔｉｍｕｍ Ｐｈａｓｅ）を増やすと、回路処理能力×ビット間隔に比例して回路規模が大きくなるので、さらに消費電力が増加するという問題もある。

この発明は、上記のような課題を解決するためになされたものであり、時間的に間欠し、互いに異なる位相情報を有するバースト信号から、入力データ信号に最適な位相クロックを有するクロック信号を抽出するとともに、入力データ信号をリタイミング再生することができ、かつ処理が高速で低消費電力なバーストＣＤＲ回路およびバースト信号から入力データ信号を再生する方法を得ることを目的とする。

この発明に係るバーストＣＤＲ回路は、バースト信号から入力データ信号を再生するバーストＣＤＲ回路であって、システムクロックから、バースト信号の１ビット幅に対して１／Ｎ（Ｎは２以上の整数）位相ずつずれたＮ位相クロックを生成するＮ位相クロック生成回路と、Ｎ位相クロックをサンプリングクロックとして、バースト信号に対するサンプリングを実行し、サンプリングデータを出力するＮ位相クロックサンプリング回路と、隣接位相に係るサンプリングデータに対するＥＸＯＲ演算結果に基づいて、バースト信号のデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出する簡易位相選択回路と、簡易中心位相に係る中心位相データを並列展開する第１ＤＥＭＵＸ回路と、並列展開された中心位相データをｎ（ｎは２以上の整数）回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力する中心位相積算抽出回路と、偶奇番号データに基づいて、隣接位相に係るサンプリングデータから、偶奇番号データに対応したサンプリングデータを出力するセレクタ回路と、セレクタ回路からのサンプリングデータを並列展開する第２ＤＥＭＵＸ回路と、並列展開されたサンプリングデータをｍ（ｍはｍ＞ｎを満たす整数）回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出回路とを備えたものである。

また、この発明に係るバーストＣＤＲ回路は、バースト信号から入力データ信号を再生するバーストＣＤＲ回路であって、システムクロックから、バースト信号速度のＭ（Ｍは２以上の整数）倍の速度を持ち、バースト信号の１ビット幅に対して１／Ｎ（Ｎは２以上の整数）位相ずつずれたＭ倍Ｎ位相クロックを生成するＭ倍Ｎ位相クロック生成回路と、Ｍ倍Ｎ位相クロックをサンプリングクロックとして、バースト信号に対するサンプリングを実行し、サンプリングデータを出力するＭ倍Ｎ位相クロックサンプリング回路と、Ｍ倍Ｎ位相クロックサンプリング回路に同期したクロックを基準として、バースト信号の１ビット時間の１／Ｍ時間ごとに切り替え信号を発生する１／Ｍタイマ回路と、隣接位相に係るサンプリングデータから、切り替え信号に応じてサンプリングデータを出力するセレクタ回路と、セレクタ回路からのサンプリングデータを並列展開する第３ＤＥＭＵＸ回路と、並列展開されたサンプリングデータをｍ（ｍは２以上の整数）回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出回路とを備えたものである。

また、この発明に係るバースト信号から入力データ信号を再生する方法は、バーストＣＤＲ回路において、バースト信号から入力データ信号を再生する方法であって、システムクロックから、前記バースト信号の１ビット幅に対して１／Ｎ（Ｎは２以上の整数）位相ずつずれたＮ位相クロックを生成するＮ位相クロック生成ステップと、前記Ｎ位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するＮ位相クロックサンプリングステップと、隣接位相に係る前記サンプリングデータに対するＥＸＯＲ演算結果に基づいて、前記バースト信号のデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出する簡易位相選択ステップと、前記簡易中心位相に係る中心位相データを並列展開する第１ＤＥＭＵＸステップと、並列展開された前記中心位相データをｎ（ｎは２以上の整数）回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、前記中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力する中心位相積算抽出ステップと、前記偶奇番号データに基づいて、隣接位相に係る前記サンプリングデータから、前記偶奇番号データに対応したサンプリングデータを出力するセレクタステップと、前記セレクタステップにおけるサンプリングデータを並列展開する第２ＤＥＭＵＸステップと、並列展開された前記サンプリングデータをｍ（ｍはｍ＞ｎを満たす整数）回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出ステップとを備えたものである。

また、この発明に係るバースト信号から入力データ信号を再生する方法は、バーストＣＤＲ回路において、バースト信号から入力データ信号を再生する方法であって、システムクロックから、前記バースト信号速度のＭ（Ｍは２以上の整数）倍の速度を持ち、前記バースト信号の１ビット幅に対して１／Ｎ（Ｎは２以上の整数）位相ずつずれたＭ倍Ｎ位相クロックを生成するＭ倍Ｎ位相クロック生成ステップと、前記Ｍ倍Ｎ位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するＭ倍Ｎ位相クロックサンプリングステップと、前記Ｍ倍Ｎ位相クロックサンプリングステップに同期したクロックを基準として、前記バースト信号の１ビット時間の１／Ｍ時間ごとに切り替え信号を発生する１／Ｍタイマステップと、隣接位相に係る前記サンプリングデータから、前記切り替え信号に応じてサンプリングデータを出力するセレクタステップと、前記セレクタステップにおけるサンプリングデータを並列展開する第３ＤＥＭＵＸステップと、並列展開された前記サンプリングデータをｍ（ｍは２以上の整数）回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出ステップとを備えたものである。

この発明に係るバーストＣＤＲ回路によれば、簡易位相選択回路は、Ｎ位相クロックサンプリング回路において、Ｎ位相クロックでサンプリングされた、隣接位相に係るサンプリングデータに対するＥＸＯＲ演算結果に基づいて、バースト信号のデータエッジ位相を検出して、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出し、中心位相積算抽出回路は、第１ＤＥＭＵＸ回路で並列展開された中心位相データをｎ回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力し、最適位相データ高精度抽出回路は、セレクタ回路において、偶奇番号データに基づいて得られ、第２ＤＥＭＵＸ回路で並列展開されたサンプリングデータをｍ回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。
また、この発明に係るバーストＣＤＲ回路によれば、１／Ｍタイマ回路は、Ｍ倍Ｎ位相クロックサンプリング回路に同期したクロックを基準として、バースト信号の１ビット時間の１／Ｍ時間ごとに切り替え信号を発生し、セレクタ回路は、Ｍ倍Ｎ位相クロックサンプリング回路において、Ｍ倍Ｎ位相クロックでサンプリングされた、隣接位相に係るサンプリングデータから、切り替え信号に応じてサンプリングデータを出力し、最適位相データ高精度抽出回路は、セレクタ回路において、偶奇番号データに基づいて得られ、第３ＤＥＭＵＸ回路で並列展開されたサンプリングデータをｍ回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。
また、この発明に係るバースト信号から入力データ信号を再生する方法によれば、簡易位相選択ステップは、Ｎ位相クロックサンプリングステップにおいて、Ｎ位相クロックでサンプリングされた、隣接位相に係るサンプリングデータに対するＥＸＯＲ演算結果に基づいて、バースト信号のデータエッジ位相を検出して、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出し、中心位相積算抽出ステップは、第１ＤＥＭＵＸステップで並列展開された中心位相データをｎ回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力し、最適位相データ高精度抽出ステップは、セレクタステップにおいて、偶奇番号データに基づいて得られ、第２ＤＥＭＵＸステップで並列展開されたサンプリングデータをｍ回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。
また、この発明に係るバースト信号から入力データ信号を再生する方法によれば、１／Ｍタイマステップは、Ｍ倍Ｎ位相クロックサンプリングステップに同期したクロックを基準として、バースト信号の１ビット時間の１／Ｍ時間ごとに切り替え信号を発生し、セレクタステップは、Ｍ倍Ｎ位相クロックサンプリングステップにおいて、Ｍ倍Ｎ位相クロックでサンプリングされた、隣接位相に係るサンプリングデータから、切り替え信号に応じてサンプリングデータを出力し、最適位相データ高精度抽出ステップは、セレクタステップにおいて、偶奇番号データに基づいて得られ、第３ＤＥＭＵＸステップで並列展開されたサンプリングデータをｍ回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。
そのため、時間的に間欠し、互いに異なる位相情報を有するバースト信号から、入力データ信号に最適な位相を有するクロック信号を抽出するとともに、入力データ信号をリタイミング再生することができ、かつ処理が高速で低消費電力なバーストＣＤＲ回路およびバースト信号から入力データ信号を再生する方法を得ることができる。

この発明の実施の形態１に係るバーストＣＤＲ回路を示すブロック構成図である。 この発明の実施の形態１に係るバーストＣＤＲ回路のＮ位相クロックサンプリング回路におけるサンプリング動作を示すタイミングチャートである。 この発明の実施の形態１に係るバーストＣＤＲ回路の即時中心位相抽出回路に設定された中心位相抽出用のテーブルを示す説明図である。 この発明の実施の形態１に係るバーストＣＤＲ回路の中心位相積算抽出回路における中心位相番号決定処理を説明するための説明図である。 この発明の実施の形態２に係るバーストＣＤＲ回路を示すブロック構成図である。

以下、この発明に係るバーストＣＤＲ回路の好適な実施の形態につき図面を用いて説明するが、各図において同一、または相当する部分については、同一符号を付して説明する。

実施の形態１．
図１は、この発明の実施の形態１に係るバーストＣＤＲ回路を示すブロック構成図である。図１において、このバーストＣＤＲ回路は、システムクロック発生回路１、Ｎ位相クロック生成回路２、Ｎ位相クロックサンプリング回路３、簡易位相選択回路４、低速回路出力回路（ＤＥＭＵＸ回路）５（第１ＤＥＭＵＸ回路）、中心位相積算抽出回路６、セレクタ回路７、ＤＥＭＵＸ回路８（第２ＤＥＭＵＸ回路）および最適位相データ高精度抽出回路９を備えている。

また、簡易位相選択回路４は、排他的論理和回路（ＥＸＯＲ回路）４１、データ変化位相（データエッジ位相）検出回路４２および即時中心位相抽出回路４３を有している。

以下、この発明の実施の形態１に係るバーストＣＤＲ回路の各部位の動作について詳細に説明する。なお、動作説明において、回路動作を理解しやすくするために、回路遅延等が理想的にない場合について説明する。また、動作説明中の論理レベルＨｉ、Ｌｏｗは、説明を容易にするための便宜的なものであり、回路動作を制限するものではない。

まず、システムクロック発生回路１は、システムと周波数同期した基準クロックであるシステムクロックを発生し、Ｎ位相クロック生成回路２、中心位相積算抽出回路６および最適位相データ高精度抽出回路９に出力する。Ｎ位相クロック生成回路２は、システムクロック発生回路１から出力されたシステムクロックから、入力データの１ビット幅に対して１／Ｎ（Ｎは２以上の整数）位相ずつずれた位相＃０〜＃ＮのＮ位相クロックを生成し、Ｎ位相クロックサンプリング回路３に出力する。

続いて、Ｎ位相クロックサンプリング回路３は、Ｎ位相クロック生成回路２から出力されたＮ位相クロックをサンプリングクロックとして、光受信器（図示せず）等から出力された入力データ（バースト信号）に対するサンプリングを実行し、サンプリングデータを出力する。

すなわち、Ｎ位相クロックサンプリング回路３からは、システムクロックに周波数同期し、かつ位相が＃０〜＃Ｎまで１／Ｎ位相ずつずれた入力データのサンプリング結果が出力される。Ｎ位相クロックサンプリング回路３から出力された、Ｎ位相クロックに対応したサンプリングデータは、隣接位相の組み合わせで、簡易位相選択回路４のＥＸＯＲ回路４１およびセレクタ回路７に出力される。

ここで、この発明の実施の形態１に係るバーストＣＤＲ回路のＮ位相クロックサンプリング回路３におけるサンプリング動作について、図２のタイミングチャートを参照しながら説明する。なお、ここでは、動作説明を容易にするために、Ｎ＝４の場合を例に説明する。また、クロックのサンプリング方法は、立ち下がりエッジ同期型とする。

４位相クロックサンプリング回路では、４位相クロックＮ＝１、２、３、４で入力データがサンプリングされ、サンプリングデータＮ＝１、２、３、４が取得される。取得されたサンプリングデータＮ＝１、２、３、４は、任意の基準位相クロックＮ＝１にすべて乗せ換えられて、同期出力される。

このとき、図２に示したように、入力データのデータエッジ位相が、クロックＮ＝２とクロックＮ＝３との間にある場合には、同期データであるサンプリングデータ同期出力Ｎ＝１、２、３、４において、出力データがクロックＮ＝２とクロックＮ＝３とで１クロック分ずれることとなる。

次に、簡易位相選択回路４のＥＸＯＲ回路４１は、Ｎ位相クロックサンプリング回路３からの出力データにおける隣接位相のサンプリングデータ同期出力どうしの組み合わせから、変化点を検出し、データ変化位相エッジ検出回路４２に出力する。具体的には、データエッジ位相がクロックＮ＝２とクロックＮ＝３との間にある場合には、出力データが１クロック分ずれるので、サンプリングデータ同期出力Ｎ＝２とサンプリングデータ同期出力Ｎ＝３とがＥＸＯＲ回路４１に入力されると、データエッジ位相を示す変化点として、例えばＨｉが出力される。

データ変化位相エッジ検出回路４２は、ＥＸＯＲ回路４１からＨｉが出力された結果に基づいて、この場合には、エッジ位相番号をＮ＝３としてエンコードする。即時中心位相抽出回路４３は、データ変化位相エッジ検出回路４２から出力されたエッジ位相番号に基づいて、データエッジ位相から最も離れた位相番号を中心位相として抽出し、ＤＥＭＵＸ回路５に出力する。具体的には、即時中心位相抽出回路４３は、例えば図３に示されるような、事前に設定された組み合わせテーブルによって、中心位相を抽出する。

続いて、ＤＥＭＵＸ回路５は、即時中心位相抽出回路４３から出力された中心位相番号データを、高速なＮ位相クロックサンプリング回路３側から低速な論理回路側に出力するために、データを並列展開して出力する。並列展開された中心位相番号データは、低速な論理回路上に配置された中心位相積算抽出回路６に入力される。

次に、中心位相積算抽出回路６は、まず、システムクロック発生回路１から出力されたシステムクロックに応じて、ＤＥＭＵＸ回路５から出力された中心位相番号データをｎ（ｎは２以上の整数）回積算し、積算結果に基づいて、最も確からしい（頻度の高い）中心位相番号を抽出する。ここで、積算回数ｎ回は、入力される中心位相番号データの同符号連続ビット時間程度の時間に相当する回数として設定される。具体的には、中心位相積算抽出回路６は、例えば図４に示されるように、ｎ回の積算の間にカウントされた中心位相番号データの分布幅に基づいて、最も確からしい中心位相番号を抽出する。

例として、図４に示されたｎ＝１０回の積算条件を用いて説明すると、中心位相積算抽出回路６は、ｎ＝１０回の間に入力された各中心位相番号データにおけるカウント数を計測し、最もカウント数の多い中心位相番号Ｎ＝３を、中心位相番号として抽出する。なお、中心位相積算抽出回路６は、カウント数がすべての中心位相番号で等しい場合等には、カウントされた中心位相番号の分布幅の中心の位相番号を、中心位相番号として抽出してもよい。また、カウントされる中心位相番号がない場合には、前回のｎ回の積算により抽出された中心位相番号を再度利用してもよい。

続いて、中心位相積算抽出回路６は、抽出された中心位相番号に基づいて、中心位相番号が偶数番号か奇数番号かといった、隣接する番号から片方を選択する偶奇番号データのみを抽出し、高速なＮ位相クロックサンプリング回路３側のセレクタ回路７に出力する。

次に、セレクタ回路７は、中心位相積算抽出回路６から出力された偶奇番号データに基づいて、Ｎ位相クロックサンプリング回路３からの出力データにおける隣接位相のサンプリングデータ同期出力から、偶奇番号データに対応したサンプリングデータ同期出力を選択し、ＤＥＭＵＸ回路８に出力する。

続いて、ＤＥＭＵＸ回路８は、セレクタ回路７から出力されたサンプリングデータ同期出力を、高速なＮ位相クロックサンプリング回路３側から低速な論理回路側に出力するために、データを並列展開して出力する。並列展開されたサンプリングデータ同期出力は、低速な論理回路上に配置された最適位相データ高精度抽出回路９に入力される。

最適位相データ高精度抽出回路９は、システムクロック発生回路１から出力されたシステムクロックに応じて、ＤＥＭＵＸ回路８から出力されたサンプリングデータ同期出力をｍ（ｍはｍ＞ｎを満たす整数）回積算し、図４に示した中心位相番号決定処理と同等の処理により中心位相番号を決定し、該当する中心位相番号でサンプリングされたサンプリングデータ同期出力を再生データとして選択し、外部に出力する。ここで、積算回数ｍ回は、要求されるバースト応答時間を満足する範囲内で設定される。

以上のように、実施の形態１によれば、簡易位相選択回路は、Ｎ位相クロックサンプリング回路において、Ｎ位相クロックでサンプリングされた、隣接位相に係るサンプリングデータに対するＥＸＯＲ演算結果に基づいて、バースト信号のデータエッジ位相を検出して、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出し、中心位相積算抽出回路は、第１ＤＥＭＵＸ回路で並列展開された中心位相データをｎ回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力し、最適位相データ高精度抽出回路は、セレクタ回路において、偶奇番号データに基づいて得られ、第２ＤＥＭＵＸ回路で並列展開されたサンプリングデータをｍ回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。
そのため、時間的に間欠し、互いに異なる位相情報を有するバースト信号から、入力データ信号に最適な位相を有するクロック信号を抽出するとともに、入力データ信号をリタイミング再生することができ、かつ処理が高速で低消費電力なバーストＣＤＲ回路を得ることができる。

すなわち、実施の形態１によれば、高速回路と低速回路とを接続するＤＥＭＵＸ回路、および論理回路における中心位相積算抽出回路の処理容量を削減することができ、Ｎ位相クロックサンプリング手法を用いたバーストＣＤＲ回路における消費電力を大幅に低減することができる。
また、中心位相の抽出において、サンプリングデータをｎ＋ｍ回にわたって積算することにより、中心位相を高精度に抽出することができる。これにより、バースト応答時間を満足しながら、入力データに対するジッタ耐性、および入力パルス幅歪耐力を向上させることができる。

実施の形態２．
図５は、この発明の実施の形態２に係るバーストＣＤＲ回路を示すブロック構成図である。図５において、このバーストＣＤＲ回路は、システムクロック発生回路１、Ｍ倍Ｎ位相クロック生成回路２Ａ、Ｍ倍Ｎ位相クロックサンプリング回路３Ａ、１／Ｍタイマ回路１０、セレクタ回路７Ａ、ＤＥＭＵＸ回路８（第３ＤＥＭＵＸ回路）および最適位相データ高精度抽出回路９を備えている。

以下、この発明の実施の形態２に係るバーストＣＤＲ回路の各部位の動作について詳細に説明する。なお、動作説明において、回路動作を理解しやすくするために、回路遅延等が理想的にない場合について説明する。また、動作説明中の論理レベルＨｉ、Ｌｏｗは、説明を容易にするための便宜的なものであり、回路動作を制限するものではない。また、上記実施の形態１と同様の動作については、説明を省略する。

まず、システムクロック発生回路１は、システムと周波数同期した基準クロックであるシステムクロックを発生し、Ｍ倍Ｎ位相クロック生成回路２Ａおよび最適位相データ高精度抽出回路９に出力する。Ｍ倍Ｎ位相クロック生成回路２Ａは、システムクロック発生回路１から出力されたシステムクロックから、入力データ速度のＭ倍の速度を持ち、入力データの１ビット幅に対して１／Ｎ（Ｎは２以上の整数）位相ずつずれた位相＃０〜＃ＮのＭ倍Ｎ位相クロックを生成し、Ｍ倍Ｎ位相クロックサンプリング回路３Ａに出力する。

続いて、Ｍ倍Ｎ位相クロックサンプリング回路３Ａは、Ｍ倍Ｎ位相クロック生成回路２Ａから出力されたＭ倍Ｎ位相クロックをサンプリングクロックとして、光受信器（図示せず）等から出力された入力データ（バースト信号）に対するサンプリングを実行し、サンプリングデータを出力する。

すなわち、Ｍ倍Ｎ位相クロックサンプリング回路３Ａからは、システムクロックに周波数同期し、かつ位相が＃０〜＃Ｎまで１／Ｎ位相ずつずれた入力データのサンプリング結果が、１ビット幅に対しＭ回出力される。Ｍ倍Ｎ位相クロックサンプリング回路３Ａから出力された、Ｍ倍Ｎ位相クロックに対応したサンプリングデータは、隣接位相の組み合わせで、セレクタ回路７Ａに出力される。

次に、１／Ｍタイマ回路１０は、Ｍ倍Ｎ位相クロックサンプリング回路３Ａに同期したクロックを基準として、入力データの１ビット時間の１／Ｍ時間ごとに切り替え信号を発生し、セレクタ回路７Ａに出力する。

続いて、セレクタ回路７Ａは、１／Ｍタイマ回路１０からの切り替え信号に応じて、入力データの１ビット時間の１／Ｍ時間ごとに、Ｍ倍Ｎ位相クロックサンプリング回路３Ａからの出力データにおける隣接位相のサンプリングデータから、偶数番号および奇数番号に対応したデータを、交互にＤＥＭＵＸ回路８に出力する。

次に、ＤＥＭＵＸ回路８は、セレクタ回路７Ａから出力されたサンプリングデータを、高速なＭ倍Ｎ位相クロックサンプリング回路３Ａ側から低速な論理回路側に出力するために、データを並列展開して出力する。並列展開されたサンプリングデータは、低速な論理回路上に配置された最適位相データ高精度抽出回路９に入力される。

すなわち、入力データの１ビット時間の間に、各Ｍ倍Ｎ位相クロックに対応したサンプリングデータは、それぞれ１回ずつ最適位相データ高精度抽出回路９に入力される。最適位相データ高精度抽出回路９は、上述した実施の形態１と同様にして再生データを選択し、外部に出力する。

以上のように、実施の形態２によれば、１／Ｍタイマ回路は、Ｍ倍Ｎ位相クロックサンプリング回路に同期したクロックを基準として、バースト信号の１ビット時間の１／Ｍ時間ごとに切り替え信号を発生し、セレクタ回路は、Ｍ倍Ｎ位相クロックサンプリング回路において、Ｍ倍Ｎ位相クロックでサンプリングされた、隣接位相に係るサンプリングデータから、切り替え信号に応じてサンプリングデータを出力し、最適位相データ高精度抽出回路は、セレクタ回路において、偶奇番号データに基づいて得られ、第３ＤＥＭＵＸ回路で並列展開されたサンプリングデータをｍ回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する。
そのため、上記実施の形態１と同様の効果を得ることができる。

さらに、実施の形態２によれば、高速回路と低速回路とを接続するＤＥＭＵＸ回路を削減することができ、Ｎ位相クロックサンプリング手法を用いたバーストＣＤＲ回路における消費電力を大幅に低減することができる。

１ システムクロック発生回路、２ Ｎ位相クロック生成回路、２Ａ Ｍ倍Ｎ位相クロック生成回路、３ Ｎ位相クロックサンプリング回路、３Ａ Ｍ倍Ｎ位相クロックサンプリング回路、４ 簡易位相選択回路、５ ＤＥＭＵＸ回路（第１ＤＥＭＵＸ回路）、６ 中心位相積算抽出回路、７、７Ａ セレクタ回路、８ ＤＥＭＵＸ回路（第２ＤＥＭＵＸ回路、第３ＤＥＭＵＸ回路）、９ 最適位相データ高精度抽出回路、１０ １／Ｍタイマ回路、４１ ＥＸＯＲ回路、４２ データ変化位相エッジ検出回路、４３ 即時中心位相抽出回路。

Claims (4)

1. バースト信号から入力データ信号を再生するバーストＣＤＲ回路であって、
   システムクロックから、前記バースト信号の１ビット幅に対して１／Ｎ（Ｎは２以上の整数）位相ずつずれたＮ位相クロックを生成するＮ位相クロック生成回路と、
   前記Ｎ位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するＮ位相クロックサンプリング回路と、
   隣接位相に係る前記サンプリングデータに対するＥＸＯＲ演算結果に基づいて、前記バースト信号のデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出する簡易位相選択回路と、
   前記簡易中心位相に係る中心位相データを並列展開する第１ＤＥＭＵＸ回路と、
   並列展開された前記中心位相データをｎ（ｎは２以上の整数）回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、前記中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力する中心位相積算抽出回路と、
   前記偶奇番号データに基づいて、隣接位相に係る前記サンプリングデータから、前記偶奇番号データに対応したサンプリングデータを出力するセレクタ回路と、
   前記セレクタ回路からのサンプリングデータを並列展開する第２ＤＥＭＵＸ回路と、
   並列展開された前記サンプリングデータをｍ（ｍはｍ＞ｎを満たす整数）回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出回路と、
   を備えたことを特徴とするバーストＣＤＲ回路。
2. バースト信号から入力データ信号を再生するバーストＣＤＲ回路であって、
   システムクロックから、前記バースト信号速度のＭ（Ｍは２以上の整数）倍の速度を持ち、前記バースト信号の１ビット幅に対して１／Ｎ（Ｎは２以上の整数）位相ずつずれたＭ倍Ｎ位相クロックを生成するＭ倍Ｎ位相クロック生成回路と、
   前記Ｍ倍Ｎ位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するＭ倍Ｎ位相クロックサンプリング回路と、
   前記Ｍ倍Ｎ位相クロックサンプリング回路に同期したクロックを基準として、前記バースト信号の１ビット時間の１／Ｍ時間ごとに切り替え信号を発生する１／Ｍタイマ回路と、
   隣接位相に係る前記サンプリングデータから、前記切り替え信号に応じてサンプリングデータを出力するセレクタ回路と、
   前記セレクタ回路からのサンプリングデータを並列展開する第３ＤＥＭＵＸ回路と、
   並列展開された前記サンプリングデータをｍ（ｍは２以上の整数）回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出回路と、
   を備えたことを特徴とするバーストＣＤＲ回路。
3. バーストＣＤＲ回路において、バースト信号から入力データ信号を再生する方法であって、
   システムクロックから、前記バースト信号の１ビット幅に対して１／Ｎ（Ｎは２以上の整数）位相ずつずれたＮ位相クロックを生成するＮ位相クロック生成ステップと、
   前記Ｎ位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するＮ位相クロックサンプリングステップと、
   隣接位相に係る前記サンプリングデータに対するＥＸＯＲ演算結果に基づいて、前記バースト信号のデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相を簡易中心位相として抽出する簡易位相選択ステップと、
   前記簡易中心位相に係る中心位相データを並列展開する第１ＤＥＭＵＸステップと、
   並列展開された前記中心位相データをｎ（ｎは２以上の整数）回積算し、最も頻度の高い中心位相データを中心位相番号として抽出するとともに、前記中心位相番号が偶数番号か奇数番号かを示す偶奇番号データを出力する中心位相積算抽出ステップと、
   前記偶奇番号データに基づいて、隣接位相に係る前記サンプリングデータから、前記偶奇番号データに対応したサンプリングデータを出力するセレクタステップと、
   前記セレクタステップにおけるサンプリングデータを並列展開する第２ＤＥＭＵＸステップと、
   並列展開された前記サンプリングデータをｍ（ｍはｍ＞ｎを満たす整数）回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出ステップと、
   を備えたことを特徴とするバースト信号から入力データ信号を再生する方法。
4. バーストＣＤＲ回路において、バースト信号から入力データ信号を再生する方法であって、
   システムクロックから、前記バースト信号速度のＭ（Ｍは２以上の整数）倍の速度を持ち、前記バースト信号の１ビット幅に対して１／Ｎ（Ｎは２以上の整数）位相ずつずれたＭ倍Ｎ位相クロックを生成するＭ倍Ｎ位相クロック生成ステップと、
   前記Ｍ倍Ｎ位相クロックをサンプリングクロックとして、前記バースト信号に対するサンプリングを実行し、サンプリングデータを出力するＭ倍Ｎ位相クロックサンプリングステップと、
   前記Ｍ倍Ｎ位相クロックサンプリングステップに同期したクロックを基準として、前記バースト信号の１ビット時間の１／Ｍ時間ごとに切り替え信号を発生する１／Ｍタイマステップと、
   隣接位相に係る前記サンプリングデータから、前記切り替え信号に応じてサンプリングデータを出力するセレクタステップと、
   前記セレクタステップにおけるサンプリングデータを並列展開する第３ＤＥＭＵＸステップと、
   並列展開された前記サンプリングデータをｍ（ｍは２以上の整数）回積算し、最も頻度の高いデータエッジ位相を検出し、このデータエッジ位相から最も離れた位相でサンプリングされたサンプリングデータを再生データとして出力する最適位相データ高精度抽出ステップと、
   を備えたことを特徴とするバースト信号から入力データ信号を再生する方法。

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