CN100364231C - 半导体装置 - Google Patents

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Abstract

本发明的半导体装置不是瞬时切换时钟，而是以使前基准信号的相位状态和现基准信号的相位状态一致的方式逐个地使延迟单元移相，以最大N+1/N个时钟(N为大于等于2的整数)切换时钟，使时钟正确地与基准信号同步，使输出时钟的DUTY保持一定。如果根据这种本发明的半导体装置，则当输入基准信号不与时钟同步的信号，对于该基准信号的上升沿进行重置时，能够防止时钟的DUTY不连续。

Description

半导体装置
技术领域
本发明涉及用于使时钟信号与视频信号中的水平同步信号等的基准信号同步的技术。
背景技术
近年来，视频信号处理的数字化正在发展中，在视频信号处理中利用用与水平同步信号等的基准信号同步的时钟进行处理的半导体装置技术。作为这种技术的一个例子是日本特开2002-290218号公报中记载的半导体装置。
图21表示这种已有的半导体装置的构成例。
图21(a)所示的已有的半导体装置具有时钟输入端子101、延迟元件102～105、相位比较器106、控制器107、基准信号输入端子108、选择器109和同步时钟输出端子110。
上述延迟元件102～105每1/4个时钟使输入到上述时钟输入端子101的时钟相移一次。
上述相位比较器106比较上述输入时钟的1个时钟后的相位和上述延迟元件105的输出时钟的相位。
上述控制器107，根据上述相位比较器106的输出，控制上述延迟元件102～105的延迟值。
上述选择器109，从上述各个延迟元件102～105输出的时钟中，选择相位最接近输入到上述基准信号输入端子108的基准信号的相位的时钟作为同步时钟，经由上述同步时钟输出端子110输出到外部。
我们用图21(b)说明由以上那样地构成的已有半导体装置的工作。
输入到时钟输入端子101的时钟被4段延迟元件102～105延迟。而且，用相位比较器106，比较输入到上述时钟输入端子101的时钟的1个时钟后的相位和从上述延迟元件105的输出时钟的相位，作为该比较结果，根据检测出的相位差由控制器107对上述各延迟元件102～105的控制值进行控制。
用选择器109，从上述被控制的各延迟元件102～105输出的延迟时钟中，选择基准信号的边沿的后部并且与该基准信号的相位最接近的边沿的时钟，这里，选择从延迟元件103输出的时钟作为同步时钟，经由同步时钟输出端子110进行输出。
专利文献1：日本特开2002-290218号专利公报
发明内容
但是，在模拟H脉冲等的基准信号为与时钟不同步的信号的情况下，当对该基准信号的上升沿进行重置时，由于瞬时选择与重置信号的边沿最接近的相位的时钟，所以在某1个地方存在着时钟的DUTY不连续的部分。另外，当在时钟DUTY中使具有的不连续地方保持不变地，进行以后的信号处理时，发生在计算途中信号脱离，因此，不能够满足数据和时钟之间的定时限制等那样的问题。
本发明就是要解决上述已有问题提出的，本发明的目的是提供能够使时钟正确地与基准信号同步，并且能够使输出的同步时钟的DUTY保持一定的半导体装置。
为了解决上述课题，与本发明的技术方案1有关的半导体装置，该半导体装置由N段的延迟元件使输入时钟每段以时钟周期的1/N相移，从该各延迟元件输出的时钟中，由选择器选择与基准信号最同步的时钟作为同步时钟进行输出，其特征在于包括：基准信号相位检测电路，根据上述每段以时钟周期的1/N相移后的时钟和现基准信号的相位差、及上述每段以时钟周期的1/N相移后的时钟和上述现基准信号的1行前的前基准信号的相位差，检测现基准信号和前基准信号的相位状态；比较电路，将由上述基准信号相位检测电路检测出的上述现基准信号和上述前基准信号的相位状态进行比较；相位控制电路，当由上述比较电路检测出上述现基准信号和上述前基准信号的相位状态不一致时，使上述现基准信号的时钟的相位状态相移使得与上述前基准信号的相位状态一致；和选择器控制电路，根据上述相位控制电路的输出控制上述选择器。
因此，总是能够保持输出的同步时钟的DUTY一定，结果，可以大幅度地减轻与后段的LSI的接口中的定时限制，不会发生信号处理中的计算途中信号脱离，可以满足数据和时钟之间的定时限制。
另外，与本发明的技术方案2有关的半导体装置其特征是在技术方案1所述的半导体装置中，上述相位控制电路在每一个步骤使相位状态数进行递增计数，进行上述相位控制。
因此，当现基准信号的相位比前基准信号的相位滞后时，能够阶段地推进现基准信号的相位使得与前基准信号的相位一致，结果，因为能够用经过相位控制的基准信号选择输出同步时钟，所以能够总是保持同步时钟的DUTY一定。
另外，与本发明的技术方案3有关的半导体装置其特征是在技术方案1所述的半导体装置中，上述相位控制电路在每一个步骤使相位状态数进行递减计数，进行上述相位控制。
因此，当现基准信号的相位比前基准信号的相位超前时，能够阶段地延迟现基准信号的相位使得与前基准信号的相位一致，结果，因为能够用经过相位控制的基准信号选择输出同步时钟，所以能够总是保持同步时钟的DUTY一定。
另外，与本发明的技术方案4有关的半导体装置其特征是在技术方案1所述的半导体装置中，上述相位控制电路，以时钟率宽度为(1+N)/N个时钟宽度，进行使上述现基准信号的时钟的相位沿接近上述前基准信号的相位的方向相移。
因此，当现基准信号和前基准信号的相位不一致时，能够阶段地相移现基准信号的时钟的相位使得与前基准信号的相位一致，结果，能够总是保持同步时钟的DUTY一定。
另外，与本发明的技术方案5有关的半导体装置其特征是在技术方案1所述的半导体装置中，上述相位控制电路，以时钟率宽度为(N-1)/N个时钟宽度，使上述现基准信号的时钟的相位沿接近上述前基准信号的相位的方向进行相移。
因此，当现基准信号和前基准信号的相位不一致时，能够阶段地相移现基准信号的时钟的相位使得与前基准信号的相位一致，结果，能够总是保持同步时钟的DUTY一定。
另外，与本发明的技术方案6有关的半导体装置其特征是在技术方案1所述的半导体装置中，上述相位控制电路，使上述现基准信号的时钟的相位向时钟率宽度大于1个时钟宽度的方向相移，使得接近上述前基准信号的相位。
因此，当现基准信号和前基准信号的相位不一致时，能够阶段地相移现基准信号的时钟的相位使得与前基准信号的相位一致，结果，能够总是保持同步时钟的DUTY一定。
另外，与本发明的技术方案7有关的半导体装置其特征是在技术方案1所述的半导体装置中，上述相位控制电路，使上述现基准信号的时钟的相位向时钟率宽度小于1个时钟宽度的方向相移，使得接近上述前基准信号的相位。
因此，当现基准信号和前基准信号的相位不一致时，能够阶段地相移现基准信号的时钟的相位使得与前基准信号的相位一致，结果，能够总是保持同步时钟的DUTY一定。
另外，与本发明的技术方案8有关的半导体装置其特征是在技术方案1到技术方案7中任何一项所述的半导体装置中，上述相位控制电路按1个时钟单位对相位状态数进行计数，根据该计数值进行上述相位控制。
因此，能够按1个时钟单位进行现基准信号的时钟的相位控制。
另外，与本发明的技术方案9有关的半导体装置其特征是在技术方案1到技术方案7中任何一项所述的半导体装置中，上述相位控制电路按1/M行单位对相位状态数进行计数，根据该计数值进行上述相位控制，其中，M是大于等于2的整数。
因此，能够按1/M行单位进行现基准信号的时钟的相位控制。
另外，与本发明的技术方案10有关的半导体装置的特征是在技术方案1到技术方案7中任何一项所述的半导体装置中，上述相位控制电路按1行单位对相位状态数进行计数，根据该计数值进行上述相位控制。
因此，能够按1行单位进行现基准信号的时钟的相位控制。
如果根据与本发明有关的半导体装置，则当将到PLL成为锁定状态前预先设定的初始值作为均衡系数进行输出，对与时钟不同步的信号，例如对模拟H脉冲进行重置时，因为一边确保时钟DUTY宽度，一边使现基准信号的时钟的相位相移，使得与前基准信号的相位状态一致，所以能够总是保持输出的同步时钟的DUTY一定，因此，可以大幅度地减轻与后段的LSI的接口中的定时限制，不会发生信号处理中的计算途中信号脱离，可以满足数据和时钟之间的定时限制。
附图说明
图1是表示本发明的实施方式1中的半导体装置的结构的图。
图2(a)是表示上述实施方式1的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图2(b)是用于说明进行
图2(a)所示的现基准信号的相位控制的方法的图。
图3(a)是表示上述实施方式1的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图3(b)是用于说明进行图3(a)所示的现基准信号的相位控制的方法的图。
图4是表示本发明的实施方式2中的半导体装置的结构的图。
图5(a)是表示上述实施方式2的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图5(b)是用于说明进行图5(a)所示的现基准信号的相位控制的方法的图。
图6(a)是表示上述实施方式2的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图6(b)是用于说明进行图6(a)所示的现基准信号的相位控制的方法的图。
图7是表示本发明的实施方式3中的半导体装置的结构的图。
图8(a)是表示上述实施方式3的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图8(b)是用于说明进行图8(a)所示的现基准信号的相位控制的方法的图。
图9(a)是表示上述实施方式3的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图9(b)是用于说明进行图9(a)所示的现基准信号的相位控制的方法的图。
图10是表示本发明的实施方式4中的半导体装置的结构的图。
图11(a)是表示上述实施方式4的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图11(b)是用于说明进行图11(a)所示的现基准信号的相位控制的方法的图。
图12(a)是表示上述实施方式4的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图12(b)是用于说明进行图12(a)所示的现基准信号的相位控制的方法的图。
图13是表示本发明的实施方式5中的半导体装置的结构的图。
图14(a)是表示上述实施方式5的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图14(b)是用于说明进行图14(a)所示的现基准信号的相位控制的方法的图。
图15(a)是表示上述实施方式5的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图15(b)是用于说明进行图15(a)所示的现基准信号的相位控制的方法的图。
图16是表示本发明的实施方式6中的半导体装置的构成的图。
图17(a)是表示上述实施方式6的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图17(b)是用于说明进行图17(a)所示的现基准信号的相位控制的方法的图。
图18(a)是表示上述实施方式6的半导体装置中的现基准信号和前基准信号的相位状态的一个例子的图。图18(b)是用于说明进行图18(a)所示的现基准信号的相位控制的方法的图。
图19是表示本发明的半导体装置的变形例的图。
图20表示构成本发明的半导体装置的比较电路和相位控制电路的详细结构的图。
图21(a)是表示已有的半导体装置的结构的图。图21(b)是用于说明已有的半导体装置的工作的图。
标号说明
1个时钟输入端子
2～5延迟元件
6相位比较器
7控制器
8前基准信号输入端子
9现基准信号输入端子
10基准信号相位检测电路
11比较电路
12相位控制电路
13选择器控制电路
14选择器
15同步时钟输出端子
16相位控制电路
171行宽度均等分割计数器电路
18行计数器电路
19切换部件
20减法器
21选择器
22选择器
23加法器
24选择器
25触发器
26EX-OR电路
具体实施方式
下面，我们用附图说明本发明的实施方式。此外这里表示的实施方式只是一个例子，未必限定于这些实施方式。
(实施方式1)
图1是表示根据本发明的实施方式1的半导体装置的结构方框图。
本实施方式1所示的半导体装置具有时钟输入端子1、延迟元件2～5、相位比较器6、控制器7、前基准信号输入端子8、现基准信号输入端子9、基准信号相位检测电路10、比较电路11、相位控制电路12、选择器控制电路13、选择器14和同步时钟输出端子15。
上述延迟元件2～5每1/4个时钟将输入到上述时钟输入端子1的时钟相移一次。
上述相位比较器6将上述输入时钟的1个时钟后的相位和上述延迟元件5的输出时钟的相位进行比较。
上述控制器7根据上述相位比较器6的输出控制上述延迟元件2～5的延迟值。
上述前基准信号输入端子8输入相对现基准信号作为1行前的信号的前基准信号。
上述现基准信号输入端子9输入现基准信号。
上述基准信号相位检测电路10，根据上述延迟元件2～5的输出时钟和经由上述前基准信号输入端子8输入的前基准信号的相位差及上述延迟元件2～5的输出时钟和经由上述现基准信号输入端子9输入的现基准信号的相位差，检测前基准信号和现基准信号的相位状态。
上述比较电路11比较由上述基准信号相位检测电路10检测出的现基准信号和前基准信号的相位状态是否一致。
当上述现基准信号和上述前基准信号的相位状态不一致时，上述相位控制电路12逐步将时钟数递增计数(count up)，以(1+N)/N个时钟率宽度(クロツクレ-ト幅)(N是根据延迟元件的段数决定的整数)中相移现基准信号的时钟的相位状态，使得接近前基准信号的相位状态地进行相位控制。此外，在本实施方式1中，上述相位控制电路12按1个时钟单位进行递增计数，以5/4个时钟率宽度进行相位控制。
上述选择器控制电路13根据上述相位控制电路12的输出控制上述选择器14。
上述选择器14，通过上述选择器控制电路13的控制，选择上述各延迟元件2～5中的1个作为同步时钟，经由同步时钟输出端子15输出到外部。
下面，上述比较电路11和上述相位控制电路12的结构例如图20所示。
上述比较电路11具有减法器20，判别前基准信号的相位状态8s和现基准信号的相位状态9s的大小，根据该判别结果输出进位信号20s。该进位信号20s当前基准信号的相位状态8s比现基准信号的相位状态9s大时表示为1，当前基准信号的相位状态8s比现基准信号的相位状态9s小时表示为0。
上述相位控制电路12，具有选择器21、22、加法器23、选择器24、触发器(FF)25和EX-OR电路26，当进位信号20s为1时根据递增计数器工作进行相位控制，当进位信号20s为0时根据递减计数器工作进行相位控制。
上述选择器21当进位信号20s为1时输出1，当进位信号20s为0时输出0。
上述选择器22当进位信号20s为1时输出0，当进位信号20s为0时输出1。
上述加法器23将上述选择器21的输出21s、上述选择器22的输出22s、和上述触发器25的输出25s加起来。
上述选择器24，当上述EX-OR电路26的输出26s为1时，选择加法器23的输出23s，输出到触发器25中。当上述EX-OR电路26的输出26s为0时，因为触发器25的输出25s和前基准信号一致，所以能够保持数据。
上述触发器25是附有非同步式重置的触发器，当加上重置时，输出0。
上述EX-OR电路26将上述触发器25的输出25s和上述前基准信号进行比较，当一致时输出0，当不一致时输出1。在后段的选择器控制电路13中，以上述EX-OR电路26的输出26s从1变为0的定时，控制选择电路14。
下面我们说明以上那样构成的半导体装置的工作。
首先，将与想要同步的时钟具有相同频率的时钟输入到时钟输入端子1。由上述延迟元件2～5延迟输入的时钟，将该延迟元件5的输出时钟作为比较信号输入到相位比较器6。另外，将从时钟输入端子1输入的时钟作为被比较信号输入到相位比较器6。
由相位比较器6，将上述延迟元件5的输出时钟的相位和从上述时钟输入端子1输入的时钟的1个时钟后的相位进行比较，当检测出相位差时将相位差输出信号输入到控制器7。
由控制器7，将上述相位差输出信号变换到用于控制上述延迟元件2～5的延迟值的控制值，改变延迟元件2～5的延迟值。
此后，由相位比较器6，将上述延迟元件5的输出时钟的相位和上述输入时钟的1个时钟后的相位进行比较。当重复上述工作直到由相位比较器6不能够检测出相位差为止，则上述延迟元件5的输出时钟的相位和上述输入时钟的1个时钟后的相位之差消失，延迟元件的延迟大致相同。即，在各延迟元件的输出中产生分别相移了1/4个时钟的时钟。从而，在延迟元件2的输出上输出延迟1/4个时钟后的时钟。在延迟元件3的输出上输出延迟了2/4个时钟后的时钟，在延迟元件4的输出上输出延迟了3/4个时钟后的时钟，在延迟元件5的输出上输出延迟了1个时钟后的时钟。
下面，我们说明本实施方式1的半导体装置中的现基准信号的相位控制方法。
在基准信号相位检测电路10中，根据各延迟元件2～5的输出时钟和前基准信号的相位差及各延迟元件2～5的输出时钟和现基准信号的相位差，检测前基准信号和现基准信号的相位状态。这里，相位状态0是前基准信号或现基准信号的相位状态与延迟元件2的输出相同的相位状态，表示由相位控制电路12得到的计数值为0的情形。相位状态1是前基准信号或现基准信号的相位状态与延迟元件3的输出相同的相位状态，表示由相位控制电路12得到的计数值为1的情形。相位状态2是前基准信号或现基准信号的相位状态与延迟元件4的输出相同的相位状态，表示由相位控制电路12得到的计数值为2的情形。相位状态3是前基准信号或现基准信号的相位状态与延迟元件5的输出相同的相位状态，表示由相位控制电路12得到的计数值为3的情形。
上述检测的结果，如图2(a)所示，当前基准信号的相位状态为2，现基准信号的相位状态为0时，在相位控制电路12中，按1个时钟单位对时钟数进行计数，使现基准信号的时钟的相位以5/4个时钟率宽度相移到接近前基准信号的相位的方向。即，如图2(b)所示，使现基准信号的相位状态0的时钟边沿以每5/4个时钟进行相移，顺序地切换到相位状态1的时钟边沿、相位状态2的时钟边沿，逐渐接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路12的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在相位控制期间中，以5/4个时钟率宽度输出该同步时钟，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
上述检测的结果，如图3(a)所示，当前基准信号的相位状态为0，现基准信号的相位状态为2时，在相位控制电路12中，如图3(b)所示，使现基准信号的相位状态2的时钟边沿以每5/4个时钟进行相移，顺序地切换到相位状态3的时钟边沿、相位状态0的时钟边沿，以接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路12的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在相位控制期间中，以5/4个时钟率宽度输出该同步时钟，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
在该实施方式1中，备有以每1个时钟进行递增计数，进行使现基准信号的相位状态接近前基准信号的相位状态的相位控制的相位控制电路12，当对不与输入时钟同步的信号，例如对模拟H脉冲进行重置时，因为以5/4个时钟率宽度相移现基准信号的时钟相位使得与前基准信号的相位一致，所以总是能够保持输出同步时钟的DUTY一定，因此，可以大幅度地减轻与后段的LSI的接口中的定时限制，不会发生信号处理中的计算途中信号脱离，可以满足数据和时钟之间的定时限制，能够最终地防止信号处理中的误工作。
此外，在本实施方式1中，说明了上述相位控制电路12以(1+N)/N个时钟率宽度进行相位控制的情形，但是如果时钟率宽度大于等于1个时钟宽度，则能够得到同样的效果。
(实施方式2)
图4是表示根据本发明的实施方式2的半导体装置的结构的方框图。此外，在图4中，关于与图1相同或相似的构成要素使用相同的附图标记，并省略对它们的说明。
本实施方式2的半导体装置，代替上述实施方式1的半导体装置中，在每一个步骤中对时钟数进行递增计数实施相位控制的相位控制电路12，具有在每一个步骤中对时钟数进行递减计数实施相位控制的相位控制电路16。
上述相位控制电路16，当上述现基准信号和上述前基准信号的相位状态不一致时，使时钟数在每一个步骤中进行递减计数，以(1-N)/N个时钟率宽度进行相移，进行相位控制使现基准信号的时钟的相位状态接近前基准信号的相位状态。此外，在本实施方式2中，上述相位控制电路16，以1个时钟单位进行递减计数，以3/4个时钟率宽度进行相位控制。
下面，我们说明在本实施方式2的半导体装置中的现基准信号的相位控制方法。
在基准信号相位检测电路10中，根据各延迟元件2～5的输出时钟和前基准信号的相位差及各延迟元件2～5的输出时钟和现基准信号的相位差，检测前基准信号和现基准信号的相位状态。
上述检测的结果，如图5(a)所示，当前基准信号的相位状态为0，现基准信号的相位状态为2时，在相位控制电路16中，按1个时钟单位对时钟数进行递减计数，使现基准信号的时钟的相位以3/4个时钟率宽度相移到接近前基准信号的相位的方向。即，如图5(b)所示，当现基准信号的相位状态2的时钟边沿以每3/4个时钟进行相移时，顺序地切换到相位状态1的时钟边沿和相位状态0的时钟边沿，逐渐接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路16的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在相位控制期间中，以3/4个时钟率宽度输出该同步时钟相移，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
上述检测的结果，如图6(a)所示，当前基准信号的相位状态为2，现基准信号的相位状态为0时，在相位控制电路16中，如图6(b)所示，现基准信号的相位状态0的时钟边沿以每3/4个时钟信号，则顺序地切换到相位状态3的时钟边沿和相位状态2的时钟边沿，接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路16的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在相位控制期间中，以3/4个时钟率宽度输出该同步时钟，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
在这种实施方式2中，备有每1个时钟进行递减计数，进行相位控制使得现基准信号的相位状态接近前基准信号的相位状态的相位控制电路16，对不与输入时钟同步的信号进行重置时，因为以3/4个时钟率宽度相移现基准信号的时钟相位使得与前基准信号的相位一致，所以能够总是保持输出同步时钟的DUTY一定，因此，可以大幅度地减轻与后段的LSI的接口中的定时限制，不会发生信号处理中的计算途中信号脱离，可以满足数据和时钟之间的定时限制。
此外，在本实施方式2中，说明了由上述相位控制电路16，以(1-N)/N个时钟率宽度相移时钟的情况，但是如果时钟率宽度小于等于1个时钟宽度，则能够得到同样的效果。
(实施方式3)
图7是表示根据本发明的实施方式3的半导体装置的结构的方框图。此外，在图7中，关于与图1相同或相似的构成要素用相同的附图标记表示，并省略对它们的说明。
本实施方式3的半导体装置，在上述实施方式1的半导体装置中，进一步设置1行宽度均等分割计数器电路17。
上述1行宽度均等分割计数器电路17，对1行程度的时钟数进行M(M为大于等于2的整数)均等分割，控制相位控制电路12使得按经过该均等分割后的时钟单位(1/M行单位)对时钟数进行计数。
下面，我们说明在本实施方式3的半导体装置中的基准信号的相位控制方法。
在基准信号相位检测电路10中，根据各延迟元件2～5的输出时钟和前基准信号的相位差及各延迟元件2～5的输出时钟和现基准信号的相位差，检测前基准信号和现基准信号的相位状态。
上述检测的结果，如图8(a)所示，当前基准信号的相位状态为2，现基准信号的相位状态为0时，在相位控制电路12中，按1/M行单位对时钟数进行递增计数，使现基准信号的时钟的相位以5/4个时钟率宽度相移到接近前基准信号的相位的方向。即，如图8(b)所示，现基准信号的相位状态0的时钟边沿以每5/4个时钟进行相移，顺序地切换到相位状态1的时钟边沿和相位状态2的时钟边沿，逐渐接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路12的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在现基准信号的时钟的相位控制期间中，以5/4个时钟率宽度输出该同步时钟，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
上述检测的结果，如图9(a)所示，当前基准信号的相位状态为0，现基准信号的相位状态为2时，在相位控制电路12中，如图9(b)所示，使现基准信号的相位状态2的时钟边沿以每5/4个时钟进行相移，顺序地切换到相位状态3的时钟边沿和相位状态0的时钟边沿，逐渐接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路12的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在现基准信号的时钟的相位控制期间中，以5/4个时钟率宽度输出该同步时钟，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
在这种实施方式3中，备有一边按1/M行单位对时钟数进行递增计数，一边进行使现基准信号的相位状态接近前基准信号的相位状态的相位控制的相位控制电路12，当对不与时钟同步的信号，例如模拟H脉冲等进行重置时，因为以5/4个时钟率宽度相移现基准信号的时钟相位使得与前基准信号的相位一致，所以能够总是保持输出同步时钟的DUTY一定，因此，可以大幅度地减轻与后段的LSI的接口中的定时限制，不会发生信号处理中的计算途中信号脱离，可以满足数据和时钟之间的定时限制。
(实施方式4)
图10是表示根据本发明的实施方式4的半导体装置的结构的方框图。此外，在图10中，关于与图4相同或相似的构成要素用相同的附图标记表示，并省略对它们的说明。
本实施方式4的半导体装置，在上述实施方式2的半导体装置中，进一步设置1行宽度均等分割计数器电路17。
上述1行宽度均等分割计数器电路17，对1行程度的时钟数进行M(M为大于等于2的整数)均等分割，控制相位控制电路16使得按经过该均等分割后的时钟单位(1/M行单位)对时钟数进行计数。
下面，我们说明在本实施方式4的半导体装置中的，现基准信号的相位控制方法。
在基准信号相位检测电路10中，根据各延迟元件2～5的输出时钟和前基准信号的相位差及各延迟元件2～5的输出时钟和现基准信号的相位差，检测前基准信号和现基准信号的相位状态。
上述检测的结果，如图11(a)所示，当前基准信号的相位状态为0，现基准信号的相位状态为2时，在相位控制电路16中，按1/M行单位对时钟数进行递减计数，使现基准信号的时钟的相位以3/4个时钟率宽度相移到接近前基准信号的相位的方向。即，如图11(b)所示，通过按1/M行单位对时钟数进行递减计数，顺序地从现基准信号的相位状态2的时钟边沿切换到相位状态1的时钟边沿和相位状态0的时钟边沿，使得逐渐接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路16的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在现基准信号的时钟的相位控制期间中，以3/4个时钟率宽度输出该同步时钟，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
上述检测的结果，如图12(a)所示，当前基准信号的相位状态为2，现基准信号的相位状态为0时，在相位控制电路16中，如图12(b)所示，当使现基准信号的相位状态0的时钟边沿以每3/4个时钟进行相移，顺序地切换到相位状态3的时钟边沿和相位状态2的时钟边沿，使得逐渐接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路16的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在相位控制期间中，以3/4个时钟率宽度输出该同步时钟，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
在这种实施方式4中，备有一边按1/M行单位对时钟数进行递减计数，一边进行使现基准信号的相位状态接近前基准信号的相位状态的相位控制的相位控制电路16，当对不与时钟同步的信号，例如模拟H脉冲等进行重置时，因为以3/4个时钟率宽度相移现基准信号的时钟相位使得与前基准信号的相位一致，所以能够总是保持输出同步时钟的DUTY一定，因此，可以大幅度地减轻与后段的LSI的接口中的定时限制，不会发生信号处理中的计算途中信号脱离，可以满足数据和时钟之间的定时限制。
(实施方式5)
图13是表示根据本发明的实施方式5的半导体装置的结构的方框图。此外，在图13中，关于与图1相同或相应的构成要素用相同的附图标记表示，并省略对它们的说明。
本实施方式5的半导体装置，在上述实施方式1的半导体装置中，进一步设置行计数器电路18。
上述行计数器电路18控制相位控制电路12，以便按1行单位对时钟数进行计数。
下面，我们说明在本实施方式5的半导体装置中的现基准信号的相位控制方法。
在基准信号相位检测电路10中，根据各延迟元件2～5的输出时钟和前基准信号的相位差及各延迟元件2～5的输出时钟和现基准信号的相位差，检测前基准信号和现基准信号的相位状态。
上述检测的结果，如图14(a)所示，当前基准信号的相位状态为2，现基准信号的相位状态为0时，在相位控制电路12中，按1行单位对时钟数进行递增计数，使现基准信号的时钟的相位以5/4个时钟率宽度相移到接近前基准信号的相位的方向。即，如图14(b)所示，当现基准信号的相位状态0的时钟边沿以每5/4个时钟进行相移，顺序地切换到相位状态1的时钟边沿和相位状态2的时钟边沿，使得逐渐接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路12的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在相位控制期间中，以5/4个时钟率宽度输出该同步时钟，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
上述检测的结果，如图15(a)所示，当前基准信号的相位状态为0，现基准信号的相位状态为2时，在相位控制电路12中，如图15(b)所示，通过现基准信号的相位状态2的时钟边沿每5/4个时钟进行相移，顺序地切换到相位状态3的时钟边沿和相位状态0的时钟边沿，使得逐渐接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路12的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在相位控制期间中，以5/4个时钟率宽度输出该同步时钟，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
在这种实施方式5中，备有一边按1行单位对时钟数进行递增计数，一边进行使现基准信号的相位状态接近前基准信号的相位状态的相位控制的相位控制电路12，当对不与时钟同步的信号，例如模拟H脉冲等进行重置时，因为以5/4个时钟率宽度相移现基准信号的时钟相位使得与前基准信号的相位一致，所以能够总是保持输出同步时钟的DUTY一定，因此，可以大幅度地减轻与后段的LSI的接口中的定时限制，不会发生信号处理中的计算途中信号脱离，可以满足数据和时钟之间的定时限制。
(实施方式6)
图16是表示根据本发明的实施方式6的半导体装置的结构的方框图。此外，在图16中，关于与图4相同或相应的构成要素用相同的附图标记表示，并省略对它们的说明。
本实施方式6的半导体装置在上述实施方式2的半导体装置中进一步设置行计数器电路18。
上述行计数器电路18控制相位控制电路16以便按1行单位对时钟数进行计数。
下面，我们说明在本实施方式6的半导体装置中的现基准信号的相位控制方法。
在基准信号相位检测电路10中，根据各延迟元件2～5的输出时钟和前基准信号的相位差及各延迟元件2～5的输出时钟和现基准信号的相位差，检测前基准信号和现基准信号的相位状态。
上述检测的结果，如图17(a)所示，当前基准信号的相位状态为0，现基准信号的相位状态为2时，在相位控制电路16中，按1行单位对时钟数进行递减计数，使现基准信号的时钟的相位以3/4个时钟率宽度相移到接近前基准信号的相位的方向。即，如图17(b)所示，当现基准信号的相位状态2的时钟边沿以每3/4个时钟进行相移，顺序地切换到相位状态1的时钟边沿和相位状态0的时钟边沿，使得逐渐接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路16的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在相位控制期间中，以3/4个时钟率宽度输出该同步时钟，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
上述检测的结果，如图18(a)所示，当前基准信号的相位状态为2，现基准信号的相位状态为0时，在相位控制电路16中，如图18(b)所示，当现基准信号的相位状态2的时钟边沿以每3/4个时钟进行相移，顺序地切换到相位状态3的时钟边沿和相位状态2的时钟边沿，使得逐渐接近前基准信号的相位状态。
而且，在选择器控制电路13中，根据上述相位控制电路16的输出控制选择器14，选择输出延迟元件2～5的输出时钟中的一个作为同步时钟。在相位控制期间中，以3/4个时钟率宽度输出该同步时钟，在前基准信号和现基准信号的相位一致后，即相位控制结束后，以1个时钟率宽度输出该同步时钟。
在这种实施方式6中，备有一边按1行单位对时钟数进行递减计数，一边进行使现基准信号的相位状态接近前基准信号的相位状态的相位控制的相位控制电路16，当对不与时钟同步的信号，例如模拟H脉冲等进行重置时，因为以3/4个时钟率宽度相移现基准信号的时钟相位使得与前基准信号的相位一致，所以能够总是保持输出同步时钟的DUTY一定，因此，可以大幅度地减轻与后段的LSI的接口中的定时限制，不会发生信号处理中的计算途中信号脱离，可以满足数据和时钟之间的定时限制。
此外，如果需要时组合上述实施方式1～6进行基准信号的相位控制，则能够实现可靠性高的半导体装置。
例如，组合了实施方式1和实施方式5时的半导体装置的结构例如图19所示。图19所示的半导体装置，在上述实施方式1的半导体装置中，进一步备有控制用1行单位或1个时钟单位进行计数的相位控制电路12的切换部件19。
当由这样结构的半导体装置开始基准信号的相位控制时，由上述切换部件19控制相位控制电路12以便按1行单位进行相位控制，如上述实施方式5中说明了的那样，通过按1行单位对时钟数进行递增计数，顺序地切换现基准信号的相位状态，使得接近前基准信号的相位状态。
而且，当现基准信号的相位和前基准信号的相位接近时，由上述切换部件19控制相位控制电路12以便按1行单位进行相位控制，如上述实施方式1中说明了的那样，一边按1个时钟单位对时钟数进行递增计数，一边使现基准信号的时钟的相位状态与前基准信号的相位状态一致。
这样，如果当相位控制开始时，用行单位进行粗略的相位控制，此后，用时钟单位细致地适当切换相位控制，则能够高精度地使前基准信号和现基准信号的相位状态一致。
与本发明有关的半导体装置作为当使时钟与模拟H脉冲等的基准信号同步时，能够保持输出同步时钟的DUTY宽度一定的半导体装置是有用的。

Claims (10)

1.一种半导体装置，该半导体装置由N段的延迟元件使输入时钟每段以时钟周期的1/N相移，从该各延迟元件输出的时钟中，由选择器选择与基准信号最同步的时钟作为同步时钟进行输出，其特征在于包括：
基准信号相位检测电路，根据上述每段以时钟周期的1/N相移后的时钟和现基准信号的相位差、及上述每段以时钟周期的1/N相移后的时钟和上述现基准信号的1行前的前基准信号的相位差，检测现基准信号和前基准信号的相位状态；
比较电路，将由上述基准信号相位检测电路检测出的上述现基准信号和上述前基准信号的相位状态进行比较；
相位控制电路，当由上述比较电路检测出上述现基准信号和上述前基准信号的相位状态不一致时，使上述现基准信号的时钟的相位状态相移使得与上述前基准信号的相位状态一致；和
选择器控制电路，根据上述相位控制电路的输出控制上述选择器。
2.根据权利要求1所述的半导体装置，其特征在于：
上述相位控制电路在每一个步骤使相位状态数进行递增计数，以进行上述相位控制。
3.根据权利要求1所述的半导体装置，其特征在于：
上述相位控制电路在每一个步骤使相位状态数进行递减计数，以进行上述相位控制。
4.根据权利要求1所述的半导体装置，其特征在于：
上述相位控制电路，以时钟率宽度为(1+N)/N个时钟宽度，使上述现基准信号的时钟的相位沿接近上述前基准信号的相位的方向进行相移。
5.根据权利要求1所述的半导体装置，其特征在于：
上述相位控制电路，以时钟率宽度为(N-1)/N个时钟宽度，使上述现基准信号的时钟的相位沿接近上述前基准信号的相位的方向进行相移。
6.根据权利要求1所述的半导体装置，其特征在于：
上述相位控制电路，使上述现基准信号的时钟的相位向时钟率宽度为大于1个时钟宽度的方向相移，使得接近上述前基准信号的相位。
7.根据权利要求1所述的半导体装置，其特征在于：
上述相位控制电路，使上述现基准信号的时钟的相位向时钟率宽度为小于1个时钟宽度的方向相移，使得接近上述前基准信号的相位。
8.根据权利要求1到权利要求7中任意一项所述的半导体装置，其特征在于：
上述相位控制电路按1个时钟单位对相位状态数进行计数，并根据该计数值进行上述相位控制。
9.根据权利要求1到权利要求7中任意一项所述的半导体装置，其特征在于：
上述相位控制电路按1/M行单位对相位状态数进行计数，并根据该计数值进行上述相位控制，其中，M是大于等于2的整数。
10.根据权利要求1到权利要求7中任意一项所述的半导体装置，其特征在于：
上述相位控制电路按1行单位对相位状态数进行计数，并根据该计数值进行上述相位控制。
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