JP2005210540A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】 安定で高速動作と低消費電力を可能にした位相周波数同期化回路を含む半導体集積回路装置を提供する。
【解決手段】 クロックに同期して送信された受信データと電圧制御発振器で形成された内部クロックとを受ける位相比較器又は内部クロックを1/N分周した信号と上記クロックの1/N周波数に対応した基準クロックとを受ける周波数比較器のいずれかの出力信号をセレクタで選択し、ループフィルタにより上記電圧制御発振器の制御電圧を形成し、上記周波数比較器の両入力信号の周波数差が第1周波数差よりも小さいと上記セレクタにより上記位相比較器の出力信号を選択して同期モードと判定し、上記同期モードにおいて両入力信号の周波数差が第1周波数差よりも大きな第2周波数差よりも大きいときに上記セレクタにより上記周波数比較器の出力信号を選択して非同期モードと判定する周波数コンパレータを設ける。
【選択図】 図1
【解決手段】 クロックに同期して送信された受信データと電圧制御発振器で形成された内部クロックとを受ける位相比較器又は内部クロックを1/N分周した信号と上記クロックの1/N周波数に対応した基準クロックとを受ける周波数比較器のいずれかの出力信号をセレクタで選択し、ループフィルタにより上記電圧制御発振器の制御電圧を形成し、上記周波数比較器の両入力信号の周波数差が第1周波数差よりも小さいと上記セレクタにより上記位相比較器の出力信号を選択して同期モードと判定し、上記同期モードにおいて両入力信号の周波数差が第1周波数差よりも大きな第2周波数差よりも大きいときに上記セレクタにより上記周波数比較器の出力信号を選択して非同期モードと判定する周波数コンパレータを設ける。
【選択図】 図1
Description
本発明は、半導体集積回路装置に関し、例えば光通信等のような高速通信に用いられ、超高周波の受信データに含まれるクロックパルスを生成する位相周波数同期化回路を含むCDR(Clock & Data Recovery)回路に利用して有効な技術に関するものである。
これまで、高速データ信号に対してクロック抽出、データ再生を行う上記CDR回路は、そのPLL動作において、データ信号のみを利用して周波数引き込み、位相引き込みを行う構成であった。この構成は、特開2001−177397の図1、図3および、特開2003−143006の図1、図12で示されている。データ信号のみでは無く、基準クロック信号を用いる構成が「ISSCC 2003 DIGEST OF TECHNICAL PAPERS pp.234-235」のSESSION13-3 Figure13.3.1 に示されている。すなわち、最終的な位相引き込みを行う位相比較器を含んだループと、基準クロックに対して周波数引き込みを行う位相周波数比較器(PFD)を含んだループの2つのループをもつ構成である。
特開2001−177397
特開2003−143006
ISSCC 2003 DIGEST OF TECHNICAL PAPERS pp.234-235である。
上記特許文献1,2の構成は、高速信号を取り扱う場合、高速動作を必要とする位相比較器(PD)を2つ使用する為、消費電力が大きくなる。よって、取り扱う信号が10GHzを超えるような高速ICにおいては、上記特許文献1,2のような構成を採用する事は製品の低電力化の面で不利である。
上記問題を解決するため上記非特許文献1においては、周波数引き込みを行う位相周波数比較器(以下、単にPFDという)は、位相比較器(以下、単にPDという)が取り扱うデータ信号の周波数に対して分周された十分に低速の信号を取り扱う為、電力を抑えた設計が可能となる。この構成では、位相引き込みを行うPDループ動作と、周波数引き込みを行うPFD(又は周波数比較器(FD))ループ動作の切替えは、基準クロックと内部の電圧制御発振器(以下、単にVCOという)が発生するクロックの周波数差を検出してディジタル値を出力する周波数コンパレータが行う。
上記周波数コンパレータは、VCOが発生クロックと基準クロックの周波数差がある一定値(Δf)以内になった時に、PFDループ(基準クロックに対する周波数引き込み)からPDループ(データ信号に対する位相引き込み)に動作に切替るよう制御信号を形成する。設計上、このΔfは、PDによる位相引き込みが可能な範囲内に、すなわちPDのキャプチャレンジより小さく設定しなければならない。結果として、PDのキャプチャレンジを大きく設計する事で、PDループでの動作範囲が広がり、データに位相同期する範囲、つまりロックレンジが広がる事を意味する。ロックレンジが大きい方が使い勝手が良く、CDRとしての性能に優れている事は言うまでも無い。
一般的に用いられる2次ラグリードフィルタで構成されるPDループ動作のキャプチャレンジは、次式(1)で表される。Δωc≒K|F(jΔωc)| …(1)ここで、Kはループ利得係数、F(s)はループフィルタの伝達関数である。これをラグリードフィルタの伝達関数で展開すると、その結果はPDループで構成されるPLLループ帯域と等しい値になる。よって、キャプチャレンジを大きくする為には、PLLループ帯域を大きくすればよい。
ところが、PLLループ帯域を大きく設計する事は容易なことでは無い場合がある。例えば、北米の光通信の主要仕様であるSONET OC192やOC−768は、フレーム検出パターンで約100ビットの同符号連続パターンが存在するため、その帯域内でCDRがロックをはずす事は許されず、よってPLLループ帯域はその帯域に対して十分小さくなければならない。例えば、OC−768では入力データ信号のビットレートは40Gb/sになる為、100ビット連続パターンは約200MHzの換算になり、PLLループ帯域はこれに対して十分小さい100MHz以下の値に設定する必要が有る。また、PLLループ帯域はPDなどの内部回路の利得、VCOの変調感度等から計算される為、これらが環境の変化で変動する分を考慮すると、PLLループ帯域はさらに小さい値になる可能性がある(〜数10MHz)。以上から、従来例で示される回路構成の場合、CDRのロックレンジはPDのキャプチャレンジによって律束され、PDのキャプチャレンジはPLLループ帯域の仕様によって制約を受けるため、ロックレンジは必然的に決められる事になる。
この発明の目的は、安定で高速動作と低消費電力を可能にした位相周波数同期化回路を含む半導体集積回路装置を提供することにある。この発明の他の目的は、受信データ信号に対する周波数変動に対して耐性を向上させた位相周波数同期化回路を含む半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。クロックに同期して送信された受信データと電圧制御発振器で形成された内部クロックとの位相比較を行う位相比較器又は内部クロックを1/N分周した信号と上記クロックの1/N周波数に対応した基準クロックとの周波数比較を行う周波数比較器のいずれかの出力信号をセレクタで選択し、ループフィルタにより上記電圧制御発振器を制御する制御電圧を形成し、上記周波数比較器の両入力信号の周波数差が第1周波数差よりも小さいときに上記セレクタに対して上記位相比較器の出力信号を選択する制御信号を形成して第1モードと判定し、上記第1モードにおいて両入力信号の周波数差が第1周波数差よりも大きな第2周波数差よりも大きいときに上記セレクタに対して上記周波数比較器の出力信号を選択する制御信号を形成して第2モードと判定する周波数コンパレータを設ける。
キャプチャレンジの小さいPDループ構成を用いて、広いロックレンジ動作を実現することができる。受信データ信号の周波数変動に対して耐性を向上させることができる。消費電力を小さくすることができる。
図1には、この発明に係る位相周波数同期化回路(CDR(Clock & Data Recovery))回路)の一実施例のブロック図が示されている。図示しない受信回路により光ケーブルを通して受信された光信号が電気的に変換されてデータ信号とされる。このデータ信号は、位相比較器の一方の入力に供給される。この位相比較器の他方の入力には、電圧制御発振器(VCO)で形成されたクロックが供給される。この実施例では、上記VCOで生成されたクロックは、分周器により1/Nに分周されて周波数引き込みを行う周波数比較器の一方の入力に供給される。この周波数比較器の他方の入力には、上記クロックの1/Nに対応した基準クロックが供給される。
上記周波数比較器は、位相比較器が取り扱うデータ信号の周波数に対して1/Nに分周された十分に低速の信号を取り扱う為、電力を抑えた設計が可能となる。この構成では、位相引き込みを行う位相比較器ループ動作と、周波数引き込みを行う周波数比較器ループ動作の切替えがセレクタにより行われる。上記セレクタの出力信号はループフィルタとアンプを通して上記VCOの制御電圧とされて、上記位相比較器ループ又は周波数比較器ループが構成される。
上記位相比較器ループ又は周波数比較器ループの切替は、上記基準クロックと内部のVCOが発生するクロックの分周出力の周波数差を検出してデジタル値の出力1、2とを形成する周波数コンパレータと制御回路が行う。上記周波数コンパレータは、2つの周波数差を検出して比較的小さな周波数差の検出に対応した出力1と、比較的大きな周波数差の検出に対応した出力2とを形成する。制御回路は、電源投入や回路のリセット等による初期信号と上記出力1と2とを受けて、上記セレクタの制御信号を形成するとともに動作モードを判定する。
上記制御回路は、初期信号に対応して周波数比較器ループ動作とする。この初期状態において、上記周波数コンパレータにより上記両入力信号が上記比較的小さな周波数差以下に対応した出力1と判定されたときに制御回路が上記セレクタに対して上記位相比較器の出力信号を選択する制御信号を形成して位相比較器ループ動作に切り替えるとともに第1モードと判定する。この第1モードにおいて、受信データの変動等により両入力信号が比較的大きな周波数差以上に対応した出力2と判定されたときに制御回路が上記セレクタに対して上記周波数比較器の出力信号を選択する制御信号を形成して周波数比較器ループ動作に切り替えるとともに第2モードと判定とする。そして、この第2モードにおいて、上記両入力信号が比較的小さな周波数差以下に対応した出力1と判定されたときに制御回路が再度上記セレクタに対して上記位相比較器の出力信号を選択する制御信号を形成して第1モードと判定する。
このようにデータの受信動作中において、PDループ動作とFD(又はPFD)ループ動作との相互の切り替えにおいて、前記出力1と出力2に対応してヒステリシス特性を持たせることができる。すなわち、内部VCO発振周波数の分周出力と基準クロックを受けてその周波数差を検出する周波数コンパレータ回路において、周波数コンパレータは2つの周波数差:Δf1、Δf2を閾値として検出信号を出力する。ここで、前記のように閾値は、Δf1<Δf2とされる。FD(又はPFD)による基準クロックへの周波数引き込みによって、内部VCO発生クロックが基準クロックに対して周波数差がΔf1以下になった場合、周波数コンパレータの出力1が変化し、それを受けて制御回路(CONT)はセレクタの制御信号である出力論理信号を変化させて、FDループ動作からPDループ動作に切替える。その後、PDループによって内部VCOの発生クロックはデータ信号に対して位相引き込みされ、結果的にデータ信号に位相同期したクロックが抽出される。この時、上記Δf1は、PDループ動作でのキャプチャレンジよりも小さい値に設定する必要が有る。
上記PDループで動作している状態から、データ信号のビットレートが変動した場合、内部VCO発生クロックはデータ信号の周波数に追従するが、内部VCO発生クロックと基準クロックの周波数差が上記Δf2以上となった場合、周波数コンパレータの出力2が変化し、それを受けて制御回路は出力信号を変化させ、今度はPDループ動作からFDループ動作に切替える。ここでデータ信号に対するロックははずれ、FDループによって内部VCO発生クロックは基準クロックに対して周波数引き込みされる。この時、上記Δf2はPDループ動作でのロックレンジ以内であればいくらでも大きく設定できる。これより、キャプチャレンジの小さいPDループ構成を用いて、広いロックレンジ動作を実現できる。
図2には、この発明に係る位相周波数同期化回路の他の一実施例のブロック図が示されている。この実施例では、周波数コンパレータFCに前記制御回路が含まれる。電圧比較回路VCO、位相比較器FD、分周回路1/64、周波数比較器FD、セレクタSEL、ループフィルタLPF及びアンプAMPは、前記図1と同様であり、1個の半導体集積回路により形成される。ループフィルタLPFは、外部素子(Filter(ext.))を含む。
半導体集積回路で構成される上記各回路ブロックのうち、同図で点線で示したように、右側がバイポーラトランジスタによるエミッタ・カップルド・ロジック(Bip−ECL)で構成される。また、同図で点線で示したように、左側がバイポーラトランジスタとCMOSとの組み合わせ回路(BiCMOS)とピュアCMOS回路とにより構成される。この実施例において、Bi−CMOS回路技術を利用する事で、低消費電力設計が可能である。
特に制限されないが、データ信号(Data)のビットレートは、39.81Gb/sのような超高速データ信号とされ、VCOはそれに対応した39.81GHzのクロックを生成する。これによりPDでは、フルレートの位相比較動作を行う。上記クロックが分周器により1/64に分周されて622MHzのような低い周波数に変換される。これに対応して水晶発振器等で形成される基準クロックRXREFCKも622MHzのような低い周波数にされる。この実施例において、10GHz以上の高速動作を行う回路はBip−ECL回路で構成し、中間周波数帯をBip−CMOS回路、1GHz以下の低速部をCMOS回路で構成する。
図2の実施例においては、図示しないデータ信号を受けるデータ入力バッファ、PD、セレクタ、VCO、高速クロックバッファ等がBip−ECL回路、分周器の一部がBip−CMOS回路、FD、周波数コンパレータ、制御回路、分周器の低速部分をCMOS回路で構成する。これにより、電力が大きいBip−ECL回路が占める割合が低減され、大幅に消費電力を削減可能となる。
図3には、この発明に係る位相周波数同期化回路の動作説明図が示されている。この実施例においては、図3(A)に示すように、パワーオン等の初期状態ではPD動作にされる。このFD動作において、周波数差が300ppm以下になるとFD動作に切り替えられる。このPD動作において、周波数差が300ppm以上になってもそのままFD動作を維持し、周波数差が1000ppm以上になるとFD動作に切り替えるというヒステリシス特性が設定される。上記300ppmは、前記Δf1に対応し、上記1000ppmが前記Δf2に対応している。図3(B)には、前記非特許文献1のようにヒステリシス特性を持たない切り替え動作が示されている。例えば、上記FD動作とPD動作の切り替えは、650ppmにされる。
図4には、この発明に係る位相周波数同期化回路の動作説明図が示されている。前記図3(A)に示したように、内部VCOで発生したクロックの分周出力と基準クロックとの周波数差が300ppm以下になったらFD動作(ロック状態)に切り替わる。このPD動作では、受信したデータ信号に対して内部VCIOが位相ロックする。したがって、図4(A)に示すように、PDの必要キャプチャレンジは、1000ppm+300ppm=1300ppmとなる(つまり、データ信号の周波数が基準クロックに対して−1000ppm、VCO生成クロックが+300ppmにあった場合)。
そして、上記PD動作中に、内部VCO発生クロックと基準クロックの周波数差が1000ppm以上になったらFD動作に切り替える(アンロック状態)。これにより、図4(A)に示すように、ロックレンジは2000ppmのように大きくできる。この実施例では、PDのキャプチャレンジが小さくてもロックが可能となる。つまり、FD動作からPD動作の切り替え閾値Δf1を300ppmのように小さくし、ロックレンジ(PD動作領域)は、上記キャプチャレンジにとらわれずに大きくできる。この結果、キャプチャレンジの小さなPDを用いて、大きなロックレンジを実現できる。この結果、データ信号に対するロックレンジが大きくなり、データ信号の周波数変動に対して耐性が向上する。
ちなみち、図3(B)のように上記FD動作とPD動作の切り替えの閾値を同じにした場合には、図4(B)に示したようにキャプチャレンジ=ロックレンジとなる。図4(B)の場合、PDのキャプチャレンジが小さい場合には、ロックレンジもそれに合わせて小さくなってしまう。上記ロックレンジはできる限り大きい方がPLLの性能としては優れている。上記ロックレンジが大きいと、入力されたデータ信号への追従可能な周波数範囲が広がる。つまり、ロック状態を継続できるから受信したデータ信号を有効なデータとして取り込めるものとなる。しかしながら、前記のように上記キャプチャレンジの大きな高周波PDは、設計が困難である。一般的にキャプチャレンジはPLL帯域仕様と関係するために制約がある。また、VCOの可変周波数範囲を大きく設計すると、さらに大きなキャプチャレンジが必要になる。VCOの可変周波数範囲は製造バラツキを見込んで大きく設計する必要がある。
図5には、この発明に係る位相周波数同期化回路に用いられる位相比較器の一実施例のブロック図が示されている。この実施例の位相比較器は、2つのサンプル&ホールド回路S/H1,S/H2とマルチプレクサMUXとから構成される。1つのサンプル&ホールト回路S/H1は、図6の動作波形図に示したように入力端子IN1から供給されたクロックCLKを入力端子IN2から供給されたデータDATの反転信号/DATのハイレベル期間でサンプリングし、ロウレベル期間でホールドする。他の1つのサンプル&ホールト回路S/H2は、上記サンプル&ホールト回路S/H1とは逆に入力端子IN2から供給されたデータDATハイレベル期間でサンプリングし、ロウレベル期間でホールドする。マルチプレクサMUXは、入力端子IN2のデータDATに対応して上記ホールド信号を位相比較出力PDOUTとして出力するものである。
図7には、この発明に係る位相周波数同期化回路に用いられる位相比較器の一実施例の回路図が示されている。この実施例は、サンプル&ホールド型のリニア位相比較器であり、前記図5のサンプル&ホールド回路S/H1は、差動トランジスタQ1とQ2のベースには、入力端子IN2からのデータ信号DATが供給される。一方の差動トランジスタQ1のコレクタには、差動トランジスタQ3,Q4が設けられる。これらの差動トランジスタQ3,Q4のベースには、入力端子IN1のクロックCLKが供給される。上記差動トランジスタQ3,Q4のコレクタには負荷抵抗R1とR2が設けられる。負荷抵抗R1、R2の出力信号は、エミッタフォロワ出力トランジスタQ7,Q8を通して出力される。出力トランジスタQ7とQ8のエミッタには、負荷としての電流源Ioが設けられる。他方の差動トランジスタQ2のコレクタには、差動トランジスタQ5,Q6が設けられる。これらの差動トランジスタQ5,Q6のベースには、上記エミッタフォロワ出力トランジスタQ7とQ8の出力信号が帰還信号として入力されてホールド回路が構成される。
サンプル&ホールド回路S/H2も、前記サンプル&ホールド回路S/H1のトランジスタQ1〜Q8と同様な差動トランジスタQ21〜Q28、及び負荷抵抗R1とR2と同様な負荷抵抗R6とR7から構成される。マルチプレクサMUXも基本的には前記サンプル&ホールド回路S/H1のトランジスタQ1〜Q8と同様な差動トランジスタQ21〜Q28、負荷抵抗R1とR2と同様な負荷抵抗R6とR7から構成される。ただし、差動トランジスタQ13とQ14のベースには、前記サンプル&ホールド回路S/H1の出力信号が供給され、差動トランジスタQ15とQ16のベースには、前記サンプル&ホールド回路S/H2の出力信号が供給される。また、サンプル&ホールド回路S/H1とS/H2では、データ信号DATが逆位相で入力される。この実施例のようなサンプル&ホールド型のリニア位相比較器にあっては、高速でノイズに対して強いという特長を有している。
図8には、この発明に係る位相周波数同期化回路の更に他の一実施例のブロック図が示されている。この実施例では、CDR回路としてデータリカバリ部も合わせて示されている。データリカバリ部は、電圧制御発振器VCOで形成されたクロックを分周器div4でI/Qに分周して、それを位相シフタPSに供給し、受信データRXHD1を受ける入力回路B1を通したデータ信号をフリップフロップ回路FFに取り込み、その中から位相同期したデータが図示しないデマルチプレクサDMUXに入力されて、ここでシリアル/パラレルデータ変換される。
電圧制御発振器VCOで形成されたクロックは、一方において位相比較器PDに直接入力し、他方において分周器div1とdiv2の2つに分けて構成し、1/8×1/8=1/64分周して622MHzの分周クロックを形成して周波数比較器FDに入力する。位相比較器PDには、入力回路B1及びB2を通してデータ信号が供給される。上記周波数比較器FDには入力回路B3を通した基準クロックRXREFCKが供給される。上記位相比較器PDと周波数比較器FDの出力は、セレクタSEL1を通してループフィルタ(図示せず)及びアンプAMPを通して電圧制御発振器VCOに伝えられる。
分周器div1の出力は、分周器div3により分周されて1/8×1/8=1/64分周された622MHzの分周クロックを周波数コンパレータFCに入力される。この周波数コンパレータFCには、上記入力回路B3を通した基準クロックが供給される。周波数コンパレータFCは、分周出力(1)と基準クロック(2)の周波数差を検出し、300ppm以下の検出出力と、1000ppm以上の検出出力とを形成して、制御回路CONTに伝える。制御回路CONTは、前記のようなヒステリシス特性を持つようにセレクタSEL1の制御信号SWCを形成する。なお、上記分周出力(1)と基準クロック(2)は、セレクタSEL2及びバッファ回路B5を通して出力される。
この実施例では、同図に一点鎖線により区分けしたように、−5.2Vで動作するバイポーラトランジスタ回路部Bipと、+1.8Vで動作するCMOS回路部CMOSから構成される。バイポーラトランジスタ回路部Bipは、ECL回路で構成される。また、Bi−CMOS回路も、−5.2Vで動作するのでバイポーラトランジスタ回路部Bipとされる。したがって、CMOS回路部は、ピュアCMOS回路で構成される。この実施例で、特徴的な部分は分周器が3つの分周器div1〜3から構成される。そのうち、分周器div1と2はバイポーラトランジスタ回路部Bipで構成され、分周器div3CMOS部で構成される。これにより、周波数比較器FDに適合したECLレベルと周波数コンパレータFCに適合したCMOSレベルの2種類の分周信号を合理的に得ることができる。
図9には、この発明に係るCDR(半導体集積回路装置)の一実施例の全体ブロック図が示されている。同図においては、黒塗りしたブロックはECL回路で構成され、点々のハッチングを付したブロックは、BiCMOS回路で構成され、何も付さないブロックがCMOS回路で構成される。これにより、回路の動作速度に合わせて最適な回路が選ばれて、必要な回路動作を小さな消費電力により実現できる。
この実施例のCDRにおいては、この発明に直接関係がないので詳細な説明を省略するるが、43Gb/sのビートレートの受信したシリアルデータRXHDIを、前記のような周波数位相同期化回路で1/64に分周されたパラレルデータに変換し、フレームパターン発生器(Frame pattern generater )及びFIFOメモリとデータマルチプレクサ4:1を介して16ビットからなる2.7Gb/sのパラレルデータRXD0〜15に変換して図示しない受信側の信号処理回路に伝える。このとき、かかるデータの信号処理回路への受け渡しのために上記16ビットのパラレルデータに同期化された再生クロックRXDCKも合わせて出力される。
図10には、この発明に用いられるBiCMOS回路の一実施例の回路図が示されている。この実施例は、4:1のマルチプレクサに向けられている。基本的にはECL回路の電流源部分がMOSFETM1〜M3により構成される。4組の差動トランジスタQ40,Q41〜Q46,Q47の各ベースが入力端子IN0〜IN3とされる。これら4組の差動トランジスタQ40,Q41〜Q46,Q47のエミッタ側には差動形態の4つのトランジスタQ30〜Q33が設けられ、それぞれのベースに選択信号S0〜S3が供給される。そして、上記差動トランジスタQ30〜Q33の共通化されたエミッタにMOSFETM1からなる電流源が設けられる。上記4組の差動トランジスタQ40,Q41〜Q46,Q47のコレクタは、対応するもの同士が負荷抵抗R7とR8に共通に接続され、かかる共通化された一対の出力ノードの信号は、エミッタフォロワ出力トランジスタQ48とQ49を通して出力される。上記トランジスタQ48とQ49のエミッタには電流源を構成するMOSFETM2とM3が設けられる。
図11には、この発明に用いられるCMOS回路の一実施例の回路図が示されている。この実施例は、CMOS回路の基本回路であるインバータ回路に向けられており、PチャネルMOSFETQPとNチャネルMOSFETQNが電源電圧VDDと回路の接地電位VSSとの間に直列接続される。上記MOSFETQPとQNのゲートは共通に接続されて入力端子INとされる。PチャネルMOSFETQPのドレインとNチャネルMOSFETQNのドレインとが接続されて出力端子OUTとされる。
図12には、この発明に係る半導体集積回路の一実施例の概略素子断面図が示されている。この実施例の半導体集積回路装置では、前記ECL回路を構成するNPN型バイポーラトランジスタ及びPチャネルMOSFETとNチャネルMOSFETとが形成される。図12においては、そのうち1.8Vで動作するCMOS回路部分のPチャネルMOSFET(PMOS)、NチャネルMOSFET(NMOS)及び2種類の抵抗素子R(NBL)とR(Poly-Si)が例示的に示されている。
PチャネルMOSFET(PMOS)は、P型基板(PSUB)に形成された深いウェルDNWLと素子分離領域で分離されたNウェルNWにP+型のソース,ドレインが形成される。かかるソース,ドレインに挟まれたウェル(基板ゲート)上にゲート絶縁膜を介して上記ソース,ドレインを跨ぐようなFGPからなるゲート電極が形成されて構成される。NチャネルMOSFET(NMOS)は、P型基板(PSUB)に形成された深いウェルDNWLと素子分離領域で分離されたPウェルPWにN+型のソース,ドレインが形成される。かかるソース,ドレインに挟まれたウェル(基板ゲート)上にゲート絶縁膜を介して上記ソース,ドレインを跨ぐようなFGNからなるゲート電極が形成されて構成される。
上記P型基板(PSUB)には−5.2Vのようなバイアス電圧が供給され、上記深いウェルDNWLとNウェルNWには+1.8Vが供給され、PウェルPWには0V(VSS)が供給される。抵抗素子R(NBL)は、拡散層NBLを抵抗として用いる。抵抗素子R(Poly-Si)は、1層目ポリシリコンFGや3層目ポリシリコン層を抵抗素子として用いるものである。
図13には、この発明に係る半導体集積回路の一実施例の概略素子断面図が示されている。図13においては、前記のように半導体集積回路装置を構成する回路素子のうち3.3Vで動作するCMOS回路部分のPチャネルMOSFET(PMOS)、NチャネルMOSFET(NMOS)及びバイポーラトランジスタBip−Trが例示的に示されている。PチャネルMOSFET(PMOS)及びNチャネルMOSFET(NMOS)は、前記図12のMOSFETと同様である。ただし、3.3Vで動作することに対応して、深いウェルDNWLとNウェルNWには+3.3Vが供給され、PウェルPWには0V(VSS)が供給される。また、基板PSUBには、P+領域、ウェルPWを介して−5.2Vのようなバイアス電圧が与えられる。
バイポーラトランジスタBip−Trは、N+からなるエミッリ領域がP型のベース領域の表面部に形成される。コレクタは、N−型領域及びNBLから構成され、コレクタ電極Cは、N+領域及びCNを介してNBLと電気的に接続される。エミッタ電極は、上記N+からなるエミッリ領域上に形成され、ベース電極は、エミッタ電極を取り囲むようにして上記ベース領域Pと電気的に接続される。バイポーラトランジスタBip−Trは、それを取り囲むように形成された素子分離領域及び基板とのPN接合によって、電気的に独立した素子として用いることができる。
図14には、この発明が適用される高速光伝送システムの一実施例の概略図が示されている。受信側の信号処理受信LSIでは、光伝送路を通して転送レートA(例A=40)Gbpsの光信号が受信側の光モジュールに入力される。光モジュールでは、転送レートをA/K(例K=16のときには2.5)GbpsのK本のパラレルデータに分割される。この光モジュールでは、パラレルデータR0〜Rkの他に各パラレルデータの一部を抽出したデータから成るデスキュー信号RDが出力されて上記受信側の信号処理LSIに入力される。なお、送信側での信号処理LSI→光モジュール間のデータ転送は、上記と同様である。送信側の光モジュールでは、上記受信側とは逆に逆にデスキュー信号RDとR0〜Rkをシリアルデータにした上で光信号の形態で光伝送路に送信する。
図15には、受信側の信号処理LSIにおけるデータ変換処理部の一実施例の概略図が示されている。受信信号R0〜Rk及び上記デスキュー信号RDは、位相同期回路により内部クロックと同期化され、シリアル−パラレル変換回路(以下、S/P回路という)によりnビットパラレルデータに変換される。上記信号処理LSIはデスキュー信号RDと各パラレルデータR0〜Rkとの位相差を検出し補正する事によりトータルAGbpsの正しいデータを取り込むような動作を行う。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、この実施例では、40Gb/sデータ信号に対して40GHzのVCOを用いるフルレートの位相比較動作を行うものに代えて、40Gb/sデータ信号に対して20GHzのVCOを用いるハーフレート動作にも同様に適用することができる。この発明は、高速光通信用LSIに搭載される位相周波数同期化回路又は高速動作が要求されるPLLを含む通信用LSIに広く利用することができる。
VCO…電圧制御発振器、PD…位相比較器、FD…周波数比較器、FC…周波数コンパレータ、SEL,SEL1,2…セレクタ、LPF…ループフィルタ、AMP…アンプ、S/H1,2…サンプル&ホールド回路、MUX…マルチプレクサ、Q1〜Q49…トランジスタ、R1〜R8…負荷抵抗、Io…電流源、div1〜4…分周器、PS…位相シフタ、FF…フリップフロップ回路、B1〜B5…バッファ回路、CONT…制御回路、M1〜M3,QP,QN…MOSFET、BSUB…半導体基板、DNWL…深いウェル、NW…Nウェル、PW…Pウェル。
Claims (8)
- クロックに同期して送信された受信データと電圧制御発振器で形成された内部クロックとを受ける位相比較器と、
上記内部クロックを1/N分周する分周器と、
上記分周器で形成された分周パルスと上記クロックの1/N周波数に対応した基準クロックとを受ける周波数比較器と、
上記位相比較器の出力信号又は上記周波数比較器の出力信号のいずれかを選択するセレクタと、
上記セレクタの出力信号を受けて上記電圧制御発振器の制御電圧を形成するループフィルタと、
上記周波数比較器の両入力信号を受けて上記セレクタの制御信号を形成する周波数コンパータとを含み、
上記周波数コンパータは、
初期状態では上記セレクタに対して上記周波数比較器の出力信号を選択する制御信号を形成し、
上記両入力信号の周波数差が第1周波数差よりも小さいときに上記セレクタに対して上記位相比較器の出力信号を選択する制御信号を形成して第1モードと判定し、
上記同期モードにおいて両入力信号の周波数差が第1周波数差よりも大きな第2周波数差よりも大きいときに上記セレクタに対して上記周波数比較器の出力信号を選択する制御信号を形成して第2モードと判定し、
上記第2モードにおいて両入力信号の周波数差が上記第1周波数差よりも小さいときに上記セレクタに対して上記位相比較器の出力信号を選択する制御信号を形成して上記第1モードと判定してなる位相周波数同期化回路を備えてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記第1周波数差はPLLループの必要キャプチャレンジに対応して設定され、
上記第2周波数差は、PLLループのロックレンジに対応して設定されるものであることを特徴とする半導体集積回路装置。 - 請求項2において、
上記位相比較器、電圧制御発振器、セレクタ及びループフィルタは、バイポーラトランジスタからなるECL回路で構成され、
上記分周器、周波数比較器及び周波数コンパレータは、バイポーラトランジスタとMOSFETの組み合わせ回路又はCMOS回路から構成されることを特徴とする半導体集積回路装置。 - 請求項3において、
上記位相比較器は、サンプル&ホールド型のリニア位相比較器であることを特徴とする半導体集積回路装置。 - 請求項4において、
上記分周器は、第1分比の第1分周器と、第2分周比の第2分周器及び第3分周器からなり、
上記第1と第2分周器は、直列形態にされてバイポーラトランジスタ回路で構成されて上記周波数比較器の入力信号を形成し、
上記第3分周器は、CMOS回路で構成されて、上記第1分周器の出力信号を受けて上記周波数コンパレータの入力信号を形成することを特徴とする半導体集積回路装置。 - 請求項4において、
上記電圧制御発振器は、上記クロックと同じ周波数からなるフルレートの内部クロックを形成することを特徴とする半導体集積回路装置。 - 請求項6において、
上記入力データは、同符号連続パターンが存在するものであることを特徴とする半導体集積回路装置。 - 請求項7において、
上記受信データを上記内部クロックに同期したパラレル信号に変換するデータリカバリ回路を含むものであることを特徴とする半導体集積回路装置。
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2004
- 2004-01-26 JP JP2004016432A patent/JP2005210540A/ja active Pending
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