CN1971851A - 半导体器件、其制造方法及其评估方法 - Google Patents

半导体器件、其制造方法及其评估方法 Download PDF

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Abstract

一种用于制造半导体器件的方法包括如下步骤：在硅衬底(1、40)上形成第一外延膜(2、41)；在第一外延膜(2、41)中形成沟槽(4、43)；并且在第一外延膜(2、41)上和在沟槽(4、43)中形成第二外延膜(23、44、45)。形成第二外延膜(23、44、45)的步骤包括最后的步骤，其中使用硅源气体和卤化物气体的混合气体。硅衬底(1、40)具有被定义为α的砷浓度，第二外延膜(23、44、45)具有被定义为β的杂质浓度。砷浓度和杂质浓度具有如下关系：α≤3×1019×ln(β)－1×1021。

Description

半导体器件、其制造方法及其评估方法
技术领域
本发明涉及一种半导体器件、半导体器件的制造方法、以及半导体器件的评估方法。
背景技术
已经提出了一种技术，其中在通过沟槽掩埋外延生长形成p/n列(column)结构时，采用基于蚀刻气体和硅烷气体的混合生长方案，从而防止沟槽的开口部分过早地闭合(参照US 7,029,977-B2)。
然而，由于蚀刻气体的混合，发生n+型硅衬底的蚀刻反应从而引起如图24所示的现象，已刻蚀的n+衬底内的高浓度掺杂剂(As、Sb或P)附着到该衬底的前表面上从而被吸收到p/n列层中。同时，超结MOS(SJ-MOS)通过在p/n列内完全耗尽克服了导通态电阻和击穿电压的折衷关系。对于完全耗尽需要平衡p/n列元件的电荷量，来自n+衬底的掺杂剂的混合在浓度设计中是致命的问题。
另外，在US 6,495,294中公开了旨在通过利用蚀刻气体的蚀刻作用执行沟槽掩埋的技术。这里，通过利用刻蚀气体的刻蚀作用锥形化和加工沟槽形状。也在这种情况下，由于衬底的刻蚀反应，高浓度掺杂剂同样附着到n+型衬底的前表面上(在沟槽内的导电类型相反的外延膜上)。
因此，需要可以在半导体衬底中获得期望的载流子分布，其中沟槽形成在硅衬底上的外延膜中，并且其中与首先提到的外延膜的导电类型相反的其他外延膜掩埋在沟槽中。
发明内容
鉴于上述问题，本发明的目的是提供一种半导体器件。本发明的另一个目的是提供一种用于制造半导体器件的方法。本发明的又一个目的是提供一种用于评估半导体器件的方法。
根据本发明的第一方案，用于制造半导体器件的方法包括如下步骤：在具有第一导电类型的硅衬底上形成具有第一导电类型的第一外延膜，其中第一外延膜具有比硅衬底低的杂质浓度；在第一外延膜中形成沟槽；以及在第一外延膜上和在沟槽中形成具有第二导电类型的第二外延膜以便利用第二外延膜埋置沟槽。形成第二外延膜的步骤包括最后的步骤，其中硅源气体和卤化物气体的混合气体用于形成第二外延膜。硅衬底具有作为其中的杂质浓度的砷浓度，将其定义为α。第二外延膜具有定义为β的杂质浓度。硅衬底中的砷浓度和第二外延膜中的杂质浓度具有如下关系：α≤3×1019×ln(β)-1×1021。
在上述方法中，当利用第二外延膜埋置沟槽时，减少了将要引入到第二外延膜中的砷(arcencium)的量。因此，适当地获得器件中的载流子浓度分布。
根据本发明的第二方案，用于制造半导体器件的方法包括如下步骤：在具有第一导电类型的硅衬底上形成具有第一导电类型的第一外延膜，其中第一外延膜具有比硅衬底低的杂质浓度；在第一外延膜中形成沟槽；在第一外延膜上和在沟槽中形成具有第二导电类型的第二外延膜；以及刻蚀第二外延膜的一部分并在第一外延膜上和在沟槽中形成第二外延膜以便利用第二外延膜埋置沟槽。硅衬底具有作为其中的杂质浓度的砷浓度，将其定义为α。第二外延膜具有定义为β的杂质浓度。硅衬底中的砷浓度和第二外延膜中的杂质浓度具有如下关系：α≤3×1019×ln(β)-1×1021。
在上述方法中，因为刻蚀第二外延膜的一部分，然后，在第一外延膜上和在沟槽中形成第二外延膜，所以减少了将要引入到第二外延膜中的砷的量。因此，适当地获得器件中的载流子浓度分布。
根据本发明的第三方案，半导体器件包括：具有第一导电类型的硅衬底；硅衬底上的具有第一导电类型的第一外延膜，其中第一外延膜具有比硅衬底低的杂质浓度；第一外延膜中的多个沟槽；以及每个沟槽中的具有第二导电类型的第二外延膜。在两个相邻沟槽之间的第一外延膜提供第一杂质区。沟槽中的第二外延膜提供第二杂质区。沿着与硅衬底平行的预定方向交替地设置第一杂质区和第二杂质区以便提供超结结构。硅衬底具有作为其中的杂质浓度的砷浓度，将其定义为α。第二外延膜具有定义为β的杂质浓度。硅衬底中的砷浓度和第二外延膜中的杂质浓度具有如下关系：α≤3×1019×ln(β)-1×1021。
上述器件具有优良的载流子浓度分布。
根据本发明的第四方案，提供用于评估半导体器件的方法。该器件包括：具有第一导电类型的硅衬底；硅衬底上的具有第一导电类型的第一外延膜，其中第一外延膜具有比硅衬底低的杂质浓度；第一外延膜中的多个沟槽；以及在每个沟槽中的具有第二导电类型的第二外延膜，其中两个相邻的沟槽之间的第一外延膜提供第一杂质区，沟槽中的第二外延膜提供第二杂质区，并且沿着平行于硅衬底的预定方向交替地设置第一杂质区和第二杂质区以便提供超结结构。该方法包括如下步骤：在超结结构的预定区域的表面上照射一次离子以便在垂直于硅衬底的深度方向上刻蚀预定区域的表面，其中超结结构的预定区域包括多个第一杂质区和第二杂质区；对从预定区域的表面释放的二次离子进行质量分析；沿着深度方向测量第一杂质区中的掺杂剂的平均浓度；沿着深度方向测量第二杂质区中的掺杂剂的平均浓度；沿着深度方向测量硅衬底中的掺杂剂的平均浓度；以及根据第一杂质区、第二杂质区和硅衬底中的每一个中的平均浓度确定超结结构的载流子浓度分布。
在上述方法中，考虑到形状、晶体取向、沿深度掺杂分布等的影响适当地评估超结结构的载流子浓度分布。
根据本发明的第五方案，提供用于评估半导体器件的方法。该器件包括：具有第一导电类型的硅衬底；硅衬底中的多个沟槽；以及在每个沟槽中的具有第二导电类型的外延膜，其中两个相邻的沟槽之间的硅衬底提供第一杂质区，沟槽中的外延膜提供第二杂质区，并且沿着与硅衬底平行的预定方向交替地设置第一杂质区和第二杂质区以便提供超结结构。该方法包括如下步骤：在超结结构的预定区域的表面上照射一次离子以便在垂直于硅衬底的深度方向上刻蚀预定区域的表面，其中超结结构的预定区域包括多个第一杂质区和第二杂质区；对从预定区域的表面释放的二次离子进行质量分析；沿着深度方向测量第一杂质区中掺杂剂的平均浓度；沿着深度方向测量第二杂质区中的掺杂剂的平均浓度；以及根据第一杂质区和第二杂质区中的每一个中的平均浓度确定超结结构的载流子浓度分布。
在上述方法中，考虑到形状、晶体取向、沿深度掺杂分布等的影响适当地评估超结结构的载流子浓度分布。
附图说明
通过下面参照附图进行的详细说明，本发明的上述和其他的目的、特征和优点将变得更加显而易见。在附图中：
图1是示出垂直沟槽栅型MOSFET的截面图；
图2是示出图1中的MOSFET的部分放大的截面图；
图3A至3D是说明用于制造图1中的MOSFET的方法的截面图；
图4A至4D是说明用于制造图1中的MOSFET的方法的截面图；
图5是示出HCl的标准流速和外延膜的生长速率之间关系的图；
图6是示出HCl的标准流速和外延膜的生长速率之间关系的图；
图7是示出HCl的标准流速和外延膜的生长速率之间关系的图；
图8是示出埋置外延层的载流子浓度和n+衬底中的As浓度之间关系的图；
图9是说明SIMS分析区域的截面图；
图10是说明图9中的SIMS分析区域的平面图；
图11A至11D是说明用于评估衬底的方法的截面图；
图12是示出质量分析结果的图；
图13是示出质量分析结果的图；
图14是示出质量分析结果的图；
图15是示出另一垂直沟槽栅型MOSFET的截面图；
图16A至16D是说明用于制造图15中的MOSFET的方法的截面图；
图17A至17D是说明用于制造图15中的MOSFET的方法的截面图；
图18A至18D是说明用于制造又一垂直沟槽栅型MOSFET的方法的截面图；
图19A至19D是说明用于制造图18A至18D中的MOSFET的方法的截面图；
图20A至20D是说明用于制造另一垂直沟槽栅型MOSFET的方法的截面图；
图21A至21D是说明用于制造图20A至20D中的MOSFET的方法的截面图；
图22是说明SIMS分析区域的截面图；
图23是说明图22中的SIMS分析区域的平面图；以及
图24是说明在沟槽中形成埋置外延膜的步骤中的As原子运动的透视图。
优选实施例的详细说明
第一实施例
现在，结合附图说明第一实施例。
图1所示的是本实施例中的垂直沟槽栅MOSFET(垂直超结MOS器件)的截面图。图2是图1中的元件部分中的实质部分的放大图。
参照图2，在用作漏区的n+硅衬底1上形成n型外延膜2，在外延膜2上形成外延膜3。将沟槽4设置在下层的外延膜2中，并且这些沟槽4透过外延膜2到达n+硅衬底1。将外延膜5分别埋在沟槽4中。沟槽4中的外延膜5的导电类型是p型，位于沟槽4的侧面的区域6的导电类型是n型。以这种方式，横向地交替设置p型区(5)和n型区6，从而构造所谓的“超结结构”，其中MOSFET的漂移层是p/n列结构。更具体地讲，本实施例具有超结结构，其中在深度方向上延伸的n型区(第一导电类型的杂质扩散区)6和同样在深度方向上延伸的p型区(第二导电类型的杂质扩散区(5))在它们沿着平面方向彼此毗连的状态下被大量地设置。
在上层外延膜3中，将p阱层7形成在该外延膜的表面层部分中。在外延膜3中设置用于栅的沟槽8，并且将这些沟槽8形成得比p阱层7深。将栅氧化膜9形成在沟槽8的内表面上，将多晶硅栅电极10设置在栅氧化膜9的内部。这里，在外延膜3的上表面的那些表面层部分中形成n+源区11，其中所述外延膜3与沟槽8接触。此外，在p型外延膜3的上表面的表面层部分中形成p+源极接触区12。另外，为各个沟槽8在外延膜3中的p阱层7和外延膜2(漂移层)之间形成n+缓冲区13。n-缓冲区13包括沟槽8的底表面部分，并且它们与漂移层中的n型区6和p阱层7接触。另外，在用于各个沟槽8的n-缓冲区13之间形成间隔作为p-区14。
漏电极(未显示)形成在n+硅衬底1的下表面上，并且漏电极与n+硅衬底1电连接。此外，源电极(未显示)形成在外延膜3的上表面上，并且源电极与n+源区11和p+源极接触区12电连接。
这里，在将源极电压设为接地电位和将漏极电压设为正电位的情况下，施加预定的正电压作为栅电位，从而使晶体管导通。在晶体管导通的模式中，在p阱层7与栅氧化膜9接触的那些部分中形成反型层，电子经反型层在源极和漏极之间流动(从n+源区11、p阱层7、n-缓冲区13、n型区6到n+硅衬底1)。此外，当施加反向偏压时(在将源极电压设为接地电位和将漏极电压设为正电位的情况下)，耗尽层从p型区(5)和n型区6之间的p-n结、n-缓冲区13和p-区14之间的p-n结、和n-缓冲区13和p阱层7之间的p-n结延伸，使p型区(5)和n型区6耗尽，从而提高晶体管的击穿电压。
同时，参照图1，也在元件部分周围的端部分中，在横向上交替地设置n型区6和p型区(5)。此外，在外延膜3的上表面相对于元件部分的外周侧上形成LOCOS氧化物薄膜15。
接下来，说明本实施例中的制造垂直沟槽栅MOSFET的方法。
首先，如图3A所示，制备n+硅衬底1。n+硅衬底1采用As(砷)作为杂质。此外，在n+硅衬底1上形成n型外延膜2。另外，在芯片的外边缘部分处的外延膜2中形成多个沟槽20，并且利用二氧化硅膜21填充沟槽20。此外，使外延膜2的上表面平坦化。
接下来，如图3B所示，在n型外延膜2上形成二氧化硅薄膜22，并且将二氧化硅膜22构图为预定的形状以便获得预定的沟槽。此外，使用二氧化硅膜22作为掩模，对n型外延膜2进行各向异性刻蚀(RIE)或者利用碱性各向异性蚀刻剂(KOH，TMAH等)进行湿法刻蚀，从而形成达到硅衬底1的沟槽4。
另外，如图3C所示，除去用作掩模的二氧化硅膜22。这时，采用Si(110)衬底，并且外延膜2的上表面具有(110)面，同时将每一沟槽4的侧面形成为(111)面。也就是说，将每一沟槽的底表面形成为(110)面，并将其侧面形成为(111)面。或者，采用Si-(100)衬底，并且将外延膜2的上表面形成为(100)面，同时将每一个沟槽4的侧面形成为(100)面。也就是说，将每一沟槽的底表面形成为(100)面，并将其侧面也形成为(100)面。
此外，在氢气气氛中对所得到的结构进行氢气退火。此后，如图3D所示，在包括沟槽4的内表面的外延膜2上形成p型外延膜23，从而利用外延膜23填充沟槽4。在利用外延膜23填充沟槽4的步骤中，为了形成外延膜23采用由硅源气体和卤化物气体组成的混合气体作为提供给硅衬底的气体。具体地，采用甲硅烷(SiH4)、乙硅烷(Si2H6)、二氯甲硅烷(SiH2Cl2)、三氯甲硅烷(SiHCl3)和四氯化硅(SiCl4)中的任意一种作为硅源气体。特别地，应该优选采用二氯甲硅烷(SiH2Cl2)、三氯甲硅烷(SiHCl3)和四氯化硅(SiCl4)中的任意一种作为硅源气体。采用氯化氢(HCl)、氯气(Cl2)、氟气(F2)、三氟化氯(ClF3)、氟化氢(HF)和溴化氢(HBr)中的任意一种作为卤化物气体。
另外，在速率决定反应的条件下形成外延膜23。特别是在采用甲硅烷或者乙硅烷作为硅源气体的情况下，将膜形成温度的上限设为950℃。在采用二氯甲硅烷作为硅源气体的情况下，将膜形成温度的上限设为1100℃。在采用三氯甲硅烷作为硅源气体的情况下，将膜形成温度的上限设为1150℃。在采用四氯化硅作为硅源气体的情况下，将膜形成温度的上限设为1200℃。此外，在膜形成真空度在正常压力至100Pa的范围内的情况下，将膜形成温度的下限设为800℃，在膜形成真空度在100Pa至1×10-5Pa的范围内的情况下，将膜形成温度的下限设为600℃。这样，已经在实验上证实可以执行外延生长而不会出现晶体缺陷。
此后，从外延膜23的上表面侧对所得到的结构进行平坦化抛光，从而暴露外延膜(n型硅层)2，如图4A所示。因此，在横向上交替地设置p型区(5)和n型区6。此外，除去芯片的外边缘部分处的沟槽20内的氧化硅膜21(参照图3D)。
此外，如图4B所示，在外延膜2上形成p-型外延膜24。另外，如图4C所示，通过离子注入在p-型外延膜24与n型区6接触的那些部分上形成n-缓冲区13。此时，在设置在芯片的外边缘部分处的沟槽20中的外延膜24的上表面中形成凹痕(即，凹陷)25，通过使用凹痕25作为对准标记将待进行离子注入的结构定位于光掩模。
随后，如图4D所示，在p-型外延膜24上形成p-型外延膜26。
此后，如图1所示，形成LOCOS氧化物膜15。此外，在元件部分中形成p阱层7、沟槽8、栅氧化膜9、多晶硅栅电极10、n+源区11和p+源极接触区12。另外，形成电极和布线线路，在元件部分的形成中，在通过离子注入形成n+源区11、p+源极接触区12等的情况下，在设置在芯片的外边缘部分处的沟槽20中的外延膜26的上表面中形成凹痕27，如图4D所示，并且通过使用凹痕27作为对准标记将待离子注入的结构定位于光掩模。
附带地，在沟槽4形成在n型外延膜2中之后的阶段，其中所述n型外延膜2从外延膜23的形成开始延伸直到利用外延膜23填充沟槽4为止，为了形成外延膜23，采用由硅源气体和卤化物气体组成的混合气体作为供应给硅衬底(1、2)的气体。然而，在广义上，至少在利用p型外延膜23填充沟槽4的情况下的最后的填充步骤，为了形成外延膜23可以使用由硅源气体和卤化物气体组成的混合气体作为提供给硅衬底(1、2)的气体。
此时，作为外延膜23的膜形成条件并且关于在沟槽的侧表面上生长的外延膜23，通过引入卤化物气体，使沟槽的开口部分处的生长速率低于比沟槽的开口部分深的部分处的生长速率。这样，在沟槽的开口部分处的膜厚变得小于沟槽的底部部分处的膜厚的条件下形成将要生长在沟槽内的外延膜。因此，关于沟槽的侧面上的外延膜，沟槽的开口部分处的膜厚变得小于其底部部分，抑制由外延膜引起的沟槽的开口部分的闭合，从而可以提高沟槽的填充能力(无空隙的膜形成变得可能)。也就是说，由于无空隙的膜形成，当将反向偏压施加到超结结构(p/n列结构)时(或者当将源极设为地电位，并且将漏极电位设为正电压时)，允许确保击穿电压和抑制结漏电流。也可以获得无空隙的实现(减小空隙尺寸)，提高与击穿电压有关的产量，提高与结漏电流有关的产量。
特别地，在形成图3D中的外延膜23时，根据每一个沟槽的纵横比设定如下所述的条件。
在沟槽的纵横比小于10并且卤化物气体的标准流速是X[slm]，同时生长速率是Y[μm/min]的情况下，得到下面的关系式。
Y＜0.2X+0.1     (F1)
在沟槽的纵横比至少是10并且小于20，以及卤化物气体的标准流速是X[slm]，同时生长速率是Y[μm/min]的情况下，获得下面的关系式。
Y＜0.2X+0.05    (F2)
在沟槽的纵横比至少是20，并且卤化物气体的标准流速是X[slm]，同时生长速率是Y[μm/min]的情况下，获得下面的关系式。
Y＜0.2X  (F3)
从利用外延膜有效地填充沟槽同时抑制空隙的出现的观点来看这些条件是有利的。
图5、6和7示出接地条件下的试验结果。在图5、6和7中的每一个中，氯化氢的标准流速X[slm]为横坐标轴，生长速率Y[μm/min]为纵坐标轴。图5对应于纵横比是“5”的情况。图6对应于纵横比是“15”的情况，图7对应于纵横比是“25”的情况。在图5、6和7的每一个中，黑点表示存在空隙，而白点表示不存在空隙。从每一个图中可以看出当氯化氢的标准流速大时，不管外延膜的高生长速率都不出现空隙。还看出，在相同的氯化氢标准流速下，随着更大的纵横比如果外延膜的生长速率不变低则不能防止空隙的出现。在每一个图中表示空隙存在或者不存在的边界的公式在图5中为Y＝0.2X+0.1，在图6中为Y＝0.2X+0.05，和在图7中为Y＝0.2X，并且在每个公式以下的区域中不出现空隙。附带地，沟槽的纵横比是如图3C所示的d1/W1，即，(沟槽的深度)/(沟槽的宽度)。
接下来，将要说明，如图24所示，在沟槽4的混合外延步骤混合As。
在n+硅衬底1上的n外延膜中形成沟槽4之后，在执行外延生长同时二氯甲硅烷(DCS)、HC1和H2保持流动的情况下，As从n+硅衬底1的背面和外周表面(端部)扩散并且到达p/n列。这样，由于HC1的混合，刻蚀n+衬底中的As以附着在该衬底的前表面上。
在本实施例中，如图8所示，当“α”表示作为硅衬底1的杂质的砷的浓度，并且“β”表示p型外延膜23的杂质浓度(掩埋外延层载流子浓度)时，获得下面的关系式。
α≤3×1019×ln(β)-1×1021  (F4)
在该条件下考虑如下情况：关于n+衬底中的As浓度的上限，在通过外延膜形成p/n列的情况下，由于制造中的加工精度，出现在±10％的数量级上的浓度偏差，(即，填充外延步骤的浓度可控性是大约10％)。因此，希望将As混合的影响抑制到通过填充外延步骤形成的p/n列中的该列中的载流子浓度的至多10％。
通过实例，在n+衬底中的As浓度和砷(As)混入到列中的量之间的关系中，随着n+衬底中的As浓度变得越高，砷(As)混入到列中的量变得越大。也就是说，通过降低用作As混合源的n+衬底中的As浓度可以抑制在混合外延膜形成过程中的As向外扩散量。具体地，SJ-MOS的p/n列中的p区浓度在1×1016至3×1017/cm3的数量级上。基于这些事实，可以以使As混合量至多为p/n列中的p区浓度的10％的方式抑制在实际使用中可归因于As混合的低击穿电压。这样，图8实验发现使n+衬底中的As浓度至多为p型外延膜的杂质浓度的10％的前提。
关于图8中的n+衬底中的As浓度的下限，在形成n+型衬底时As展示出硅衬底中的最大固溶度。通常，Sb浓度在1018/cm3的数量级上。然而，因为在真空中As的饱和蒸汽高，所以As的向外扩散的影响大。因此，将As衬底浓度的下限设为1×1018/cm3，在该浓度下，可以用Sb衬底取代As衬底。因此，As衬底浓度的有利范围是α≤3×1019×ln(β)-1×1021，此外，α＞1×1018。
此外，为了完全地耗尽超结，使图8中的填充外延层载流子浓度(外延膜23的杂质浓度)的上限最多为3×1017/cm3。因此，As衬底浓度的更有利的范围是α≤3×1019×ln(β)-1×1021，α＞1×1018，此外，β＜3×1017。
接下来，将说明评估具有超结结构的半导体衬底的方法。
以这样的方式确定超结结构的载流子浓度分布的适当度：在将一次离子轰击到前表面上以便在深度方向上暴露前表面的同时，关于在具有超结结构的部分处的预定平面区域(图9和10中的SIMS分析区域)，即，包括多个p型杂质扩散区(5)和n型杂质扩散区(6)的预定区域，对射出的二次离子进行质谱分析，从而在杂质扩散区(6)的n型组成元素、杂质扩散区(5)的p型组成元素和硅衬底的杂质组成元素当中沿深度方向分析元素的平均浓度。
下面详细说明评估方法。
按照下面的规定主要两次执行分析具有两维循环结构(cyclic structure)的p/n列结构衬底的浓度的检查。
在垂直超结MOS器件的制造工艺中，在衬底完成之后执行衬底性能检查。在作为合格品的衬底中制造器件，并在器件完成之后执行最后的检查和缺陷分析。
这里，在p/n列衬底加工工艺中的衬底性能检查和最后检查以及在利用p/n列衬底形成诸如SJ-MOS的功率器件的情况下的缺陷分析中，现有技术半导体衬底评估技术(例如扩展电阻测量方法、CV测量方法或者二次离子质谱分析法)是这样的，列的尺寸(图2中的p型区(5)或者n型区6的宽度)是大约0.5μm至5μm，而检测探针的尺寸是直径为几mm至几十μm，因此探针不能与每一列精确地接触，并且每一单独p/n列的浓度评估是不可能的。因此，在评估和控制p/n列中的杂质浓度时，通常在相同的条件下在测试晶片上形成平面外延膜，并且取代每一p/n列的浓度分布来评估测试晶片的杂质浓度。然而，当直接应用在如图11B所示在n衬底上形成p型外延膜的情况下的技术(基于平面外延膜的评估)时，在本实施例的情况下涉及如下所述的缺点。
首先，在如图11A和11B所示地形成p型外延膜以便填充沟槽的情况下，不能评估由于填充每一个沟槽引起的形状的影响(例如，不可能评估由于气体变得难以填充到每一个沟槽中的事实的影响)。其次，每一个沟槽具有多个侧面和底表面的内表面，并且不能评估正面方向的影响。第三，不能评估深度方向上的分布的影响，例如气体流动的影响。这样，在图11A和11B的情况下，通过现有方案的评估是不可能的。在图11C和11D的情况下，通过现有技术方案的评估是可能的，但是列形状等的影响是未知的。
因此，如图9和10所示，从p/n列的循环结构的前表面通过二次离子质谱分析法(SIMS)进行分析，从而使在检测区域(几十至几百平方μm)内的每一p/n列的平均杂质浓度的深度分析变得可能。该方法同时评估填充在以相等间隔和宽度设置的沟槽的周期性结构中的p外延膜，以及衬底上的n外延膜，从而检测两个区的平均浓度。因此，当评估区域内的沟槽结构保持不变时，可以通过进行深度分析确定p/n列中的浓度分布的适当度。
通过提到的实例说明应用这种评估方法的情况。
图12示出在通过采用二氯甲硅烷(DCS)作为硅源气体以及不加入氯化氢执行外延生长的情况下的SIMS结果。As浓度是7×1019/cm3。从图12看出在4至12μm深度处的磷(P)浓度和硼(B)浓度之间的差较大，因此没有获得有利的浓度分布。此外，砷(As)浓度很低，具体为1×1015/cm3或者以下。
图13示出在通过采用DCS作为硅源气体以及加入氯化氢执行外延生长的情况下的SIMS结果。As浓度是7×1019/cm3。从图13看出在4至12μm深度处的P浓度和B浓度之间的差较小。此外，在图13中，砷(As)浓度很高，具体为1×1015/cm3或者以上。因此，理由是：如图24所示，由于氯化氢的混合而刻蚀衬底的As以附着到其前表面上。特别地，As从衬底的背面和外周表面扩散，并且污染p/n列。
图14示出在通过采用DCS作为硅源气体以及加入氯化氢执行外延生长的情况下的SIMS结果。这里，As浓度是4×1019/cm3。从图14看出在4至12μm深度处的P浓度和B浓度之间的差较小。此外，在图14中，可以使As浓度较低，具体为大约1×1015/cm3或者以下。
附带地，在获得每一p/n列的硼浓度[NB]和磷浓度[NP]时，可以从以下关系式中得出浓度，其中“Nexp-B”和“Nexp-p”分别表示通过SIMS检测的硼浓度和磷浓度，“WB”和“WP”分别表示p层宽度和n层宽度。
NB＝Nexp-B×(WB+WP)/WB  (F5)
NP＝Nexp-P×(WB+WP)/WP  (F6)
例如，如果图14中的2μm深度处的硼浓度或者Nexp-B是5×1015/cm3，并且保持WB＝WP，那么硼浓度NB变成10×1015/cm3(＝5×1015×2/1)。
根据本实施例，可以产生如下所述的优点。
(1)半导体衬底的制造方法，包括利用杂质浓度比硅衬底1低的n型外延膜(第一导电类型的外延膜)覆盖n+硅衬底(第一导电类型的硅衬底)的第一步骤，在硅衬底1上的外延膜2中形成沟槽4的第二步骤，在包括沟槽4的n型外延膜2上形成p型(第二导电类型)的外延膜23从而利用p型外延膜23填充沟槽4的第三步骤，其中至少在最后的填充步骤中，在第三步骤中利用p型外延膜23填充沟槽4的情况下，采用由硅源气体和卤化物气体组成的混合气体作为为形成p型外延膜23而提供的气体，当用“α”表示作为硅衬底1的杂质的砷的浓度，用“β”表示p型外延膜23的杂质浓度时，满足下列关系式。
α≤3×1019×ln(β)-1×1021  (F7)
因此，在第三步骤中在包括沟槽4的n型外延膜2上形成p型外延膜23从而利用p型外延膜23填充沟槽4的情况下，可以抑制As的混合量。结果，在半导体衬底中可以获得期望的载流子分布，在所述半导体衬底中利用与外延膜2的导电类型相反的外延膜23填充形成在硅衬底1上的外延膜2中的沟槽4。
作为具有超结结构的半导体衬底，当用“α”表示作为硅衬底1的杂质的砷的浓度，并用“β”表示p型外延膜5的杂质浓度时，
α≤3×1019×ln(β)-1×1021  (F8)
此外，通过采用该半导体衬底配置垂直超结MOS器件的结构。在这些结构中也实现相同的优点。
(2)至少在最后的填充步骤中，在利用p型外延膜23填充沟槽4的情况下，作为外延膜23的膜形成条件，使每一沟槽的开口部分处的生长速率低于比沟槽开口部分深的部分处的生长速率，以便在每一沟槽的侧面上生长外延膜，从而可以抑制由外延膜23引起的沟槽开口部分的闭合以提高每一沟槽的填充能力。
(3)让X[slm]表示卤化物气体的标准流速，Y[μm/min]表示生长速率，在为了在第三步骤中填充沟槽4而形成p型外延膜23的情况下，在每一沟槽4的纵横比小于10的情况下，满足下列关系式。
y＜0.2x+0.1  (F9)
在每一沟槽4的纵横比至少是10并小于20的情况下，满足下列关系式。
Y＜0.2X+0.05  (F10)
在每一沟槽4的纵横比至少是20的情况下，满足下列关系式。
Y＜0.2X  (F11)
然后，从利用外延膜有效地填充沟槽同时抑制孔隙的出现的观点来看，膜形成变得有利。
(4)评估具有超结结构的半导体衬底的方法，其中利用杂质浓度比硅衬底1低的n型外延膜2覆盖n+硅衬底1，同时利用p型外延膜5填充形成在n型外延膜2中的沟槽4，从而在深度方向上延伸的n型杂质扩散区6和同样在深度方向上延伸的p型杂质扩散区(5)在它们在平面方向上彼此毗连的状态下被大量地并置，其中在具有超结结构的部分处的平面的预定区域中至少包括多个n型杂质扩散区6和p型杂质扩散区(5)，同时将一次离子轰击到前表面上以在深度方向上暴露前表面，对射出的二次离子进行质谱分析，从而在杂质扩散区6的n型搀杂剂、杂质扩散区域(5)的p型搀杂剂和硅衬底1的搀杂剂当中沿深度方向分析元素的平均浓度，以确定超结结构的载流子浓度分布的适当度。
因此，甚至在形成相反导电类型的外延膜23以便填充沟槽4的情况下，可以考虑形状的影响、正面方向的影响和归因于沟槽的填充的深度分布的影响来评估半导体衬底。
第二实施例
接下来，主要对第二实施例与第一实施例的不同点进行说明。
在替换图1的图15中示出本实施例中的垂直沟槽栅MOSFET的截面图。
如图15所示，在本实施例中，每一沟槽4的底部部分未到达n+硅衬底1，但是它位于n型外延膜2内。
因此，制造工艺变为如下所述。
如图16A所示，执行在n+硅衬底1上形成n型外延膜2、形成沟槽20、利用氧化硅膜21填充沟槽20、以及使n型外延膜2平坦化。此后，如图16B所示，在对于n型外延膜2的沟槽形成步骤中，在它到达硅衬底1之前终止刻蚀，其中在n型外延膜2上采用氧化硅膜22。因此，每一沟槽4的底表面位于n型外延膜2内。
随后，如图16C所示，除去用作掩模的氧化硅膜22，如图16D所示，利用由硅源气体和卤化物气体组成的混合气体，在包括沟槽4的内表面的外延膜2上形成p型外延膜23，从而利用外延膜23填充沟槽4。此时，n+硅衬底1没有暴露在沟槽4内，使得n+硅衬底1内的砷(As)没有通过沟槽4的内部扩散。
此后，如图17A所示从外延膜23的上表面侧对所得到的结构执行平坦化抛光，如图17B所示在外延膜2上形成p-型外延膜24，如图17C所示形成n-缓冲区13，以及如图17D所示在p-型外延膜24上形成p-型外延膜26。
此外，如图15所示，形成LOCOS氧化物膜15、p阱层7、沟槽8、栅氧化膜9、多晶硅栅电极10、n+源区11和p+源极接触区12。
根据本实施例，可以产生如下所述的优点。
在第二步骤形成沟槽4时，形成沟槽4使其不到达硅衬底1，从而将硅衬底1暴露于沟槽的底表面使得可以防止As从相应部分的混合。
第三实施例
接下来，主要对第三实施例与第一实施例的不同点进行说明。
在本实施例中，作为半导体衬底的结构，利用保护膜30覆盖硅衬底1的背面和外周表面，如图18A所示。下面将说明制造工艺。
如图18A所示，在n+硅衬底1上形成n型外延膜2。此外，利用保护膜30覆盖n+硅衬底1的下表面(背面)和其侧面(外周表面)。使用氧化硅膜、氮化硅膜、多晶硅膜等作为保护膜30。随后，执行沟槽20的形成、利用氧化硅膜21填充沟槽20、以及使n型外延膜2平坦化。
此后，如18B所示，通过在n型外延膜2上使用氧化硅膜22在n型外延膜2中形成沟槽4，并且如图18C所示，使用用作掩模的氧化硅膜22。此后，如图18D所示，利用由硅源气体和卤化物气体组成的混合气体，在包括沟槽4的内表面的外延膜2上形成p型外延膜23，从而利用外延膜23填充沟槽4。此时，利用保护膜30覆盖n+硅衬底1的下表面(背面)和侧面(外周表面)，使得可以抑制n+硅衬底1内的砷(As)的扩散。
此后，如图19A所示从外延膜23的上表面侧对所得到的结构执行平坦化抛光，如图19B所示在外延膜2上形成p-型外延膜24，如图19C所示形成n-缓冲区13，以及如图19D所示在p-型外延膜24上形成p-型外延膜26。此后，除去保护膜30。
根据本实施例，可以产生如下所述的优点。
在利用p型外延膜23填充沟槽4时，在利用保护膜30覆盖硅衬底1的背面和外周表面的状态下利用p型外延膜23填充沟槽4，从而硅衬底1没有暴露在硅衬底1的背面和外周表面上，使得可以防止As从相应部分的混合。
允许结合第三实施例的结构(其中使用保护膜)和第二实施例的结构(其中形成沟槽使其不到达衬底)。
第四实施例
接下来，主要对第四实施例与第一实施例的不同点进行说明。
图20A至20D和图21A至21D是示出本实施例中的半导体衬底的制造工艺的示意性截面图。
首先，如图20A所示，制备n+硅衬底40，并且在其上形成n型外延膜41。n+硅衬底40使用As(砷)作为杂质。此外，如图20B所示，在外延膜41的上表面上形成用作蚀刻掩模的氧化硅膜42，并且在利用抗蚀剂材料覆盖氧化硅膜42之后，通过光刻法在期望的区域形成开口42a。此外，如图20C所示，通过使用氧化硅膜42作为掩模在外延膜41中形成沟槽43。也就是说，通过干法刻蚀从开口42a执行各向异性刻蚀，从而形成沟槽43。
随后，如图20D所示，除去用作掩模材料的氧化物膜42，并且如图21A所示，通过外延生长在包括沟槽43的外延膜41上形成p型外延膜44。
随后，如图21B所示，通过引入HCl气体对外延膜44进行沟槽43的开口部分的刻蚀。开口部分的刻蚀不限于HCl，而是也可以采用对硅膜具有刻蚀作用的H2气体。在H2刻蚀中，应该期望使用与HCl刻蚀相同的气体流速决定条件。这样，通过执行部分的外延膜44的刻蚀工艺刻蚀沟槽43的开口部分。此后，如图21C所示，形成p型外延膜45以填充沟槽43。此时，在形成外延膜44之后通过刻蚀加宽沟槽开口部分，从而可以防止沟槽的开口部分闭合，提高其填充能力。
顺便地，在沟槽开口部分闭合而引起任何填充缺陷(空腔)的情况下，甚至通过再外延生长，通过再次重复外延膜45的HCl刻蚀步骤和外延生长步骤提高填充能力。也就是说，多次执行部分的p型外延膜的刻蚀工艺和p型外延膜的形成工艺，从而利用层叠的p型外延膜填充沟槽。
此外，在填充外延生长之后使衬底(40、41)上的外延膜44和45的表面平坦化，从而除去保持在沟槽43上的台阶，如图21D所示。因此，外延膜46嵌入在沟槽43中。
也在该制造方法中，当“α”表示作为硅衬底40的杂质的砷的浓度，并且“β”表示p型外延膜44和45的杂质浓度时，满足下面的关系式。
α≤3×1019×ln(β)-1×1021    (F12)
因此，尽管As扩散出现在氯化氢刻蚀工艺中，但可以使p/n列中的As混合量较小。
根据本实施例，可以产生如下所述的优点。
半导体衬底的制造方法，包括利用杂质浓度比硅衬底40低的n型外延膜(第一导电类型的外延膜)41覆盖n+硅衬底(第一导电类型的硅衬底)的第一步骤，在硅衬底40上的n型外延膜41中形成沟槽43的第二步骤，通过外延生长在包括沟槽43的n型外延膜41上形成p型(第二导电类型)的外延膜44的第三步骤，以及一次或多次执行部分p型外延膜44的刻蚀工艺和p型外延膜45的形成工艺，从而利用层叠的p型(第二导电类型)外延膜44和45填充p沟槽43的第四步骤，其中当“α”表示作为硅衬底40的杂质的砷的浓度，并且“β”表示p型外延膜44和45的杂质浓度时，满足下面的关系式。
α≤3×1019×ln(β)-1×1021  (F13)
因此，在第四步骤中执行部分的p型外延膜44的刻蚀工艺时，可以抑制As的混合量。结果，在半导体衬底中可以获得期望的载流子分布，在所述半导体衬底中利用导电类型与外延膜41相反的外延膜44和45填充形成在硅衬底40上的外延膜41中的沟槽43。
此外在本实施例中，如第二实施例所述，在第二步骤中形成沟槽时，也形成沟槽使其不到达硅衬底。也在这种情况下，实现与第二实施例相同的优点。此外，在本实施例中，也可以采用第三实施例所述的技术。也就是说，在执行部分的p型外延膜44的刻蚀工艺时，也在利用保护膜覆盖硅衬底40的背面和外周表面的情况下执行刻蚀工艺。也在这种情况下，实现与第三实施例相同的优点。
此外，也在本实施例中，可以通过采用参照图9和10说明的评估方法来评估衬底。
附带地，可以将参照图9和10说明的评估方法应用于在将沟槽形成在体衬底中并利用相反的导电类型的外延膜填充该沟槽的情况下的评估方法。
更具体地讲，评估具有超结结构的半导体衬底的方法，其中如图22所示，利用p型(第二导电类型)的外延膜62填充形成在n型(第一导电类型)的硅衬底60中的沟槽61，由此在深度方向上延伸的n型杂质扩散区63和同样在深度方向上延伸的p型(第二导电类型)的杂质扩散区64在它们在平面方向上彼此毗连的情况下被大量地设置，其中在具有超结结构的部分处的平面的预定区域中至少包括多个n型(第一导电类型)杂质扩散区63和p型(第二导电类型)杂质扩散区64，如图23所示，同时将一次离子轰击到前表面上以在深度方向上暴露前表面，对射出的二次离子进行质谱分析，从而在杂质扩散区63的n型(第一导电类型)组成元素和杂质扩散区64的p型(第二导电类型)组成元素当中沿深度方向分析元素的平均浓度，并且确定超结结构的载流子浓度分布的适当度。因此，甚至在形成相反导电类型的外延膜62以便填充沟槽61的情况下，考虑到形状的影响、正面方向的影响和归因于沟槽的填充的深度分布的影响可以评估半导体衬底。
在至此进行的说明中，第一导电类型为n型，第二导电类型为p型，但也可以将导电类型倒置使得第一导电类型可以是p型，第二导电类型可以是n型(具体地，在图1中，衬底1是p+，区域(5)是n型，区域6是p型)。
上述公开内容具有以下方案。
根据本发明的第一方案，用于制造半导体器件的方法包括如下步骤：在具有第一导电类型的硅衬底上形成具有第一导电类型的第一外延膜，其中第一外延膜具有比硅衬底低的杂质浓度；在第一外延膜中形成沟槽；以及在第一外延膜上和在沟槽中形成具有第二导电类型的第二外延膜以便利用第二外延膜埋置沟槽。形成第二外延膜的步骤包括最后的步骤，其中硅源气体和卤化物气体的混合气体用于形成第二外延膜。硅衬底具有作为其中的杂质浓度的砷浓度，将其定义为α。第二外延膜具有定义为β的杂质浓度。硅衬底中的砷浓度和第二外延膜中的杂质浓度具有如下关系：α≤3×1019×ln(β)-1×1021。
在上述方法中，当利用第二外延膜填充沟槽时，减少了将要引入到第二外延膜中的砷的量。因此，适当地获得器件中的载流子浓度分布。
或者，在形成第二外延膜的步骤的最后步骤中，沟槽开口附近的第二外延膜的生长速率可以小于沟槽中的第二外延膜的生长速率。在这种情况下，在利用第二外延膜完全填充沟槽之前，第二外延膜没有阻塞沟槽的开口。因此，利用第二外延膜充分地填充沟槽。
或者，在形成第二外延膜的步骤中，卤化物气体可以用于形成第二外延膜。卤化物气体具有标准流速，将其定义为X，单位为slm。以定义为Y的生长速率生长第二外延膜，Y的单位为微米每分钟。当沟槽具有小于10的纵横比时，卤化物气体的标准流速和第二外延膜的生长速率具有下列关系式：Y＜0.2X+0.1。在这种情况下，第二外延膜在其中不具有空隙，更进一步，利用第二外延膜充分地填充沟槽。
或者，当沟槽具有等于或者大于10并且小于20的纵横比时，卤化物气体的标准流速和第二外延膜的生长速率具有下列关系式：Y＜0.2X+0.05。
或者，当沟槽具有等于或者大于20的纵横比时，卤化物气体的标准流速和第二外延膜的生长速率具有下列关系式：Y＜0.2X。
或者，在形成沟槽的步骤中，沟槽可以不到达硅衬底。在这种情况下，硅衬底没有暴露在沟槽的底部上。因此，砷原子没有从沟槽的底部引入到第二外延膜中。
或者，该方法还可以包括如下步骤：在形成第二外延膜的步骤之前，在硅衬底的一个表面上和在硅衬底的侧面上形成保护膜。硅衬底的所述一个表面与第一外延膜相对。在这种情况下，砷原子没有从硅衬底的所述一个表面和侧面引入到第二外延膜中。
根据本发明的第二方案，用于制造半导体器件的方法包括如下步骤：在具有第一导电类型的硅衬底上形成具有第一导电类型的第一外延膜，其中第一外延膜具有比硅衬底低的杂质浓度；在第一外延膜中形成沟槽；在第一外延膜上和在沟槽中形成具有第二导电类型的第二外延膜；以及刻蚀第二外延膜的一部分并在第一外延膜上和在沟槽中形成第二外延膜以便利用第二外延膜埋置沟槽。硅衬底具有作为其中的杂质浓度的砷浓度，将其定义为α。第二外延膜具有定义为β的杂质浓度。硅衬底中的砷浓度和第二外延膜中的杂质浓度具有如下关系：α≤3×1019×ln(β)-1×1021。
在上述方法中，因为刻蚀第二外延膜的一部分，然后，在第一外延膜上和在沟槽中形成第二外延膜，所以减少了将要引入到第二外延膜中的砷的量。因此，适当地获得器件中的载流子浓度分布。
或者，该方法还可以包括如下步骤：在刻蚀第二外延膜的一部分和形成第二外延膜的步骤之前，在硅衬底的一个表面上和在硅衬底的侧面上形成保护膜。硅衬底的所述一个表面与第一外延膜相对。在这种情况下，砷原子没有从硅衬底的所述一个表面和侧面引入到第二外延膜中。
根据本发明的第三方案，半导体器件包括：具有第一导电类型的硅衬底；硅衬底上的具有第一导电类型的第一外延膜，其中第一外延膜具有比硅衬底低的杂质浓度；第一外延膜中的多个沟槽；以及每个沟槽中的具有第二导电类型的第二外延膜。在两个相邻沟槽之间的第一外延膜提供第一杂质区。沟槽中的第二外延膜提供第二杂质区。沿着与硅衬底平行的预定方向交替地设置第一杂质区和第二杂质区以便提供超结结构。硅衬底具有作为其中的杂质浓度的砷浓度，将其定义为α。第二外延膜具有定义为β的杂质浓度。硅衬底中的砷浓度和第二外延膜中的杂质浓度具有如下关系：α≤3×1019×ln(β)-1×1021。
上述器件具有优良的载流子浓度分布。
或者，沟槽可以具有没有到达硅衬底的底部。此外，该器件还可以包括设置在硅衬底的一个表面上和在硅衬底的侧面上的保护膜。硅衬底的所述一个表面与第一外延膜相对。此外，半导体器件可以是垂直型超结MOS器件。
根据本发明的第四方案，提供用于评估半导体器件的方法。该器件包括：具有第一导电类型的硅衬底；硅衬底上的具有第一导电类型的第一外延膜，其中第一外延膜具有比硅衬底低的杂质浓度；第一外延膜中的多个沟槽；以及在每个沟槽中的具有第二导电类型的第二外延膜，其中两个相邻的沟槽之间的第一外延膜提供第一杂质区，沟槽中的第二外延膜提供第二杂质区，并且沿着平行于硅衬底的预定方向交替地设置第一杂质区和第二杂质区以便提供超结结构。该方法包括如下步骤：在超结结构的预定区域的表面上照射一次离子以便在垂直于硅衬底的深度方向上刻蚀预定区域的表面，其中超结结构的预定区域包括多个第一杂质区和第二杂质区；对从预定区域的表面释放的二次离子进行质量分析；沿着深度方向测量第一杂质区中的掺杂剂的平均浓度；沿着深度方向测量第二杂质区中的掺杂剂的平均浓度；沿着深度方向测量硅衬底中的掺杂剂的平均浓度；以及根据第一杂质区、第二杂质区和硅衬底中的每一个中的平均浓度确定超结结构的载流子浓度分布。
在上述方法中，考虑到形状、晶体取向、沿深度掺杂分布等的影响适当地评估超结结构的载流子浓度分布。
根据本发明的第五方案，提供用于评估半导体器件的方法。该器件包括：具有第一导电类型的硅衬底；硅衬底中的多个沟槽；以及在每个沟槽中的具有第二导电类型的外延膜，其中两个相邻的沟槽之间的硅衬底提供第一杂质区，沟槽中的外延膜提供第二杂质区，并且沿着与硅衬底平行的预定方向交替地设置第一杂质区和第二杂质区以便提供超结结构。该方法包括如下步骤：在超结结构的预定区域的表面上照射一次离子以便在垂直于硅衬底的深度方向上刻蚀预定区域的表面，其中超结结构的预定区域包括多个第一杂质区和第二杂质区；对从预定区域的表面释放的二次离子进行质量分析；沿着深度方向测量第一杂质区中的搀杂剂的平均浓度；沿着深度方向测量第二杂质区中的掺杂剂的平均浓度；以及根据第一杂质区和第二杂质区中的每一个中的平均浓度确定超结结构的载流子浓度分布。
在上述方法中，考虑到形状、晶体取向、沿深度掺杂分布等的影响适当地评估超结结构的载流子浓度分布。
尽管已经参照本发明的优选实施例对其进行了说明，但是可以理解本发明不限于优选实施例和结构。本发明旨在包括各种修改和等效设置。另外，尽管存在不同的优选组合和结构，但是包括较多、较少或者仅仅单个元件的其他的组合和结构也在本发明的精神和范围内。

Claims (15)

1、一种用于制造半导体器件的方法，包括如下步骤：
在具有第一导电类型的硅衬底(1、40)上形成具有所述第一导电类型的第一外延膜(2、41)，其中所述第一外延膜(2、41)具有比所述硅衬底(1、40)低的杂质浓度；
在所述第一外延膜(2、41)中形成沟槽(4、43)；
在所述第一外延膜(2、41)上和在所述沟槽(4、43)中形成具有第二导电类型的第二外延膜(23、44、45)从而利用所述第二外延膜(23、44、45)填充所述沟槽(4、43)，其中
形成所述第二外延膜(23、44、45)的步骤包括最后的步骤，其中硅源气体和卤化物气体的混合气体用于形成所述第二外延膜(23、44、45)，
所述硅衬底(1、40)具有作为其中的杂质浓度的砷浓度，将其定义为α，
所述第二外延膜(23、44、45)具有被定义为β的杂质浓度，以及
所述硅衬底(1、40)中的所述砷浓度和所述第二外延膜(23、44、45)中的所述杂质浓度具有如下关系：α≤3×1019×1n(β)-1×1021。
2、根据权利要求1所述的方法，其中
在形成所述第二外延膜(23、44、45)的步骤的最后步骤中，所述沟槽(4、43)的开口附近的所述第二外延膜(23、44、45)的生长速率小于所述沟槽(4、43)中的所述第二外延膜(23、44、45)的生长速率。
3、一种用于制造半导体器件的方法，包括如下步骤：
在具有第一导电类型的硅衬底(40)上形成具有第一导电类型的第一外延膜(41)，其中所述第一外延膜(41)具有比所述硅衬底(40)低的杂质浓度；
在所述第一外延膜(41)中形成沟槽(43)；
在所述第一外延膜(41)上和在所述沟槽(43)中形成具有第二导电类型的第二外延膜(44)；以及
刻蚀所述第二外延膜(44)的一部分并且在所述第一外延膜(41)上和在所述沟槽(43)中形成所述第二外延膜(45)从而利用所述第二外延膜(44、45)填充所述沟槽(43)，其中
所述硅衬底(40)具有作为其中的杂质浓度的砷浓度，将其定义为α，
所述第二外延膜(44、45)具有被定义为β的杂质浓度，以及
所述硅衬底(40)中的所述砷浓度和所述第二外延膜(44、45)中的所述杂质浓度具有如下关系：α≤3×1019×1n(β)-1×1021。
4、根据权利要求1或者2所述的方法，其中
在形成所述第二外延膜(23、44、45)的步骤中，卤化物气体用于形成所述第二外延膜(23、44、45)，
所述卤化物气体具有标准流速，将其定义为X，单位为slm，
以被定义为Y的生长速率生长所述第二外延膜(23、44、45)，Y的单位为微米每分钟，
所述沟槽(4、43)具有小于10的纵横比，以及
所述卤化物气体的所述标准流速和所述第二外延膜(23、44、45)的所述生长速率具有如下关系：
Y＜0.2X+0.1。
5、根据权利要求1或者2所述的方法，其中
在形成所述第二外延膜(23、44、45)的步骤中，卤化物气体用于形成所述第二外延膜(23、44、45)，
所述卤化物气体具有标准流速，将其定义为X，单位为slm，
以定义为Y的生长速率生长所述第二外延膜(23、44、45)，Y的单位为微米每分钟，
所述沟槽(4、43)具有等于或大于10并且小于20的纵横比，以及
所述卤化物气体的所述标准流速和所述第二外延膜(23、44、45)的所述生长速率具有如下关系：
Y＜0.2X+0.05。
6、根据权利要求1或者2所述的方法，其中
在形成所述第二外延膜(23、44、45)的步骤中，卤化物气体用于形成所述第二外延膜(23、44、45)，
所述卤化物气体具有标准流速，将其定义为X，单位为slm，
以定义为Y的生长速率生长所述第二外延膜(23、44、45)，Y的单位为微米每分钟，
所述沟槽(4、43)具有等于或大于20的纵横比，以及
所述卤化物气体的所述标准流速和所述第二外延膜(23、44、45)的所述生长速率具有如下关系：
Y＜0.2X。
7、根据权利要求1或者2所述的方法，其中
在形成所述沟槽(4)的步骤中，所述沟槽(4)未到达所述硅衬底(1)。
8、根据权利要求1或者2所述的方法，还包括如下步骤：
在形成所述第二外延膜(23)的步骤之前，在所述硅衬底(1)的一个表面上和在所述硅衬底(1)的侧面上形成保护膜(30)，其中
所述硅衬底(1)的所述一个表面与所述第一外延膜(2)相对。
9、根据权利要求3所述的方法，还包括如下步骤：
在刻蚀所述第二外延膜(44、45)的所述部分和形成所述第二外延膜(44、45)的步骤之前，在所述硅衬底(40)的一个表面上和在所述硅衬底(40)的侧面上形成保护膜(30)，其中
所述硅衬底(40)的所述一个表面与所述第一外延膜(41)相对。
10、一种半导体器件，包括：
具有第一导电类型的硅衬底(1、40)；
所述硅衬底(1、40)上的具有第一导电类型的第一外延膜(2、41)，其中所述第一外延膜(2、41)具有比所述硅衬底(1、40)低的杂质浓度；
所述第一外延膜(2、41)中的多个沟槽(4、43)；以及
在每一沟槽(4、43)中的具有第二导电类型的第二外延膜(23、44、45)，其中
两个相邻的沟槽(4、43)之间的所述第一外延膜(2、41)提供第一杂质区(6、47)，
所述沟槽(4、43)中的所述第二外延膜(23、44、45)提供第二杂质区(5、46)。
沿着与所述硅衬底(1、40)平行的预定方向交替设置所述第一杂质区(6、47)和所述第二杂质区(5、46)从而提供超结结构，
所述硅衬底(1、40)具有作为其中的杂质浓度的砷浓度，将其定义为α，
所述第二外延膜(23、44、45)具有被定义为β的杂质浓度，以及
所述硅衬底(1、40)中的所述砷浓度和所述第二外延膜(23、44、45)中的所述杂质浓度具有如下关系：
α≤3×1019×1n(β)-1×1021。
11、根据权利要求10所述的器件，其中所述沟槽(4)具有未到达所述硅衬底(1)的底部。
12、根据权利要求10或者11所述的器件，还包括：
设置在所述硅衬底(1)的一个表面上和在所述硅衬底(1)的侧面上的保护膜(30)，其中
所述硅衬底(1)的所述一个表面与所述第一外延膜(2)相对。
13、根据权利要求10或者11所述的器件，其中
所述半导体器件是垂直型超结MOS器件。
14、一种用于评估半导体器件的方法，所述半导体器件包括：具有第一导电类型的硅衬底(1、40)；所述硅衬底(1、40)上的具有第一导电类型的第一外延膜(2、41)，其中所述第一外延膜(2、41)具有比所述硅衬底(1、40)低的杂质浓度；所述第一外延膜(2、41)中的多个沟槽(4、43)；以及每一沟槽(4、43)中的具有第二导电类型的第二外延膜(23、44、45)，其中两个相邻的沟槽(4、43)之间的所述第一外延膜(2、41)提供第一杂质区(6、47)，所述沟槽(4、43)中的所述第二外延膜(23、44、45)提供第二杂质区(5、46)，并且沿着平行于所述硅衬底(1、40)的预定方向交替设置所述第一杂质区(6、47)和所述第二杂质区(5、46)从而提供超结结构，该方法包括如下步骤：
在所述超结结构的预定区域的表面上照射一次离子从而在垂直于所述硅衬底(1、40)的深度方向上刻蚀所述预定区域的所述表面，其中所述超结结构的所述预定区域包括多个第一杂质区(6、47)和第二杂质区(5、46)；
对从所述预定区域的所述表面释放的二次离子进行质量分析；
沿着所述深度方向测量所述第一杂质区(6、47)中的掺杂剂的平均浓度；
沿着所述深度方向测量所述第二杂质区(5、46)中的掺杂剂的平均浓度；
沿着所述深度方向测量所述硅衬底(1、40)中的掺杂剂的平均浓度；以及
根据所述第一杂质区(6、47)、所述第二杂质区(5、46)和所述硅衬底(1、40)中的每一个中的所述平均浓度来确定所述超结结构的载流子浓度分布。
15、一种用于评估半导体器件的方法，所述半导体器件包括：具有第一导电类型的硅衬底(1、40)；所述硅衬底(1、40)中的多个沟槽(4、43)；以及每一沟槽(4、43)中的具有第二导电类型的外延膜，其中两个相邻的沟槽(4、43)之间的所述硅衬底(1、40)提供第一杂质区(6、47)，所述沟槽(4、43)中的所述外延膜提供第二杂质区(5、46)，并且沿着与所述硅衬底(1、40)平行的预定方向交替设置所述第一杂质区(6、47)和所述第二杂质区(5、46)从而提供超结结构，该方法包括如下步骤：
在所述超结结构的预定区域的表面上照射一次离子从而在垂直于所述硅衬底(1、40)的深度方向上刻蚀所述预定区域的所述表面，其中所述超结结构的所述预定区域包括多个第一杂质区(6、47)和第二杂质区(5、46)；
对从所述预定区域的所述表面释放的二次离子进行质量分析；
沿着所述深度方向测量所述第一杂质区(6、47)中的掺杂剂的平均浓度；
沿着所述深度方向测量所述第二杂质区(5、46)中的掺杂剂的平均浓度；以及
根据所述第一杂质区(6、47)和所述第二杂质区(5、46)中的每一个中的所述平均浓度来确定所述超结结构的载流子浓度分布。
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