JP2008135474A - 半導体装置 - Google Patents
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Abstract
【課題】半導体基板上へのＶＦＥＴと他の種類の素子との混載が可能でありながら、半導体基板上に積層される半導体層の表面に大きな段差を有しない半導体装置を提供する。
【解決手段】Ｐ型シリコン基板２上には、酸化シリコンからなるボックス層３、Ｎ＋型横方向導電層４およびＮ−型表面層５が積層されている。ボックス層３上には、Ｎ−型表面層５の表面からボックス層３に至る深さを有する、平面視環状のディープトレンチ６が形成されている。ディープトレンチ６およびボックス層３に取り囲まれるトランジスタ形成領域８は、その周囲から分離されている。このトランジスタ形成領域８において、Ｎ−型表面層５の表層部には、ソース領域１４およびドレイン領域１６が形成されている。またディープトレンチ６の側面に沿って、ドレイン領域１６とＮ＋型横方向導電層４とに接続されたＮ＋型縦方向導電層１７が形成されている。
【選択図】図１
【解決手段】Ｐ型シリコン基板２上には、酸化シリコンからなるボックス層３、Ｎ＋型横方向導電層４およびＮ−型表面層５が積層されている。ボックス層３上には、Ｎ−型表面層５の表面からボックス層３に至る深さを有する、平面視環状のディープトレンチ６が形成されている。ディープトレンチ６およびボックス層３に取り囲まれるトランジスタ形成領域８は、その周囲から分離されている。このトランジスタ形成領域８において、Ｎ−型表面層５の表層部には、ソース領域１４およびドレイン領域１６が形成されている。またディープトレンチ６の側面に沿って、ドレイン領域１６とＮ＋型横方向導電層４とに接続されたＮ＋型縦方向導電層１７が形成されている。
【選択図】図１
Description
本発明は、ＶＦＥＴ（Vertical Field Effect Transistor）を備える半導体装置に関する。
従来から、ＶＦＥＴの一種として、ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）が知られている。たとえば、パワーＭＯＳＦＥＴでは、トレンチゲート構造を採用したＶＤＭＯＳＦＥＴが主流になりつつある。
図３は、トレンチゲート構造が採用されたＶＤＭＯＳＦＥＴを有する半導体装置の模式的な断面図である。
図３は、トレンチゲート構造が採用されたＶＤＭＯＳＦＥＴを有する半導体装置の模式的な断面図である。
このＶＤＭＯＳＦＥＴは、Ｎ＋型基板１０１を備えている。Ｎ＋型基板１０１上には、Ｎ−型エピタキシャル層１０２が積層されている。Ｎ−型エピタキシャル層１０２の表層部には、Ｐ型領域１０３が形成されている。また、Ｎ−型エピタキシャル層１０２の表面には、ＬＯＣＯＳ１０４がＰ型領域１０３の周縁に沿って形成されている。ＬＯＣＯＳ１０４に囲まれる領域において、Ｐ型領域１０３の表層部には、Ｎ＋型のソース領域１０５が形成されている。Ｐ型領域１０３およびソース領域１０５には、トレンチ１０６がそれらを貫通して形成されている。トレンチ１０６の内面は、ゲート酸化膜１０７で覆われている。そして、そのゲート酸化膜１０７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、トレンチ１０６内に、ポリシリコンゲート１０８が形成されている。また、ソース領域１０５には、Ｐ＋型のソースコンタクト領域１０９がソース領域１０５を貫通して形成されている。
Ｎ−型エピタキシャル層１０２上には、層間絶縁膜１１０が積層されている。この層間絶縁膜１１０上には、ゲート電極１１１およびソース電極１１２が形成されている。ゲート電極１１１およびソース電極１１２は、層間絶縁膜１１０に形成されたコンタクト孔を介して、それぞれポリシリコンゲート１０８およびソースコンタクト領域１０９に接続されている。
一方、Ｎ＋型基板１０１の裏面（Ｎ−型エピタキシャル層１０２が形成されている側と反対側の面）には、ドレイン電極１１３が形成されている。
このような構造のＶＤＭＯＳＦＥＴでは、ドレイン電極からソース電極１１２に向けて、Ｎ＋型基板１０１の表面に直交する方向（縦方向）に電流が流れる。そのため、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）と比較して、素子面積を大幅に縮小することができる。
このような構造のＶＤＭＯＳＦＥＴでは、ドレイン電極からソース電極１１２に向けて、Ｎ＋型基板１０１の表面に直交する方向（縦方向）に電流が流れる。そのため、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）と比較して、素子面積を大幅に縮小することができる。
しかしながら、Ｎ＋型基板１０１の裏面にドレイン電極を配置する構成では、Ｎ＋型基板１０１の全体に高電圧が印加されるため、Ｎ＋型基板１０１上でＶＤＭＯＳＦＥＴが形成されている領域を他の領域から分離（素子分離）することが難しい。そのため、図３に示すＶＤＭＯＳＦＥＴと他の種類の素子とをＮ＋基板１０１上に混載することは困難である。
そこで、同一基板上への他の種類の素子との混載が可能なＶＤＭＯＳＦＥＴとして、アップドレイン型のＶＤＭＯＳＦＥＴが提案されている。
アップドレイン型のＶＤＭＯＳＦＥＴを有する半導体装置では、図４に示すように、Ｎ＋型基板１２１上に、酸化シリコンからなるボックス層１２２が積層されている。ボックス層１２２は、部分的に除去されており、そのボックス層１２２の除去された領域は、トランジスタ形成領域となっている。ボックス層１２２上およびボックス層１２２から露出するＮ＋型基板１２１上には、Ｎ−型エピタキシャル層１２３が積層されている。
アップドレイン型のＶＤＭＯＳＦＥＴを有する半導体装置では、図４に示すように、Ｎ＋型基板１２１上に、酸化シリコンからなるボックス層１２２が積層されている。ボックス層１２２は、部分的に除去されており、そのボックス層１２２の除去された領域は、トランジスタ形成領域となっている。ボックス層１２２上およびボックス層１２２から露出するＮ＋型基板１２１上には、Ｎ−型エピタキシャル層１２３が積層されている。
Ｎ−型エピタキシャル層１２３には、その表面からボックス層１２２に至る深さのディープトレンチ１２４がトランジスタ形成領域を取り囲んで形成されている。ディープトレンチ１２４内は、ポリシリコンで埋め尽くされている。このポリシリコンで埋め尽くされたディープトレンチ１２４によって、トランジスタ形成領域に形成されるＶＤＭＯＳＦＥＴが素子分離されている。
トランジスタ形成領域において、Ｎ−型エピタキシャル層１２３の表層部には、Ｐ型領域１２５が形成されている。Ｐ型領域１２５の表層部には、Ｎ＋型のソース領域１２７が形成されている。Ｐ型領域１２５およびソース領域１２７には、トレンチ１２８がそれらを貫通して形成されている。トレンチ１２８の内面は、ゲート酸化膜１２９で覆われている。そして、そのゲート酸化膜１２９の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、トレンチ１２８内に、ポリシリコンゲート１３０が形成されている。また、ソース領域１２７には、Ｐ＋型のソースコンタクト領域１３１がソース領域１２７を貫通して形成されている。
Ｎ−型エピタキシャル層１２３上には、層間絶縁膜１３３が積層されている。この層間絶縁膜１３３上には、ゲート電極１３４、ソース電極１３５およびドレイン電極１３６が形成されている。ゲート電極１３４、ソース電極１３５およびドレイン電極１３６は、層間絶縁膜１３３に形成されたコンタクト孔を介して、それぞれポリシリコンゲート１３０、ソースコンタクト領域１３１およびＮ−型エピタキシャル層１２３に接続されている。
特開２０００−３４９２９２号公報
ソース電極１３５に向かう縦方向の電流経路を確保するため、トランジスタ形成領域において、ボックス層１２２が除去されることにより、Ｎ＋型基板１２１とＮ−型エピタキシャル層１２３とが導通されている。
ところが、トランジスタ形成領域からボックス層１２２が除去されているので、エピタキシャル成長法によりＮ−型エピタキシャル層１２３を形成すると、トランジスタ形成領域におけるＮ−型エピタキシャル層１２３の表面とトランジスタ形成領域外におけるＮ−型エピタキシャル層１２３の表面との間に、ボックス層１２２の厚さ分の段差が生じてしまう。ＶＤＭＯＳＦＥＴの高耐圧化のためには、ボックス層１２２の厚さを大きくする必要があるが、ボックス層１２２の厚さを大きくすると、Ｎ−型エピタキシャル層１２３の表面に生じる段差が大きくなり、Ｎ−型エピタキシャル層１２３上にレジストパターンを形成するためのリソグラフィ工程における露光フォーカス不良などの問題が生じる。
ところが、トランジスタ形成領域からボックス層１２２が除去されているので、エピタキシャル成長法によりＮ−型エピタキシャル層１２３を形成すると、トランジスタ形成領域におけるＮ−型エピタキシャル層１２３の表面とトランジスタ形成領域外におけるＮ−型エピタキシャル層１２３の表面との間に、ボックス層１２２の厚さ分の段差が生じてしまう。ＶＤＭＯＳＦＥＴの高耐圧化のためには、ボックス層１２２の厚さを大きくする必要があるが、ボックス層１２２の厚さを大きくすると、Ｎ−型エピタキシャル層１２３の表面に生じる段差が大きくなり、Ｎ−型エピタキシャル層１２３上にレジストパターンを形成するためのリソグラフィ工程における露光フォーカス不良などの問題が生じる。
そこで、本発明の目的は、半導体基板上へのＶＦＥＴと他の種類の素子との混載が可能でありながら、半導体基板上に積層される半導体層の表面に大きな段差を有しない半導体装置を提供することである。
前記の目的を達成するための請求項１記載の発明は、半導体基板と、前記半導体基板上に積層された絶縁層と、前記絶縁層上に積層された半導体層と、前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチと、前記ディープトレンチに取り囲まれるトランジスタ形成領域において、前記半導体層の表層部に形成されたソース領域と、前記トランジスタ形成領域において、前記半導体層の表層部に形成されたドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成され、前記ソース領域と前記ドレイン領域とを電気的に分離する分離領域と、前記トランジスタ形成領域に形成され、前記ドレイン領域からの電流を前記ソース領域に対して前記半導体基板の表面と直交する縦方向に対向する位置に導くための電流経路とを含む、半導体装置である。
この構成によれば、ディープトレンチは、その最深部が絶縁層に到達している。このディープトレンチにより、ディープトレンチに取り囲まれるトランジスタ形成領域は、その周囲から分離（素子分離）されている。そして、トランジスタ形成領域において、半導体層の表層部には、ソース領域およびドレイン領域が形成されている。また、トランジスタ形成領域には、ドレイン領域からの電流をソース領域に対して半導体基板の表面と直交する縦方向に対向する位置に導くための電流経路が形成されている。そのため、ドレイン領域からの電流を、ソース領域に対して縦方向に対向する位置に導き、その位置から半導体層をソース領域に向けて縦方向に流すことができる。すなわち、トランジスタ形成領域に形成されるＦＥＴを縦型構造とすることができる。
そして、従来の構造とは異なり、トランジスタ形成領域において、半導体基板と半導体層との電気的導通を必要としないので、絶縁層を部分的に除去しなくてもよい。そのため、半導体層の表面に大きな段差を生じない。したがって、半導体層上にレジストパターンを形成するためのリソグラフィ工程における露光フォーカス不良などの問題の発生を回避することができる。
また、トランジスタ形成領域が絶縁層により半導体基板から電気的に分離されているので、トランジスタ形成領域の周囲の領域に他の種類の素子を形成して、その素子とトランジスタ形成領域に形成される縦型ＦＥＴ（ＶＦＥＴ）とを半導体基板上に混載することができる。
なお、請求項２に記載のように、前記電流経路は、前記絶縁層上に形成される横方向導電層と、前記ディープトレンチに沿って形成され、前記ドレイン領域と前記横方向導電層とに接続される縦方向導電層とを含んでいてもよい。
なお、請求項２に記載のように、前記電流経路は、前記絶縁層上に形成される横方向導電層と、前記ディープトレンチに沿って形成され、前記ドレイン領域と前記横方向導電層とに接続される縦方向導電層とを含んでいてもよい。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
この半導体装置１は、Ｐ型シリコン基板２を備えている。Ｐ型シリコン基板２上には、酸化シリコンからなる絶縁層としてのボックス層３が積層されている。また、ボックス層３上には、Ｎ型不純物が高濃度（１０１９〜２１／ｃｍ３）にドーピングされたシリコンからなるＮ＋型横方向導電層４が積層されている。さらに、そのＮ＋型横方向導電層４上には、Ｎ型不純物が低濃度（１０１５〜１６／ｃｍ３）にドーピングされたシリコンからなる半導体層としてのＮ−型表面層５が積層されている。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
この半導体装置１は、Ｐ型シリコン基板２を備えている。Ｐ型シリコン基板２上には、酸化シリコンからなる絶縁層としてのボックス層３が積層されている。また、ボックス層３上には、Ｎ型不純物が高濃度（１０１９〜２１／ｃｍ３）にドーピングされたシリコンからなるＮ＋型横方向導電層４が積層されている。さらに、そのＮ＋型横方向導電層４上には、Ｎ型不純物が低濃度（１０１５〜１６／ｃｍ３）にドーピングされたシリコンからなる半導体層としてのＮ−型表面層５が積層されている。
Ｎ＋型横方向導電層４およびＮ−型表面層５をそれらの積層方向（縦方向）に貫通して、平面視環状のディープトレンチ６が形成されている。すなわち、ボックス層３上には、Ｎ−型表面層５の表面からボックス層３に至る深さを有する、平面視環状のディープトレンチ６が形成されている。ディープトレンチ６内には、その内側面全域を覆うように、酸化膜７が形成されている。酸化膜７の内側は、ポリシリコンで埋め尽くされている。このディープトレンチ６によって、ディープトレンチ６に取り囲まれる領域８は、その周囲から分離（素子分離）されている。そして、その領域８は、ＶＤＭＯＳＦＥＴが形成されるトランジスタ形成領域とされている。
トランジスタ形成領域８において、Ｎ−型表面層５の表層部には、Ｐ型領域９がディープトレンチ６との間に間隔を隔てて形成されている。また、Ｎ−型表面層５の表面には、分離領域としてのＬＯＣＯＳ１０がＰ型領域９の周縁に沿って平面視環状に形成されている。
ＬＯＣＯＳ１０に囲まれる領域の平面視中央部には、ゲートトレンチ１１がＰ型領域９を縦方向に貫通して形成されている。このゲートトレンチ１１内には、その内面全域を覆うように、ゲート酸化膜１２が形成されている。そして、ゲート酸化膜１２の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ１１内にポリシリコンゲート１３が形成されている。
ＬＯＣＯＳ１０に囲まれる領域の平面視中央部には、ゲートトレンチ１１がＰ型領域９を縦方向に貫通して形成されている。このゲートトレンチ１１内には、その内面全域を覆うように、ゲート酸化膜１２が形成されている。そして、ゲート酸化膜１２の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ１１内にポリシリコンゲート１３が形成されている。
ＬＯＣＯＳ１０とゲートトレンチ１１との間には、Ｐ型領域９の表層部に、Ｎ＋型のソース領域１４が形成されている。このソース領域１４を縦方向に貫通して、Ｐ＋型のソースコンタクト領域１５が形成されている。
ディープトレンチ６とＬＯＣＯＳ１０との間には、Ｎ−型表面層５の表層部に、Ｎ＋型のドレイン領域１６が形成されている。
ディープトレンチ６とＬＯＣＯＳ１０との間には、Ｎ−型表面層５の表層部に、Ｎ＋型のドレイン領域１６が形成されている。
また、Ｎ−型表面層５には、ディープトレンチ６の側面に沿って、Ｎ＋型縦方向導電層１７が形成されている。このＮ＋型縦方向導電層１７は、ディープトレンチ６の全周にわたって形成され、縦方向上端がドレイン領域１６に接続され、縦方向下端がＮ＋型横方向導電層４に接続されている。
Ｎ−型表面層５上には、層間絶縁膜１８が積層されている。この層間絶縁膜１８上には、ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄが形成されている。ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄは、層間絶縁膜１８に形成されたコンタクト孔を介して、それぞれポリシリコンゲート１３、ソースコンタクト領域１５およびドレイン領域１６に接続されている。
Ｎ−型表面層５上には、層間絶縁膜１８が積層されている。この層間絶縁膜１８上には、ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄが形成されている。ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄは、層間絶縁膜１８に形成されたコンタクト孔を介して、それぞれポリシリコンゲート１３、ソースコンタクト領域１５およびドレイン領域１６に接続されている。
以上のように、この半導体装置１では、ポリシリコンが埋め込まれたディープトレンチ６は、その最深部が酸化シリコンからなるボックス層３に到達している。このディープトレンチ６により、ディープトレンチ６に取り囲まれるトランジスタ形成領域８は、その周囲から分離（素子分離）されている。このトランジスタ形成領域８において、Ｎ−型表面層５の表層部には、ソース領域１４およびドレイン領域１６が形成されている。また、ボックス層３とＮ−型表面層５との間には、Ｎ＋型横方向導電層４が形成されている。さらに、ディープトレンチ６の側面に沿って、ドレイン領域１６とＮ＋型横方向導電層４とに接続されたＮ＋型縦方向導電層１７が形成されている。そして、Ｎ＋型横方向導電層４およびＮ＋型縦方向導電層１７によって、トランジスタ形成領域８には、ドレイン領域１６からの電流をソース領域１４に対して縦方向に対向する位置に導くための電流経路が形成されている。そのため、ドレイン領域１６からの電流を、ソース領域１４に対して縦方向に対向する位置に導き、その位置からＮ−型表面層５をソース領域１４に向けて縦方向に流すことができる。すなわち、トランジスタ形成領域８に形成されるＦＥＴを縦型構造とすることができる。
そして、従来の構造とは異なり、トランジスタ形成領域８において、Ｐ型シリコン基板２とＮ−型表面層５との電気的導通を必要としないので、ボックス層３を部分的に除去しなくてもよい。そのため、Ｎ−型表面層５の表面に大きな段差を生じない。したがって、Ｎ−型表面層５上にレジストパターンを形成するためのリソグラフィ工程における露光フォーカス不良などの問題の発生を回避することができる。
さらに、トランジスタ形成領域８がボックス層３によりＰ型シリコン基板２から電気的に分離されているので、トランジスタ形成領域８の周囲の領域に他の種類の素子を形成して、その素子とトランジスタ形成領域８に形成されるＶＤＭＯＳＦＥＴとをＰ型シリコン基板２上に混載することができる。
また、この半導体装置１では、耐圧を自由に設定することができる。たとえば、１００〜１０００Ｖの耐圧を得るためには、Ｎ−型表面層５の厚さを１０〜１００ｕｍの範囲に設定すればよい。この場合、耐圧に応じて、ディープトレンチ６の幅は１〜１０ｕｍの範囲内で設定され、ボックス層３の厚さは１〜１０ｕｍの範囲内で設定される。
また、この半導体装置１では、耐圧を自由に設定することができる。たとえば、１００〜１０００Ｖの耐圧を得るためには、Ｎ−型表面層５の厚さを１０〜１００ｕｍの範囲に設定すればよい。この場合、耐圧に応じて、ディープトレンチ６の幅は１〜１０ｕｍの範囲内で設定され、ボックス層３の厚さは１〜１０ｕｍの範囲内で設定される。
図２Ａ〜Ｌは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
まず、Ｐ型シリコン基板（ウエハ）２が用意される。一方、Ｎ型シリコン基板（ウエハ）が用意される。このＮ型シリコン基板の表層部には、Ｎ型不純物を高濃度に含むＮ＋型層が形成されている。そして、酸化処理によって、Ｎ型シリコン基板の全表面（表面、裏面および側面）に酸化膜が形成される。その後、Ｎ型シリコン基板のＮ＋型層側をＰ型シリコン基板２に対向させて、Ｐ型シリコン基板２とＮ型シリコン基板とが貼り合わされる。次いで、研削処理などによって、Ｎ型シリコン基板の表面に形成されている酸化膜の露出部分（Ｐ型シリコン基板２に接触している部分を除く部分）が除去される。その後、必要に応じて、エピタキシャル成長法によって、Ｎ型シリコン基板上にＮ型エピタキシャル層が形成される。これにより、図２Ａに示すように、Ｐ型シリコン基板２とＮ型シリコン基板との間に酸化膜およびＮ＋型層を有するＳＯＩ（Silicon On Insulator）基板が得られる。半導体装置１の製造のために、Ｐ型シリコン基板２上の酸化膜がボックス層３として利用され、Ｎ＋型層がＮ＋型横方向導電層４として利用され、Ｎ型シリコン基板（およびＮ型エピタキシャル層）がＮ−型表面層５として利用される。
まず、Ｐ型シリコン基板（ウエハ）２が用意される。一方、Ｎ型シリコン基板（ウエハ）が用意される。このＮ型シリコン基板の表層部には、Ｎ型不純物を高濃度に含むＮ＋型層が形成されている。そして、酸化処理によって、Ｎ型シリコン基板の全表面（表面、裏面および側面）に酸化膜が形成される。その後、Ｎ型シリコン基板のＮ＋型層側をＰ型シリコン基板２に対向させて、Ｐ型シリコン基板２とＮ型シリコン基板とが貼り合わされる。次いで、研削処理などによって、Ｎ型シリコン基板の表面に形成されている酸化膜の露出部分（Ｐ型シリコン基板２に接触している部分を除く部分）が除去される。その後、必要に応じて、エピタキシャル成長法によって、Ｎ型シリコン基板上にＮ型エピタキシャル層が形成される。これにより、図２Ａに示すように、Ｐ型シリコン基板２とＮ型シリコン基板との間に酸化膜およびＮ＋型層を有するＳＯＩ（Silicon On Insulator）基板が得られる。半導体装置１の製造のために、Ｐ型シリコン基板２上の酸化膜がボックス層３として利用され、Ｎ＋型層がＮ＋型横方向導電層４として利用され、Ｎ型シリコン基板（およびＮ型エピタキシャル層）がＮ−型表面層５として利用される。
次に、Ｎ−型表面層５上に、熱酸化膜、ＴＥＯＳ(Tetra Eth Oxy Silane)膜、シリコン窒化膜またはこれらの組合せからなる膜が形成される。そして、Ｎ−型表面層５上の膜がパターニングされることにより、図２Ｂに示すように、ディープトレンチ形成用ハードマスク２１が形成される。そして、このディープトレンチ形成用ハードマスク２１を利用して、Ｎ＋型横方向導電層４およびＮ−型表面層５がエッチングされることにより、それらを貫通するディープトレンチ６が形成される。このとき、ボックス層３がエッチングストップ層として機能する。
その後、Ｎ−型表面層５上にディープトレンチ形成用ハードマスク２１を残したまま、Ｎ−型表面層５に向けて、Ｎ型不純物（たとえば、リンまたはヒ素）のイオンのビームが照射される。図２Ｃに示すように、ディープトレンチ形成用ハードマスク２１を適当な膜厚に形成しておくことにより、Ｎ−型表面層５の表面へのＮ型不純物のイオンの注入を防止しつつ、Ｎ−型表面層５のディープトレンチ６内に臨む面にＮ型不純物のイオンを高濃度に注入することができる。図２Ｃでは、Ｎ型不純物が「×」で示されている。
なお、Ｎ−型表面層５のディープトレンチ６内に臨む面にＮ型不純物のイオンを良好に注入するには、たとえば、ＳＯＩ基板を回転させつつ、ディープトレンチ６のアスペクト比が５〜１０の範囲であれば、Ｎ型不純物のイオンのビームを、そのＮ−型表面層５のディープトレンチ６内に臨む面に対して５．７〜１１．３度の範囲の角度で照射すればよい。
イオン注入処理の後は、酸化処理によって、Ｎ−型表面層５のディープトレンチ６内に臨む面に酸化膜７が形成される。この酸化膜７の形成により、Ｎ−型表面層５のディープトレンチ６内に臨む面に注入されたイオンが活性化し、図２Ｄに示すように、ディープトレンチ６の側面に沿って、Ｎ＋型縦方向導電層１７が形成される。
つづいて、ＣＶＤ（Chemical Vapor Deposition）法により、ディープトレンチ６内を埋め尽くし、さらにディープトレンチ形成用ハードマスク２１上を覆うように、ポリシリコンが堆積される。そして、図２Ｅに示すように、エッチバック法またはＣＭＰ（Chemical Mechanical Polishing）法により、ディープトレンチ６外のポリシリコンがディープトレンチ形成用ハードマスク２１とともに除去される。
つづいて、ＣＶＤ（Chemical Vapor Deposition）法により、ディープトレンチ６内を埋め尽くし、さらにディープトレンチ形成用ハードマスク２１上を覆うように、ポリシリコンが堆積される。そして、図２Ｅに示すように、エッチバック法またはＣＭＰ（Chemical Mechanical Polishing）法により、ディープトレンチ６外のポリシリコンがディープトレンチ形成用ハードマスク２１とともに除去される。
その後、図２Ｆに示すように、ＬＯＣＯＳ法によって、ＬＯＣＯＳ１０が形成される。
次いで、図２Ｇに示すように、Ｎ−型表面層５上に、熱酸化膜またはシリコン窒化膜のパターン２２が形成される。このパターン２２は、図１に示すゲートトレンチ１１に対応する開口を有し、Ｎ−型表面層５の表面の残余の部分を被覆する。この後、パターン２２をマスクとして、Ｎ−型表面層５がエッチングされることにより、ゲートトレンチ１１が形成される。
次いで、図２Ｇに示すように、Ｎ−型表面層５上に、熱酸化膜またはシリコン窒化膜のパターン２２が形成される。このパターン２２は、図１に示すゲートトレンチ１１に対応する開口を有し、Ｎ−型表面層５の表面の残余の部分を被覆する。この後、パターン２２をマスクとして、Ｎ−型表面層５がエッチングされることにより、ゲートトレンチ１１が形成される。
次に、図２Ｈに示すように、パターン２２を耐酸化性マスクとした熱酸化により、ゲートトレンチ１１の内面全域を覆うゲート酸化膜１２が形成される。その後、ＣＶＤ法によって、ゲートトレンチ１１内を埋め尽くし、さらにパターン２２上を覆うように、ポリシリコン２３が堆積される。そして、エッチバック法により、ゲートトレンチ１１外のポリシリコン２３がパターン２２とともに除去される。
その後、図２Ｉに示すように、Ｎ−型表面層５上に、Ｎ−型表面層５のＬＯＣＯＳ１０に囲まれる領域を露出させる開口を有するレジスト膜２４が形成される。そして、そのレジスト膜２４の開口を介して、Ｎ−型表面層５の表層部にＰ型不純物（たとえば、ホウ素）のイオンが注入される。これにより、Ｎ−型表面層５の表層部にＰ型領域９が形成される。このイオン注入処理後、レジスト膜２４は除去される。
次いで、図２Ｊに示すように、Ｎ−型表面層５上に、トランジスタ形成領域８を露出させる開口を有するレジスト膜２５が形成される。そして、そのレジスト膜２５の開口を介して、Ｎ−型表面層５の表層部にＮ型不純物のイオンが注入される。これにより、Ｐ型領域９の表層部にソース領域１４が形成されるとともに、Ｎ−型表面層５の表層部にドレイン領域１６が形成される。このイオン注入処理後、レジスト膜２５は除去される。
次に、図２Ｋに示すように、Ｎ−型表面層５上に、図１に示すソースコンタクト領域１５に対応する開口を有するレジスト膜２６が形成される。そして、そのレジスト膜２６の開口を介して、ソース領域１４にＰ型不純物のイオンが注入される。これにより、ソースコンタクト領域１５が得られる。このイオン注入処理後、レジスト膜２６は除去される。
以上の工程を経た後、図２Ｌに示すように、ＣＶＤ法により、Ｎ−型表面層５上に層間絶縁膜１８の材料（たとえば、酸化シリコンまたは窒化シリコン）が堆積され、その堆積された材料膜がパターニングされることにより、層間絶縁膜１８が形成される。そして、層間絶縁膜１８上には、ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄが形成されることにより、図１に示す半導体装置１が得られる。
以上の工程を経た後、図２Ｌに示すように、ＣＶＤ法により、Ｎ−型表面層５上に層間絶縁膜１８の材料（たとえば、酸化シリコンまたは窒化シリコン）が堆積され、その堆積された材料膜がパターニングされることにより、層間絶縁膜１８が形成される。そして、層間絶縁膜１８上には、ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄが形成されることにより、図１に示す半導体装置１が得られる。
以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。たとえば、Ｎ−型表面層５のディープトレンチ６内に臨む面にＮ型不純物をドーピングする手法として、イオン注入法を取り上げたが、熱拡散法が採用されてもよい。たとえば、ディープトレンチ６内およびディープトレンチ形成用ハードマスク２１上にＰＳＧ膜を形成し、または、ディープトレンチ６内およびディープトレンチ形成用ハードマスク２１上にＰＯＣｌ３を供給して、Ｎ型不純物であるリンをＮ−型表面層５のディープトレンチ６内に臨む面にドーピングしてもよい。
また、半導体装置１の製造に用いられるＳＯＩ基板は、前述した手法以外の手法によって作成されてもよい。たとえば、次のような手法により、ＳＯＩ基板が作成されてもよい。この手法では、まず、Ｐ型シリコン基板（ウエハ）２およびＮ型シリコン基板（ウエハ）が用意される。次に、酸化処理によって、Ｎ型シリコン基板の全表面（表面、裏面および側面）に酸化膜が形成される。その後、Ｐ型シリコン基板２とＮ型シリコン基板とが貼り合わされる。次いで、研削処理などによって、Ｎ型シリコン基板が所望の厚さ（Ｎ＋型横方向導電層４の厚さ）になるまで除去される。そして、イオン注入法または塗布拡散法によって、Ｎ型シリコン基板にＮ型不純物がドーピングされる。これにより、Ｎ型シリコン基板は、Ｎ型不純物が高濃度にドーピングされたＮ＋型横方向導電層４となる。その後、エピタキシャル成長法によって、Ｎ＋型横方向導電層４上にＮ−型表面層５が形成される。その結果、図２Ａに示す構造と同じ構造のＳＯＩ基板が得られる。
また、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ Ｐ型シリコン基板
３ ボックス層
４ Ｎ＋型横方向導電層
５ Ｎ−型表面層
６ ディープトレンチ
８ トランジスタ形成領域
１０ ＬＯＣＯＳ
１４ ソース領域
１６ ドレイン領域
１７ Ｎ＋型縦方向導電層
２ Ｐ型シリコン基板
３ ボックス層
４ Ｎ＋型横方向導電層
５ Ｎ−型表面層
６ ディープトレンチ
８ トランジスタ形成領域
１０ ＬＯＣＯＳ
１４ ソース領域
１６ ドレイン領域
１７ Ｎ＋型縦方向導電層
Claims (2)
- 半導体基板と、
前記半導体基板上に積層された絶縁層と、
前記絶縁層上に積層された半導体層と、
前記半導体層の表面から前記絶縁層に至る深さを有する環状のディープトレンチと、
前記ディープトレンチに取り囲まれるトランジスタ形成領域において、前記半導体層の表層部に形成されたソース領域と、
前記トランジスタ形成領域において、前記半導体層の表層部に形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成され、前記ソース領域と前記ドレイン領域とを電気的に分離する分離領域と、
前記トランジスタ形成領域に形成され、前記ドレイン領域からの電流を前記ソース領域に対して前記半導体基板の表面と直交する縦方向に対向する位置に導くための電流経路とを含む、半導体装置。 - 前記電流経路は、前記絶縁層上に形成される横方向導電層と、前記ディープトレンチに沿って形成され、前記ドレイン領域と前記横方向導電層とに接続される縦方向導電層とを含む、請求項１に記載の半導体装置。
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