JP5118264B1 - 回路、表示装置、及び電子機器 - Google Patents
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Abstract
【解決手段】第1のトランジスタ及び第2のトランジスタを有するインバータ回路と、第3のトランジスタを有するスイッチと、を含むスタティックのシフトレジスタ回路を有し、第1のトランジスタ乃至第3のトランジスタは、酸化物半導体でなる半導体層を有し、且つディプレッション型のトランジスタであり、第3のトランジスタを駆動するクロック信号の振幅電圧は、インバータ回路を駆動するための電源電圧より大きい駆動回路とする。
【選択図】図1
Description
板に形成される駆動回路を有する表示装置に関する。または、当該表示装置を具備する電
子機器に関する。
められており、開発が進められている。特に、チャネル領域が非晶質半導体、特に酸化物
半導体によって構成される薄膜トランジスタ(TFT)を用いて、画素部と同じ基板に走
査線駆動回路などの駆動回路を構成する技術は、活発に開発が進められている。
シフトレジスタ回路がある。
及びインバータ回路(反転回路ともいう)によって構成される。薄膜トランジスタ、及び
インバータ回路を構成するトランジスタに、酸化物半導体を半導体層に用いることは、電
界効果移動度が高いといった電気的特性に優れているといった点で、採用することの利点
が大きい。一方で、酸化物半導体は外因性の不純物が添加されなくても、酸素が抜けた空
孔欠陥によりしきい値電圧の変動が生じ、酸化物半導体を半導体層に用いる薄膜トランジ
スタが、ディプレッション型(ノーマリーオンともいう)になることもある。
ーオンとなった薄膜トランジスタを単極性の駆動回路に用いる際、回路内の誤動作を低減
できる駆動回路を提供することを課題の一とする。
路と、第3のトランジスタを有するスイッチと、を含むスタティックのシフトレジスタ回
路を有し、前記第1のトランジスタ乃至前記第3のトランジスタは、酸化物半導体を有す
る半導体層を有し、且つディプレッション型のトランジスタであり、前記第3のトランジ
スタを駆動するクロック信号の振幅電圧は、前記インバータ回路を駆動するための電源電
圧より大きい駆動回路である。
と、第3のトランジスタを有するスイッチと、を含むスタティックのシフトレジスタ回路
と、前記シフトレジスタ回路の出力端子にはデマルチプレクサ回路を有し、前記第1のト
ランジスタ乃至前記第3のトランジスタは、酸化物半導体を有する半導体層を有し、且つ
ディプレッション型のトランジスタであり、前記第1のトランジスタを駆動するクロック
信号の振幅電圧は、前記インバータ回路を駆動するための電源電圧より大きく、前記デマ
ルチプレクサ回路の出力端子には、当該出力端子の電位を固定するための第4のトランジ
スタはそれぞれ設けられている駆動回路である。
ク信号であり、前記第2のクロック信号は、前記第1のクロック信号の反転信号である駆
動回路でもよい。
タのL/W比より大きい駆動回路でもよい。
ンジスタの半導体層の膜厚より大きい駆動回路でもよい。
/W比は、前記第4のトランジスタのL/W比より小さい駆動回路でもよい。
配線に電気的に接続され、第1端子は低電源電位が供給される配線に電気的に接続され、
第2端子は前記デマルチプレクサ回路の出力端子に電気的に接続されている駆動回路でも
よい。
ンジスタである駆動回路でもよい。
オンとなった薄膜トランジスタを単極性の駆動回路に用いる際、回路内の誤動作を低減で
きる駆動回路を提供することができる。
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本
発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定
されない。
は、構成要素の混同を避けるために付したものであり、数的に限定するものではないこと
を付記する。
本実施の形態では、まず、複数段のパルス出力回路を有するスタティック型のシフトレ
ジスタ回路である駆動回路の構成について図面を参照して説明する。本実施の形態で示す
駆動回路では、スイッチとして機能する薄膜トランジスタ、及びインバータ回路(反転回
路ともいう)によって構成される。
線101、第2のクロック信号(CLK2)を供給する配線102、複数段にわたって設
けられるパルス出力回路103、スタートパルス(SP、前段信号、または入力信号とも
いう)を供給する配線104を有している。また、本実施の形態の駆動回路は、一例とし
て、out1乃至outN列分のパルス信号を出力するものとして説明する。なお、他に
も走査方向を切り替えるための走査方向切り替え信号等を入力する構成としても良い。ま
た本実施の形態では、クロック信号として第1のクロック信号(CLK1)、第2のクロ
ック信号(CLK2)の2相のクロック信号により駆動する例を示すが、2相以外のクロ
ック信号の入力により駆動回路を駆動する構成としてもよい。
ルス出力回路の各出力端子に設けられる構成となる。また図1(A)に示す駆動回路が信
号線側駆動回路であれば、例えば、映像信号をサンプリングするためのサンプリングスイ
ッチ、ラッチ回路等がパルス出力回路の各出力端子に設けられる構成となる。
とが好適である。酸化物半導体をトランジスタの半導体層として用いることにより、アモ
ルファスシリコン等のシリコン系半導体材料と比較して電界効果移動度を高めることが出
来る。なお酸化物半導体としては、例えば、酸化亜鉛(ZnO)、酸化スズ(SnO2)
なども用いることができる。また、ZnOにInやGaなどを添加することもできる。
とができる。なお、Mは、ガリウム(Ga)、鉄(Fe)、ニッケル(Ni)、マンガン
(Mn)及びコバルト(Co)から選ばれた一の金属元素又は複数の金属元素を示す。例
えばMとして、Gaの場合があることの他、GaとNi又はGaとFeなど、Ga以外の
上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Mとして含まれ
る金属元素の他に、不純物元素としてFe、Niその他の遷移金属元素、又は該遷移金属
の酸化物が含まれているものがある。例えば、酸化物半導体層としてIn−Ga−Zn−
O系非単結晶膜を用いることができる。
単結晶膜のかわりに、Mを他の金属元素とするInMO3(ZnO)x(x>0)膜を用
いてもよい。また、酸化物半導体として上記の他にも、In−Sn−Zn−O系、In−
Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Z
n−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn
−O系、Zn−O系の酸化物半導体を適用することができる。
とも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有
しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る
。本明細書においては、高電源電位Vddを供給するための配線側に接続される端子をド
レイン端子、低電源電位Vssが供給される側に接続される端子をソース端子として説明
することとする。なお、ソース端子とドレイン端子を、第1端子、第2端子と表記する場
合がある。
ない。例えば、ゲート電極が2個以上のマルチゲート構造を適用することができる。
なお、チャネル領域の上下にゲート電極が配置される構成にすることにより、複数の薄膜
トランジスタが並列に接続されたような構成とすることも可能である。
続されている場合と、AとBとが機能的に接続されている場合と、AとBとが直接接続さ
れている場合とを含むものとする。ここで、A、Bは、対象物(例えば、装置、素子、回
路、配線、電極、端子、導電膜、層、など)であるとする。したがって、所定の接続関係
、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続
関係以外のものも含むものとする。
は、一例として、スタートパルスSPが入力される端子に接続された第1のスイッチ11
1と、第1のスイッチ111を介して入力される信号を反転して出力する第1のインバー
タ回路112と、第1のインバータ回路112で反転された信号を反転して出力する第2
のインバータ回路113と、第2のインバータ回路113で反転された信号が入力される
端子に接続された第2のスイッチ114と、第1のインバータ回路112で反転された信
号が出力される端子に接続された第3のスイッチ115と、第3のスイッチ115を介し
て入力される信号を反転して出力する第3のインバータ回路116と、第3のインバータ
回路116で反転された信号を反転して出力する第4のインバータ回路117と、第4の
インバータ回路117で反転された信号が入力される端子に接続された第4のスイッチ1
18と、で構成される。図1(B)に示した回路図において、点線で示したブロックが1
段分のパルス信号を出力するパルス出力回路103であり、図1(A)のシフトレジスタ
は、N段(Nは2以上の自然数)のパルス出力回路によって構成されている。N段のパル
ス出力回路からは、それぞれの第3のインバータ回路116の出力端子より、出力信号o
ut1乃至outNが出力される。
ク信号CLK1によってオン(導通)またはオフ(非導通)が制御され、第2のスイッチ
114及び第3のスイッチ115では、第2のクロック信号CLK2によってオンまたは
オフが制御されるように、配線101または配線102と接続される。
7の回路構成について、図2に一例を示す。半導体層を酸化物半導体で構成することによ
り、図2(A)、(B)に示すように単極性の薄膜トランジスタで構成されるインバータ
回路となる。図2(A)に示すインバータ回路120は、第1のトランジスタ121、第
2のトランジスタ123で構成されている。第1のトランジスタ121は、第1端子(こ
こではドレイン端子)が高電源電位Vddを供給する配線122に接続され、第2端子(
ここではソース端子)が第1のトランジスタ121のゲートに接続され、当該端子がイン
バータ回路120の出力端子となる。また第2のトランジスタ123は、第1端子(ここ
ではドレイン端子)が第1のトランジスタ121の第2端子及びゲートに接続され、第2
端子(ここではソース端子)が低電源電位Vssを供給する配線124に接続され、ゲー
トがインバータ回路120の入力端子となる。
)に示すインバータ回路130は、第1のトランジスタ131、第2のトランジスタ13
2で構成されている。第1のトランジスタ131は、第1端子(ここではドレイン端子)
が高電源電位Vddを供給する配線122及び第1のトランジスタ131のゲートに接続
され、第2端子(ここではソース端子)がインバータ回路130の出力端子となる。また
第2のトランジスタ132は、第1端子(ここではドレイン端子)が第1のトランジスタ
131の第2端子に接続され、第2端子(ここではソース端子)が低電源電位Vssを供
給する配線124に接続され、ゲートがインバータ回路130の入力端子となる。
の電位のことをいう。なお高電源電位及び低電源電位ともに、トランジスタが動作できる
程度の電位、すなわち高電源電位がゲートに印加されることで理想的なトランジスタ(し
きい値電圧が’0V’)がオン状態となり、低電源電位が印加されることで理想的なトラ
ンジスタがオフ状態となる電位であることが望ましい。
圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
について、一例を示す。図2(C)に示すようにスイッチは、半導体層が酸化物半導体で
構成されるトランジスタ140(第3のトランジスタということもある)で構成される。
図2(C)に示すスイッチとして機能するトランジスタ140は、第1端子(ソース端子
またはドレイン端子の一方)がスイッチの入力端子INとなり、第2端子(ソース端子ま
たはドレイン端子の他方)がスイッチの出力端子OUTとなり、ゲートには配線101ま
たは配線102より供給される第1のクロック信号CLK1または第2のクロック信号C
LK2(図2(C)では一例として第1のクロック信号CLK1を示す)によりオン又は
オフが制御される。
Vss、及び第1のクロック信号CLK1の電圧の振幅について模式的に示した図を図2
(D)に示す。図2(D)には、縦軸に電位について示し、波形141は、第1のクロッ
ク信号CLK1について示したものであり、波形142は高電源電位Vddについて示し
たものであり、波形143は低電源電位Vssについて示したものであり、波形144は
スタートパルスSPについて示したものである。
ック信号CLK2の電圧の振幅を示した図に相当する。図2(E)には、図2(D)と同
様に、縦軸に電位について示し、波形145は、第2のクロック信号CLK2について示
したものであり、波形142は高電源電位Vddについて示したものであり、波形143
は低電源電位Vssについて示したものであり、波形144はスタートパルスSPについ
て示したものである。なお第2のクロック信号CLK2は、第1のクロック信号CLK1
の反転信号に相当する。
号CLK2の電圧振幅は、Hレベル信号VHからLレベル信号VLとなる。また高電源電
位Vddの電位、低電源電位Vssの電位、及びスタートパルスSPの電圧振幅は、Lレ
ベル信号VLより大きいVssからHレベル信号VHより小さいVddとなる。
路117では、各トランジスタがノーマリーオンである場合、貫通電流が大きくなること
により、消費電力が増加することとなる。そのため、高電源電位Vdd及び低電源電位V
ss、及びスタートパルスSPの振幅電圧を予め小さく設定しておくことにより、消費電
力を低減することができる。また一方で、第1のスイッチ111乃至第4のスイッチ11
8では、誤動作の低減される駆動回路とするために、オンまたはオフの状態を確実に保持
することが求められる。そのため、第1のクロック信号CLK、及び第2のクロック信号
CLK2の電圧振幅をインバータ回路の電源電圧より大きな電圧振幅とすることにより、
より確実に第1のスイッチ111乃至第4のスイッチ118のオンまたはオフの状態を保
持することができる。
7を構成する第1のトランジスタ121、及び第2のトランジスタ123がノーマリーオ
ンの場合、配線122及び配線124に供給する電源電位の電圧を小さくしても、消費電
力が増加することとなる。そのため、酸化物半導体を半導体層に用いたトランジスタでイ
ンバータ回路を構成する際には、第2のトランジスタ123の抵抗値を、第1のトランジ
スタ121よりも高くなるように予めすることが好ましい。すなわち第2のトランジスタ
123のL/W比を、第1のトランジスタ121のL/W比より大きくすることが好まし
い。
比より大きくしたインバータ回路120の上面図を図3に示す。図3に示すインバータ回
路120では、高電源電位Vddを供給する配線122、低電源電位Vssを供給する配
線124、第1のトランジスタ121、第2のトランジスタ123、第1のトランジスタ
121のゲート配線201、第2のトランジスタ123のゲート配線202、第1のトラ
ンジスタ121の半導体層203、第2のトランジスタ123の半導体層204、第1の
トランジスタ121のソース端子及び第2のトランジスタ123のドレイン端子となる配
線205について示している。各配線の接続については、図2(A)と同様であり、例え
ば、ゲート配線201と配線205はコンタクトホールを介して接続されるといった構造
となる。なおゲート配線202はインバータ回路120の入力端子INとなり、配線20
5がインバータ回路120の出力端子となる。
体層の膜厚より小さくする構成としてもよい。当該構成とすることにより上述の抵抗値を
異ならせることができるため、好ましい。なおゲート長Lはトランジスタのゲートと半導
体層が重なる領域でのソース、ドレイン間の長さに相当し、ゲート幅Wはトランジスタの
ゲートと半導体層が重なる領域でのソース、ドレイン間の幅に相当する。従って、L/W
比は、ゲート長とゲート幅の比に相当する。
て説明したが、本実施の形態で開示する構成は、駆動回路を構成する薄膜トランジスタが
ノーマリーオンでも動作することができるというものである。従って、例えば、非晶質シ
リコンで形成される半導体層において、意図的または非意図的にn型の導電性を付与する
不純物が含まれることによってノーマリーオンとして動作するトランジスタにも、用いる
ことができる。また、チャネル領域を形成する半導体層のゲート絶縁膜とは反対側(バッ
クチャネル側)に電荷が蓄積されることによって寄生チャネルが形成され、ノーマリーオ
ンとして動作するトランジスタにおいても適用可能である。
ーマリーオンであってもトランジスタのオンまたはオフをとることができる。そのため、
ノーマリーオンであっても、確度が高く誤動作を低減することのできる駆動回路とするこ
とができる。
である。
本実施の形態では、上記実施の形態1で説明した駆動回路の構成に加え、デマルチプレク
サ回路をパルス出力回路の各出力端子に設ける駆動回路の構成について図面を参照して説
明する。実施の形態1の駆動回路の構成である、スイッチとして機能する薄膜トランジス
タ、及びインバータ回路によって構成される駆動回路に、本実施の形態で説明する構成を
付加することでさらなる低消費電力化が図ることができ好適である。
する配線401、第2のクロック信号(CLK2)を供給する配線402、複数段にわた
って設けられるパルス出力回路403、スタートパルス(SP、または入力信号ともいう
)を供給する配線404を有している。本実施の形態の駆動回路は、out1乃至out
N列分のパルス信号を出力する各出力端子に、デマルチプレクサ回路405を有する。そ
して、デマルチプレクサ回路405では、M個(2以上の自然数)の異なるタイミングの
信号を生成した上で、出力端子にあたる配線406よりN×M列分のパルス信号を出力す
る。
とができる。その結果、駆動回路を駆動するためのクロック信号の周波数の低減も図るこ
とができる。そのため、ノーマリーオンで構成されるトランジスタを用いても消費電極を
大幅に削減することができる。
1乃至outNとデマルチプレクサ回路の制御信号との論理和を取ることで、配線406
でのHレベル信号VHとLレベル信号VLとでなる複数のパルス信号を生成する回路であ
る。デマルチプレクサ回路405によって、配線はHレベル信号が供給される配線と短絡
する状態、Lレベル信号が供給される配線と短絡する状態、電気的に浮遊状態(フローテ
ィング)となるように設定する。そして当該デマルチプレクサ回路405を構成するトラ
ンジスタもノーマリーオンで構成されていても、誤動作が低減できる回路とすることがで
きる構成である。
すデマルチプレクサ回路405は、一つの入力信号及び複数の制御信号より、複数の異な
るタイミングの信号(ここでは4つ)を生成する回路である。
のトランジスタ502、第3のトランジスタ503、第4のトランジスタ504、第5の
トランジスタ505、第6のトランジスタ506、第7のトランジスタ507、第8のト
ランジスタ508、第9のトランジスタ509、第10のトランジスタ510、第11の
トランジスタ511、第12のトランジスタ512、第13のトランジスタ513、第1
4のトランジスタ514、Hレベル信号を供給するための配線515及び配線517、L
レベル信号を供給するための配線516及び配線518を有する構成となる。第3のトラ
ンジスタ503は、第1の制御信号MUX1がゲートに印加されることでオン又はオフが
制御される。第4のトランジスタ504は、第2の制御信号MUX2がゲートに印加され
ることでオン又はオフが制御される。第5のトランジスタ505は、第3の制御信号MU
X3がゲートに印加されることでオン又はオフが制御される。第6のトランジスタ506
は、第4の制御信号MUX4がゲートに印加されることでオン又はオフが制御される。第
7のトランジスタ507は、第1の反転制御信号MUX1Bがゲートに印加されることで
オン又はオフが制御される。第8のトランジスタ508は、第2の反転制御信号MUX2
Bがゲートに印加されることでオン又はオフが制御される。第9のトランジスタ509は
、第3の反転制御信号MUX3Bがゲートに印加されることでオン又はオフが制御される
。第10のトランジスタ510は、第4の反転制御信号MUX4Bがゲートに印加される
ことでオン又はオフが制御される。第1のトランジスタ501の第1端子は配線515に
接続され、ゲートは駆動回路400の出力端子に接続される。第2のトランジスタ502
の第1端子は配線516に接続され、ゲートは第1のトランジスタ501と同じ駆動回路
400の出力端子に接続される。第3のトランジスタ503の第1端子は、第1のトラン
ジスタ501の第2端子に接続され、第2端子は配線G1に接続される。第4のトランジ
スタ504の第1端子は、第1のトランジスタ501の第2端子に接続され、第2端子は
配線G2に接続される。第5のトランジスタ505の第1端子は、第1のトランジスタ5
01の第2端子に接続され、第2端子は配線G3に接続される。第6のトランジスタ50
6の第1端子は、第1のトランジスタ501の第2端子に接続され、第2端子は配線G4
に接続される。第7のトランジスタ507の第1端子は、第2のトランジスタ502の第
2端子に接続され、第2端子は配線G1に接続される。第8のトランジスタ508の第1
端子は、第2のトランジスタ502の第2端子に接続され、第2端子は配線G2に接続さ
れる。第9のトランジスタ509の第1端子は、第2のトランジスタ502の第2端子に
接続され、第2端子は配線G3に接続される。第10のトランジスタ510の第1端子は
、第2のトランジスタ502の第2端子に接続され、第2端子は配線G4に接続される。
第11のトランジスタ511の第1端子は配線G1に接続され、ゲートは配線517に接
続され、第2端子は配線518に接続される。第12のトランジスタ512の第1端子は
配線G2に接続され、ゲートは配線517に接続され、第2端子は配線518に接続され
る。第13のトランジスタ513の第1端子は配線G3に接続され、ゲートは配線517
に接続され、第2端子は配線518に接続される。第14のトランジスタ514の第1端
子は配線G4に接続され、ゲートは配線517に接続され、第2端子は配線518に接続
される。
のトランジスタ510にL/W比は、第11のトランジスタ511乃至第14のトランジ
スタ514より小さくなるように設計する。換言すれば、第1のトランジスタ501乃至
第10のトランジスタ510の電流供給能力は、第11のトランジスタ511乃至第14
のトランジスタ514の電流供給能力より高くなるように設計する。
成する際には、第11のトランジスタ511乃至第14のトランジスタ514の抵抗値を
、第1のトランジスタ501乃至第10のトランジスタ510よりも高くなるように予め
することが好ましい。すなわち第11のトランジスタ511乃至第14のトランジスタ5
14のL/W比を、第1のトランジスタ501乃至第10のトランジスタ510のL/W
比より大きくすることが好ましい。なお、第11のトランジスタ511乃至第14のトラ
ンジスタ514の半導体層の膜厚を、第1のトランジスタ501乃至第10のトランジス
タ510の半導体層の膜厚より小さくする構成としてもよい。当該構成とすることにより
上述の抵抗値を異ならせることができるため、好ましい。
タ510により供給されるHレベル信号VHであるときは、第1のトランジスタ501乃
至第10のトランジスタ510の電流供給能力が、第11のトランジスタ511乃至第1
4のトランジスタ514の電流供給能力より高くしておくことで、配線G1乃至G4をH
レベル信号VHにすることができる。また第11のトランジスタ511及び第14のトラ
ンジスタ514は、配線G1乃至G4がフローティングとなる期間、Hレベル信号VHが
ゲートに印加されることで配線G1乃至G4をLレベル信号VLに保持することができる
。すなわち、第11のトランジスタ511及び第14のトランジスタ514は、配線G1
乃至G4がHレベル信号VHの電位以外の期間に、Lレベル信号の電位を保持するための
機能を有する。なお、第11のトランジスタ511乃至第14のトランジスタ514の各
トランジスタは、駆動回路400のインバータ回路を構成する第1のトランジスタ及び第
2のトランジスタ、駆動回路400のスイッチを構成する第3のトランジスタに倣って、
第4のトランジスタと呼ぶこともある。また第1のトランジスタ501乃至第10のトラ
ンジスタ510の各トランジスタは、駆動回路400のインバータ回路を構成する第1の
トランジスタ及び第2のトランジスタ、駆動回路400のスイッチを構成する第3のトラ
ンジスタ、先述の第4のトランジスタに倣って、第5のトランジスタと呼ぶこともある。
の場合、フローティング状態となる期間のリーク電流等で、Lレベル信号VLの電位を保
持できないことがあり得る。図5の回路構成とすることにより、配線G1乃至G4にリー
ク電流があってもLレベル信号の電位を保持することができるため誤動作を低減すること
ができる。
号は、駆動回路400に供給される第1のクロック信号CLK1、第2のクロック信号C
LK2、駆動回路400から出力される出力信号out1、出力信号out2、出力信号
out3、及び出力信号out4、並びに図5における第1の制御信号MUX1、第2の
制御信号MUX2、第3の制御信号MUX3、第4の制御信号MUX4、第1の反転制御
信号MUX1B、第2の反転制御信号MUX2B、第3の反転制御信号MUX3B、第4
の反転制御信号MUX4B、デマルチプレクサ回路405から出力される出力信号GOU
T1、出力信号GOUT2、出力信号GOUT3について示したものである。
て、パルス信号として出力信号out1乃至out4が順次出力されることとなる。ou
t1のパルス信号は、第1の制御信号MUX1、第2の制御信号MUX2、第3の制御信
号MUX3、第4の制御信号MUX4と論理和をとることで、配線G1乃至G3よりパル
ス信号GOUT1、GOUT2、GOUT3を順次得るものとなる。なお、第1の反転制
御信号MUX1B、第2の反転制御信号MUX2B、第3の反転制御信号MUX3B、第
4の反転制御信号MUX4Bは、第1の制御信号MUX1、第2の制御信号MUX2、第
3の制御信号MUX3、第4の制御信号MUX4の逆位相となる信号である。
号MUX3B、第4の反転制御信号MUX4Bの代わりに、出力信号out1の反転信号
に相当する反転出力信号out1Bを用いても同様の出力信号を配線G1乃至G4より得
ることができる。図11に具体例として回路構成について示す。なお、図11に示すデマ
ルチプレクサ回路450は、図5と同様に、一つの入力信号及び複数の制御信号より、複
数の異なるタイミングの信号(ここでは4つ)を生成する回路である。
のトランジスタ452、第3のトランジスタ453、第4のトランジスタ454、第5の
トランジスタ455、第6のトランジスタ456、第7のトランジスタ457、第8のト
ランジスタ458に、Lレベル信号VLを供給するための配線459、反転出力信号OU
T1Bを出力するインバータ回路460を有する構成となる。また第1の制御信号MUX
1を供給するための配線461、第2の制御信号MUX2を供給するための配線462、
第3の制御信号MUX3を供給するための配線463、第4の制御信号MUX4を供給す
るための配線464を有する。第1のトランジスタ451の第1端子は配線461に接続
され、ゲートは駆動回路400の出力端子に接続され、第2端子は配線G1に接続される
。第2のトランジスタ452の第1端子は配線462に接続され、ゲートは駆動回路40
0の出力端子に接続され、第2端子は配線G2に接続される。第3のトランジスタ453
の第1端子は配線463に接続され、ゲートは駆動回路400の出力端子に接続され、第
2端子は配線G3に接続される。第4のトランジスタ454の第1端子は配線464に接
続され、ゲートは駆動回路400の出力端子に接続され、第2端子は配線G4に接続され
る。また、インバータ回路460の入力端子は、駆動回路400の出力端子に接続される
。また、第5のトランジスタ455の第1端子は配線459に接続され、ゲートはインバ
ータ回路460の出力端子に接続され、第2端子は配線G1に接続される。第6のトラン
ジスタ456の第1端子は配線459に接続され、ゲートはインバータ回路460の出力
端子に接続され、第2端子は配線G2に接続される。第7のトランジスタ457の第1端
子は配線459に接続され、ゲートはインバータ回路460の出力端子に接続され、第2
端子は配線G3に接続される。第8のトランジスタ458の第1端子は配線459に接続
され、ゲートはインバータ回路460の出力端子に接続され、第2端子は配線G4に接続
される。
に示すように図6と同じ出力信号を得られることがわかる。
のトランジスタ454にL/W比は、第5のトランジスタ455乃至第8のトランジスタ
458より小さくなるように設計する。換言すれば、第1のトランジスタ451乃至第4
のトランジスタ454の電流供給能力は、第5のトランジスタ455乃至第8のトランジ
スタ458の電流供給能力より高くなるように設計する。
成する際には、第5のトランジスタ455乃至第8のトランジスタ458の抵抗値を、第
1のトランジスタ451乃至第4のトランジスタ454よりも高くなるように予めするこ
とが好ましい。すなわち第5のトランジスタ455乃至第8のトランジスタ458のL/
W比を、第1のトランジスタ501乃至第4のトランジスタ454のL/W比より大きく
することが好ましい。なお、第5のトランジスタ455乃至第8のトランジスタ458の
半導体層の膜厚を、第1のトランジスタ451乃至第4のトランジスタ454の半導体層
の膜厚より小さくする構成としてもよい。当該構成とすることにより上述の抵抗値を異な
らせることができるため、好ましい。なお、第5のトランジスタ455乃至第8のトラン
ジスタ458の各トランジスタは、駆動回路400のインバータ回路を構成する第1のト
ランジスタ及び第2のトランジスタ、駆動回路400のスイッチを構成する第3のトラン
ジスタに倣って、第4のトランジスタと呼ぶこともある。また第1のトランジスタ451
乃至第4のトランジスタ454の各トランジスタは、駆動回路400のインバータ回路を
構成する第1のトランジスタ及び第2のトランジスタ、駆動回路400のスイッチを構成
する第3のトランジスタ、先述の第4のトランジスタに倣って、第5のトランジスタと呼
ぶこともある。
用いることにより、入力する信号数の低減を図ることができる。そして信号数の低減に伴
う配線の引き回し面積の削減による省スペース化を図ることができるため、駆動回路の小
型化、及び低消費電力化を図ることができる。
ーマリーオンであってもトランジスタのオンまたはオフをとることができる。そのため、
ノーマリーオンであっても、確度が高く誤動作を低減することのできる駆動回路とするこ
とができる。
である。
本実施の形態では、上記実施の形態で説明した駆動回路の作製工程、特に酸化物半導体層
を半導体層に具備する薄膜トランジスタの上面図及び断面図について説明する。また本実
施の形態で説明する駆動回路を具備する表示装置では、液晶表示装置に適用することがで
きる。なお他にも、有機EL等の発光素子を具備する表示装置に適用することができる。
また、上記実施の形態で説明した駆動回路は電気泳動素子を具備する電子ペーパーの駆動
回路として適用することが可能である。なお、表示装置の駆動回路に限らず、光センサ用
駆動回路等の他の装置にも適用可能である。
ジスタ123で構成されるインバータ回路120の上面図である。図8は、第1のトラン
ジスタ121及び第2のトランジスタ123の断面図である。また、図8に示す第1のト
ランジスタ121及び第2のトランジスタ123の断面図は、図7に示すインバータ回路
120の上面図における線分A−A’、B−B’、C−C’に対応している。なお本実施
の形態においては特に半導体層を酸化物半導体で形成する際の薄膜トランジスタの形成方
法の一例について説明する。
後、フォトリソグラフィ工程によりゲート電極層903A、903Bを形成する。
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組
み合わせた合金膜等が挙げられる。
み点が730℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシ
リケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材
料が用いられている。
、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による
積層構造により形成することができる。
、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成することが
できる。例えば、成膜ガスとして、SiH4、酸素及び窒素を用いてプラズマCVD法に
より酸化窒化珪素層を形成すればよい。
ート電極層903Bに達するコンタクトホールを形成する。
に脱水化または脱水素化のための加熱処理を行っても酸化物半導体膜を非晶質な状態とす
る際には、膜厚を50nm以下と薄くすることが好ましい。
−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−
Zn−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、S
n−O系、Zn−O系の酸化物半導体膜を用いる。また、酸化物半導体膜は、希ガス(代
表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガス(代表的にはアルゴン)及び酸
素雰囲気下においてスパッタ法により形成することができる。
3:ZnO=1:1:1[mol%]、In:Ga:Zn=1:1:0.5[at%])
を用いて、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流(DC)
電源0.5kW、酸素(酸素流量比率100%)雰囲気下で成膜する。なお、パルス直流
(DC)電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。
があり、さらにパルス的にバイアスを与えるパルスDCスパッタ法もある。RFスパッタ
法は主に絶縁膜を成膜する場合に用いられ、DCスパッタ法は主に金属導電膜を成膜する
場合に用いられる。
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタ
法を用いるスパッタ装置がある。
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
マを発生させる逆スパッタを行い、ゲート絶縁層904の表面に付着しているゴミを除去
することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲
気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改
質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても
よい。
、905Bに加工する。また、島状の酸化物半導体層905A、905Bを形成するため
のレジストマスクをインクジェット法で形成してもよい。
熱処理の温度は、400℃以上750℃以下、好ましくは425℃以上基板の歪み点以下
とする。なお、425℃以上であれば熱処理時間は1時間以下でよいが、425℃以下で
あれば加熱処理時間は、1時間よりも長時間行うこととする。ここでは、加熱処理装置の
一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処
理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸
化物半導体層を得る。本実施の形態では、酸化物半導体層の脱水化または脱水素化を行う
加熱温度Tから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱
温度Tよりも100℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定
されず、希ガス(ヘリウム、ネオン、アルゴン等)下において脱水化または脱水素化を行
う。なお、加熱条件によっては、酸化物半導体の結晶化率が90%以上、または80%以
上となる場合がある。
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal An
neal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置
である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
した後、フォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを
行って電極層906を形成する。導電膜としては、Ti、Mo、W、Al、Cr、Cu、
Ta、から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み
合わせた合金等を用いる。導電膜は、上述した元素を含む単層に限定されず、二層以上の
積層を用いることができる。なお図8では、酸化物半導体層上に接する導電膜のみを選択
的に除去することとなる。従って、酸化物半導体層上に接する導電膜のみを選択的に除去
するため、アルカリ性のエッチャントとしてアンモニア過水(31重量%過酸化水素水:
28重量%アンモニア水:水=5:2:2)などを用いれば、導電膜を選択的に除去し、
In−Ga−Zn−O系酸化物半導体からなる酸化物半導体層を残存させることができる
。
縁層907を形成する。絶縁層907は、少なくとも1nm以上の膜厚とし、スパッタリ
ング法など、酸化物絶縁膜に水、水素等の不純物を混入させない方法を適宜用いて形成す
ることができる。酸化物半導体層905A、905Bに接して形成する絶縁層907は、
水分や、水素イオンや、OH−などの不純物を含まず、これらが外部から侵入することを
ブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニ
ウム膜、または酸化窒化アルミニウムなどを用いる。
とができる。
導体を半導体層に用いたボトムゲート型のTFTである。しかし、これに限定されず、ト
ップゲート型のTFTでも良い。
オンであってもトランジスタがオン状態またはオフ状態をとることができる。そのため、
ノーマリーオンであっても、確度が高く誤動作を低減することのできる駆動回路とするこ
とができる。
である。
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。画素部に配置する薄膜トランジスタは
、実施の形態3と同様に形成すればよい。
板5300上には、画素部5301、第1の走査線駆動回路5302、第2の走査線駆動
回路5303、信号線駆動回路5304を有する。画素部5301には、複数の信号線が
信号線駆動回路5304から延伸して配置され、複数の走査線が第1の走査線駆動回路5
302、及び走査線駆動回路5303から延伸して配置されている。なお走査線と信号線
との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また
、表示装置の基板5300はFPC(Flexible Printed Circui
t)等の接続部を介して、タイミング制御回路5305(コントローラ、制御ICともい
う)に接続されている。
線駆動回路5304は、画素部5301と同じ基板5300上に形成される。そのため、
外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また
、基板5300外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接
続数が増える。同じ基板5300上に駆動回路を設けた場合、その配線間の接続数を減ら
すことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
て、第1の走査線駆動回路用スタート信号(GSP1)、走査線駆動回路用クロック信号
(GCLK1)を供給する。また、タイミング制御回路5305は、第2の走査線駆動回
路5303に対し、一例として、第2の走査線駆動回路用スタート信号(GSP2)(ス
タートパルスともいう)、走査線駆動回路用クロック信号(GCLK2)を供給する。信
号線駆動回路5304に、信号線駆動回路用スタート信号(SSP)、信号線駆動回路用
クロック信号(SCLK)、ビデオ信号用データ(DATA)(単にビデオ信号ともいう
)、ラッチ信号(LAT)を供給するものとする。なお各クロック信号は、周期のずれた
複数のクロック信号でもよいし、クロック信号を反転させた信号(CLKB)とともに供
給されるものであってもよい。なお、第1の走査線駆動回路5302と第2の走査線駆動
回路5303との一方を省略することが可能である。
の走査線駆動回路5303)を画素部5301と同じ基板5300に形成し、信号線駆動
回路5304を画素部5301とは別の基板に形成する構成について示している。当該構
成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄膜
トランジスタによって、基板5300に形成する駆動回路を構成することができる。した
がって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図
ることができる。
である。
本実施形態においては、上記実施の形態で説明した表示装置を表示部に具備する電子機器
の例について説明する。
とができる。具体的には、電子機器の表示部に適用することができる。そのような電子機
器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシ
ステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム
機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等
)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile
Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた
装置)などが挙げられる。
含む。図10(A)に示すディスプレイは、様々な情報(静止画、動画、テキスト画像な
ど)を表示部に表示する機能を有する。なお、図10(A)に示すディスプレイが有する
機能はこれに限定されず、様々な機能を有することができる。
ー1234、外部接続ポート1235、シャッターボタン1236を含む。図10(B)
に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、
図10(B)に示すカメラが有する機能はこれに限定されず、様々な機能を有することが
できる。
ーボード1254、外部接続ポート1255、ポインティングデバイス1256を含む。
図10(C)に示すコンピュータは、様々な情報(静止画、動画、テキスト画像など)を
表示部に表示する機能を有する。なお、図10(C)に示すコンピュータが有する機能は
これに限定されず、様々な機能を有することができる。
述の図10(A)乃至図10(C)の駆動回路を構成するトランジスタがノーマリーオン
であってもトランジスタがオン状態またはオフ状態をとることができる。そのため、ノー
マリーオンであっても、確度が高く誤動作を低減することのできる駆動回路とすることが
できる。また、駆動回路のクロック信号の周波数の低減を行うことで、低消費電力化を図
ることも可能である。
101 配線
102 配線
103 パルス出力回路
104 配線
111 第1のスイッチ
112 第1のインバータ回路
113 第2のインバータ回路
114 第2のスイッチ
115 第3のスイッチ
116 第3のインバータ回路
117 第4のインバータ回路
118 第4のスイッチ
120 インバータ回路
121 第1のトランジスタ
122 配線
123 第2のトランジスタ
124 配線
130 インバータ回路
131 第1のトランジスタ
132 第2のトランジスタ
140 トランジスタ
141 波形
142 波形
143 波形
144 波形
145 波形
201 ゲート配線
202 ゲート配線
203 半導体層
204 半導体層
205 配線
400 駆動回路
401 配線
402 配線
403 パルス出力回路
404 配線
405 デマルチプレクサ回路
406 配線
501 第1のトランジスタ
502 第2のトランジスタ
503 第3のトランジスタ
504 第4のトランジスタ
505 第5のトランジスタ
506 第6のトランジスタ
507 第7のトランジスタ
508 第8のトランジスタ
509 第9のトランジスタ
510 第10のトランジスタ
511 第11のトランジスタ
512 第12のトランジスタ
513 第13のトランジスタ
514 第14のトランジスタ
515 配線
516 配線
517 配線
518 配線
901 基板
902 下地膜
904 ゲート絶縁層
906 電極層
907 絶縁層
1211 筐体
1212 支持台
1213 表示部
1231 本体
1232 表示部
1233 受像部
1234 操作キー
1235 外部接続ポート
1236 シャッターボタン
1251 本体
1252 筐体
1253 表示部
1254 キーボード
1255 外部接続ポート
1256 ポインティングデバイス
5300 基板
5301 画素部
5302 走査線駆動回路
5303 走査線駆動回路
5304 信号線駆動回路
5305 タイミング制御回路
903A ゲート電極層
903B ゲート電極層
905A 酸化物半導体層
450 デマルチプレクサ回路
451 第1のトランジスタ
452 第2のトランジスタ
453 第3のトランジスタ
454 第4のトランジスタ
455 第5のトランジスタ
456 第6のトランジスタ
457 第7のトランジスタ
458 第8のトランジスタ
459 配線
460 インバータ回路
461 配線
462 配線
463 配線
464 配線
Claims (6)
- 第1のトランジスタ及び第2のトランジスタを有するインバータ回路と、
第3のトランジスタを有するスイッチと、を含むスタティックのシフトレジスタ回路を有し、
前記第1のトランジスタ乃至前記第3のトランジスタは、酸化物半導体を有する半導体層を有し、且つディプレッション型のトランジスタであり、
前記第3のトランジスタを駆動するクロック信号の振幅電圧は、前記インバータ回路を駆動するための電源電圧より大きいことを特徴とする回路。 - 請求項1において、
前記第2のトランジスタのL/W比は、前記第1のトランジスタのL/W比より大きいことを特徴とする回路。 - 請求項1または請求項2において、
前記第2のトランジスタの半導体層の膜厚は、前記第1のトランジスタの半導体層の膜厚より小さいことを特徴とする回路。 - 請求項1乃至3のいずれか一において、
前記第1のトランジスタ乃至前記第3のトランジスタは、nチャネル型のトランジスタであることを特徴とする回路。 - 請求項1乃至4のいずれか一に記載の回路を具備する表示装置。
- 請求項5に記載の表示装置を具備する電子機器。
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