JPS6334798A - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPS6334798A JPS6334798A JP61179755A JP17975586A JPS6334798A JP S6334798 A JPS6334798 A JP S6334798A JP 61179755 A JP61179755 A JP 61179755A JP 17975586 A JP17975586 A JP 17975586A JP S6334798 A JPS6334798 A JP S6334798A
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- JP
- Japan
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- inverter
- input
- transistor
- output
- turned
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 210000004899 c-terminal region Anatomy 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ラッチ回路に関し、特にそれを用いてシフ
トレジスタを構成する際該シフトレジスタの低電力化を
図るうえで好適なものに関する。
トレジスタを構成する際該シフトレジスタの低電力化を
図るうえで好適なものに関する。
第２図はシフトレジスタの１ビツトを構成する従来のラ
ッチ回路を示しており、図において、１〜４はエンハン
ス形のＮチャネルトランジスタ、５．６はデプレッショ
ン形のＮチャネルトランジスタで、トランジスタ１，２
により第１．第２の伝送ゲートが、トランジスタ３，５
及び４，６により第１及び第２のインバータ１０及び２
０がそれぞれ構成されている。
ッチ回路を示しており、図において、１〜４はエンハン
ス形のＮチャネルトランジスタ、５．６はデプレッショ
ン形のＮチャネルトランジスタで、トランジスタ１，２
により第１．第２の伝送ゲートが、トランジスタ３，５
及び４，６により第１及び第２のインバータ１０及び２
０がそれぞれ構成されている。
なおＩＮは入力端子、ＯＵＴは出力端子、ｃＩ２に、τ
了Ｔは第１．第２のクロック入力端子である。
了Ｔは第１．第２のクロック入力端子である。
次に動作について説明する。クロックｃ ｉ！ ｋが′
Ｈ”の時にトランジスタ１が“オン１し、入力電圧が読
み込まれる。入力電圧が“Ｈ”なら、トランジスタ３は
“オン１し、トランジスタ４の入力は“Ｌ”となって“
オフ”し、“Ｈ”が出力される。入力電圧が“Ｌ”なら
、トランジスタ３は“オフ”し、トランジスタ４は“オ
ン”してＬ″が出力される。
Ｈ”の時にトランジスタ１が“オン１し、入力電圧が読
み込まれる。入力電圧が“Ｈ”なら、トランジスタ３は
“オン１し、トランジスタ４の入力は“Ｌ”となって“
オフ”し、“Ｈ”が出力される。入力電圧が“Ｌ”なら
、トランジスタ３は“オフ”し、トランジスタ４は“オ
ン”してＬ″が出力される。
次にクロックｃＡｋが“Ｌ２になるとトランジスタ１が
“オブするが、このときトランジスタ２がオンするので
、インバータ１０の出力が該トランジスタ２を介してイ
ンバータ１０の入力に帰ｉｌされ、該帰還ループにより
上記入力電圧がラッチされる。
“オブするが、このときトランジスタ２がオンするので
、インバータ１０の出力が該トランジスタ２を介してイ
ンバータ１０の入力に帰ｉｌされ、該帰還ループにより
上記入力電圧がラッチされる。
従来のランチ回路は、以上のように構成されているので
、入力電圧が“Ｈ”の時は、トランジスタ５−３を通っ
て、貫ａｍ流が流れ、入力電圧が“Ｌ、”の時はトラン
ジスタ６→４を通って、貫通電流が流れる。従ってこの
ようなラッチ回路を直列に２つ接続することにより形成
されたマスク・スレーブ形のシフトレジスタの場合、入
力電圧の’Ｈ”、’Ｌ”にかかわりなく２１ｄｓ （
Ｉｄｓ；１つのインバータに流れる貫通電流）の貫通電
流が常に流れるという問題がある。
、入力電圧が“Ｈ”の時は、トランジスタ５−３を通っ
て、貫ａｍ流が流れ、入力電圧が“Ｌ、”の時はトラン
ジスタ６→４を通って、貫通電流が流れる。従ってこの
ようなラッチ回路を直列に２つ接続することにより形成
されたマスク・スレーブ形のシフトレジスタの場合、入
力電圧の’Ｈ”、’Ｌ”にかかわりなく２１ｄｓ （
Ｉｄｓ；１つのインバータに流れる貫通電流）の貫通電
流が常に流れるという問題がある。
この発明は、上記のような問題点を解消するためになさ
れたもので、消費電流をできるだけ小さくすることを設
計目標においたう・ノチ回路を得ることを目的とする。
れたもので、消費電流をできるだけ小さくすることを設
計目標においたう・ノチ回路を得ることを目的とする。
この発明に係るランチ回路は、第２のインバータに直列
に閾値電圧がＯＶ近傍のトランジスタを設けその入力を
第１のインバータの入力に接続するようにしたものであ
る。
に閾値電圧がＯＶ近傍のトランジスタを設けその入力を
第１のインバータの入力に接続するようにしたものであ
る。
この発明においては、第２のインバータに直列に接続さ
れた、閾値電圧がＯ■近傍のトランジスタの入力が第１
のインバータの入力に接続されており、入力電圧が“Ｌ
”の時に、該トランジスタが“オフ”するから、第１の
インバータだけでなく、第２のインバータにも貫１ｆｆ
ｉ電流が流れなくなる。
れた、閾値電圧がＯ■近傍のトランジスタの入力が第１
のインバータの入力に接続されており、入力電圧が“Ｌ
”の時に、該トランジスタが“オフ”するから、第１の
インバータだけでなく、第２のインバータにも貫１ｆｆ
ｉ電流が流れなくなる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるラッチ回路を示し、図にお
いて、１〜４はエンハンス形のＮチャネルトランジスタ
、５，６はデプレッション形のＮチャネルトランジスタ
、７は閾値電圧がＯ■近傍のＮチャネルトランジスタで
ある。
図は本発明の一実施例によるラッチ回路を示し、図にお
いて、１〜４はエンハンス形のＮチャネルトランジスタ
、５，６はデプレッション形のＮチャネルトランジスタ
、７は閾値電圧がＯ■近傍のＮチャネルトランジスタで
ある。
次に動作について説明する。
ｃ！ｋが“Ｈ”の時、入力端子が“Ｈ”ならトランジス
タ３が“オン”し、トランジスタ４が゛オフ“して、出
力は“Ｈ”となり、このときトランジスタ５−３に貫通
電流が流れる。入力電圧が“Ｌ”なら、トランジスタ３
が１オフ”、トランジスタ４が“オン”して、出力は“
Ｌ″となる。
タ３が“オン”し、トランジスタ４が゛オフ“して、出
力は“Ｈ”となり、このときトランジスタ５−３に貫通
電流が流れる。入力電圧が“Ｌ”なら、トランジスタ３
が１オフ”、トランジスタ４が“オン”して、出力は“
Ｌ″となる。
その際、トランジスタ７もオフするため、トランジスタ
７−６−４には、トランジスタ７の閾値電圧がＯＶ以上
なら、貫通７ｒｉ流が流れず、０Ｖ以下ならトランジス
タ７の閾値電圧により決定される微小電流しか流れない
。
７−６−４には、トランジスタ７の閾値電圧がＯＶ以上
なら、貫通７ｒｉ流が流れず、０Ｖ以下ならトランジス
タ７の閾値電圧により決定される微小電流しか流れない
。
このように、本実施例によれば第２のインバータのＶＣ
Ｃ端子となるべきノードとＶＣＣ端子との間に閾値電圧
が０Ｖ付近のＮチャネルトランジスタを設け、入力がＬ
″の時該第２のインバータに貫通電流を流さないように
したので、貫通電流が半減され、特にシフトレジスタに
用いてその消費電力を低減するうえで極めて有利である
。
Ｃ端子となるべきノードとＶＣＣ端子との間に閾値電圧
が０Ｖ付近のＮチャネルトランジスタを設け、入力がＬ
″の時該第２のインバータに貫通電流を流さないように
したので、貫通電流が半減され、特にシフトレジスタに
用いてその消費電力を低減するうえで極めて有利である
。
なお、上記実施例ではＮチャネル形の場合を示したが、
ｐチャネル形であってもよく、上記実施例と同様の効果
を奏する。
ｐチャネル形であってもよく、上記実施例と同様の効果
を奏する。
以上のように、本発明に係るランチ回路に１よれば、そ
のインバータの貫通電流を大幅に低減できるので、シフ
トレジスタに用いて好適なものが得られる効果がある。
のインバータの貫通電流を大幅に低減できるので、シフ
トレジスタに用いて好適なものが得られる効果がある。
第１図は本発明の一実施例によるラッチ回路を示す図、
第２図は従来のラッチ回路を示す図である。 図において、１，２は第１．第２の伝送ゲート、１０．
２０は第１．第２のインバータ、７はトランジスタ、Ｖ
ＣＣは高電圧電源、ｃｊ！に、ＴＴＴは第１．第２のク
ロック入力端子である。 なお図中同一符号は同−又は相当部分を示す。
第２図は従来のラッチ回路を示す図である。 図において、１，２は第１．第２の伝送ゲート、１０．
２０は第１．第２のインバータ、７はトランジスタ、Ｖ
ＣＣは高電圧電源、ｃｊ！に、ＴＴＴは第１．第２のク
ロック入力端子である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）第１の伝送ゲートのドレインを本ラッチ回路の入
力とし、ソースを第２の伝送ゲートのドレインと第１の
インバータの入力に接続し、 第１のインバータの出力を第２のインバータの入力に接
続し、第２の出力インバータの出力を本ラッチ回路の出
力とするとともに第２の伝送ゲートのソースに接続し、 第１、第２の伝送ゲートのゲートを相互に位相が反転し
たクロック信号がそれぞれ入力される第１、第２のクロ
ック入力端子に接続してなるラッチ回路において、 第２のインバータの第１、第２の電源のうち高電位側の
電源が接続されるべきノードと該高電位側の電源との間
に閾値電圧がほぼ０Ｖのトランジスタを挿入し、 そのゲートを第１のインバータの入力に接続したことを
特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179755A JPS6334798A (ja) | 1986-07-29 | 1986-07-29 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179755A JPS6334798A (ja) | 1986-07-29 | 1986-07-29 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334798A true JPS6334798A (ja) | 1988-02-15 |
Family
ID=16071313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179755A Pending JPS6334798A (ja) | 1986-07-29 | 1986-07-29 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334798A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011510423A (ja) * | 2008-04-22 | 2011-03-31 | シャープ株式会社 | シフトレジスタおよびアクティブマトリクス装置 |
| WO2011036993A1 (en) * | 2009-09-24 | 2011-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device including the driver circuit, and electronic appliance including the display device |
-
1986
- 1986-07-29 JP JP61179755A patent/JPS6334798A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011510423A (ja) * | 2008-04-22 | 2011-03-31 | シャープ株式会社 | シフトレジスタおよびアクティブマトリクス装置 |
| US8982015B2 (en) | 2008-04-22 | 2015-03-17 | Sharp Kabushiki Kaisha | Shift register and active matrix device |
| WO2011036993A1 (en) * | 2009-09-24 | 2011-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device including the driver circuit, and electronic appliance including the display device |
| JP2011090761A (ja) * | 2009-09-24 | 2011-05-06 | Semiconductor Energy Lab Co Ltd | 駆動回路、当該駆動回路を具備する表示装置、当該表示装置を具備する電子機器 |
| US8243873B2 (en) | 2009-09-24 | 2012-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device including the driver circuit, and electronic appliance including the display device |
| US8363778B2 (en) | 2009-09-24 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device including the driver circuit, and electronic appliance including the display device |
| JP2013033587A (ja) * | 2009-09-24 | 2013-02-14 | Semiconductor Energy Lab Co Ltd | 回路、表示装置、及び電子機器 |
| JP2013148910A (ja) * | 2009-09-24 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 駆動回路 |
| US8582716B2 (en) | 2009-09-24 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device including the driver circuit, and electronic appliance including the display device |
| US9991890B2 (en) | 2009-09-24 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device including the driver circuit, and electronic appliance including the display device |
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