JP3087683B2 - 電圧制御発振回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
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Description
【０００１】
【発明の属する技術分野】本発明は、ＧａＡｓに代表さ
れる化合物半導体技術を用いた電圧制御発振回路（Volt
age Controlled Oscillator；ＶＣＯ）に関し、特に
フェーズロックループ（Phased Locked Loop；「ＰＬ
Ｌ」という）に用いて好適な電圧制御発振回路に関す
る。
れる化合物半導体技術を用いた電圧制御発振回路（Volt
age Controlled Oscillator；ＶＣＯ）に関し、特に
フェーズロックループ（Phased Locked Loop；「ＰＬ
Ｌ」という）に用いて好適な電圧制御発振回路に関す
る。
【０００２】
【従来の技術】従来、この種の電圧制御発振回路として
は、図４に示すような回路が知られている。例えば文献
（奥山俊幸、榎本忠義、「３ＧＨｚ ＧａＡｓ ＰＬＬ
クロックパルス発生器」、信学技報ＥＤ９３−１５２、
電子情報通信学会）参照。以下の説明においては、デプ
リーション型ＦＥＴを「Ｄ−ＦＥＴ」、エンハンスメン
ト型ＦＥＴを「Ｅ−ＦＥＴ」と略記する。
は、図４に示すような回路が知られている。例えば文献
（奥山俊幸、榎本忠義、「３ＧＨｚ ＧａＡｓ ＰＬＬ
クロックパルス発生器」、信学技報ＥＤ９３−１５２、
電子情報通信学会）参照。以下の説明においては、デプ
リーション型ＦＥＴを「Ｄ−ＦＥＴ」、エンハンスメン
ト型ＦＥＴを「Ｅ−ＦＥＴ」と略記する。
【０００３】図４を参照すると、Ｅ−ＦＥＴと、ゲート
電極とソース電極を該Ｅ−ＦＥＴのドレイン電極に接続
した第１のＤ−ＦＥＴと、ソース電極を該Ｅ−ＦＥＴの
ドレイン電極に接続した第２のＤ−ＦＥＴと、を有し、
該Ｅ−ＦＥＴのソース電極をグランドに、第１及び第２
のＤ−ＦＥＴのドレイン電極を電源に、該Ｅ−ＦＥＴの
ゲート電極を入力端子に、該Ｅ−ＥＦＴのドレイン電極
を出力端子に、第２のＤ−ＦＥＴのゲート電極を電圧制
御端子に、それぞれ接続したインバータを構成単位と
し、奇数段（図４では３段）のインバータの入力端子と
出力端子をそれぞれリング状に相互に接続し、全ての電
圧制御端子を共通に接続する。
電極とソース電極を該Ｅ−ＦＥＴのドレイン電極に接続
した第１のＤ−ＦＥＴと、ソース電極を該Ｅ−ＦＥＴの
ドレイン電極に接続した第２のＤ−ＦＥＴと、を有し、
該Ｅ−ＦＥＴのソース電極をグランドに、第１及び第２
のＤ−ＦＥＴのドレイン電極を電源に、該Ｅ−ＦＥＴの
ゲート電極を入力端子に、該Ｅ−ＥＦＴのドレイン電極
を出力端子に、第２のＤ−ＦＥＴのゲート電極を電圧制
御端子に、それぞれ接続したインバータを構成単位と
し、奇数段（図４では３段）のインバータの入力端子と
出力端子をそれぞれリング状に相互に接続し、全ての電
圧制御端子を共通に接続する。
【０００４】次に図４に示した回路の動作について説明
する。第１のＤ−ＦＥＴが負荷、Ｅ−ＦＥＴがドライバ
（駆動回路）として働くインバータから構成されるリン
グオシレータに、この負荷と並列に電流制御用の第２の
Ｄ−ＦＥＴを接続することにより、インバータ１段当た
りに流れる負荷電流を増減させて、リングオシレータの
発振周波数を制御する。
する。第１のＤ−ＦＥＴが負荷、Ｅ−ＦＥＴがドライバ
（駆動回路）として働くインバータから構成されるリン
グオシレータに、この負荷と並列に電流制御用の第２の
Ｄ−ＦＥＴを接続することにより、インバータ１段当た
りに流れる負荷電流を増減させて、リングオシレータの
発振周波数を制御する。
【０００５】インバータ１段当たりに流れる電流は、第
１のＤ−ＦＥＴに流れる電流（一定）と、第２のＤ−Ｆ
ＥＴに流れる電流（電圧制御端子の電圧により可変）
と、の和で、この電流の値によって、遅延時間（以下
「ｔｐｄ」と記す、ｐｄはｐｒｏｐａｇａｔｉｏｎ ｄ
ｅｌａｙの略）が変化し、発振周波数が変動する。
１のＤ−ＦＥＴに流れる電流（一定）と、第２のＤ−Ｆ
ＥＴに流れる電流（電圧制御端子の電圧により可変）
と、の和で、この電流の値によって、遅延時間（以下
「ｔｐｄ」と記す、ｐｄはｐｒｏｐａｇａｔｉｏｎ ｄ
ｅｌａｙの略）が変化し、発振周波数が変動する。
【０００６】よって、外から与えられる電圧制御端子の
電圧が低くなった場合には、第２のＤ−ＦＥＴに流れる
電流が減少しプルアップが弱まり、インバータ１段当り
のｔｐｄが大きくなって、発振周波数が低くなる。
電圧が低くなった場合には、第２のＤ−ＦＥＴに流れる
電流が減少しプルアップが弱まり、インバータ１段当り
のｔｐｄが大きくなって、発振周波数が低くなる。
【０００７】逆に、電圧制御端子の電圧が高くなった場
合には、第２のＤ−ＦＥＴに流れる電流が増加してプル
アップが強化され、インバータ１段当りのｔｐｄが小さ
くなって発振周波数が高くなる。
合には、第２のＤ−ＦＥＴに流れる電流が増加してプル
アップが強化され、インバータ１段当りのｔｐｄが小さ
くなって発振周波数が高くなる。
【０００８】
【発明が解決しようとする課題】図４を参照して説明し
た従来の電圧制御発振回路の周波数可動範囲のＤ−ＦＥ
Ｔのしきい電圧Ｖｔ変動依存性のシミュレーション結果
を、図５に示す。図５において、横軸はＤ−ＦＥＴのし
きい値Ｖｔ［Ｖ］、縦軸は、ＶＣＯ発振周波数を示し単
位はＧＨｚとする。図５は、リングオシレータは９段
（インバータの段数）とし、電源電圧は２．０Ｖ、電圧
制御端子の電圧Ｖｃを０．１Ｖから０．８Ｖまで変化さ
せた場合のＤ−ＦＥＴのＶｔ変動依存性を示している。
た従来の電圧制御発振回路の周波数可動範囲のＤ−ＦＥ
Ｔのしきい電圧Ｖｔ変動依存性のシミュレーション結果
を、図５に示す。図５において、横軸はＤ−ＦＥＴのし
きい値Ｖｔ［Ｖ］、縦軸は、ＶＣＯ発振周波数を示し単
位はＧＨｚとする。図５は、リングオシレータは９段
（インバータの段数）とし、電源電圧は２．０Ｖ、電圧
制御端子の電圧Ｖｃを０．１Ｖから０．８Ｖまで変化さ
せた場合のＤ−ＦＥＴのＶｔ変動依存性を示している。
【０００９】図５を参照すると、ある一定の周波数、例
えば１ＧＨｚで電圧制御発振回路を使用する場合、１Ｇ
Ｈｚで動作可能なＤ−ＦＥＴの許容しきい値電圧変動範
囲は、−０．７０Ｖから−０．３０Ｖまでの、０．４０
Ｖである。これは、インバータを構成している第１のＤ
−ＦＥＴのゲート−ソース間電圧Ｖｇｓが一定（＝０
Ｖ）であるため、Ｄ−ＦＥＴのしきい値電圧Ｖｔが製造
時のバラツキ等で設計値からずれると、第１のＤ−ＦＥ
Ｔに流れる電流量が変わり、発振周波数が変動する、こ
とによる。
えば１ＧＨｚで電圧制御発振回路を使用する場合、１Ｇ
Ｈｚで動作可能なＤ−ＦＥＴの許容しきい値電圧変動範
囲は、−０．７０Ｖから−０．３０Ｖまでの、０．４０
Ｖである。これは、インバータを構成している第１のＤ
−ＦＥＴのゲート−ソース間電圧Ｖｇｓが一定（＝０
Ｖ）であるため、Ｄ−ＦＥＴのしきい値電圧Ｖｔが製造
時のバラツキ等で設計値からずれると、第１のＤ−ＦＥ
Ｔに流れる電流量が変わり、発振周波数が変動する、こ
とによる。
【００１０】電圧制御発振回路は、主に、ＰＬＬのルー
プ内で用いられており、入力に対して、ある一定の高速
な周波数（例えば１ＧＨｚ）で発振することが求められ
る。
プ内で用いられており、入力に対して、ある一定の高速
な周波数（例えば１ＧＨｚ）で発振することが求められ
る。
【００１１】したがって上記した従来の電圧制御発振回
路をＰＬＬ回路に用いた場合、Ｄ−ＦＥＴのしきい値電
圧Ｖｔの変動に弱い、という問題点を有している。
路をＰＬＬ回路に用いた場合、Ｄ−ＦＥＴのしきい値電
圧Ｖｔの変動に弱い、という問題点を有している。
【００１２】本発明は、上記問題点に鑑みてなされたも
のであって、その目的は、Ｄ−ＦＥＴのしきい値電圧Ｖ
ｔが変動しても、ある一定の周波数で動作できるよう
に、広い許容しきい値電圧変動範囲を持つようにした電
圧制御発振回路を提供することにある。
のであって、その目的は、Ｄ−ＦＥＴのしきい値電圧Ｖ
ｔが変動しても、ある一定の周波数で動作できるよう
に、広い許容しきい値電圧変動範囲を持つようにした電
圧制御発振回路を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明の電圧制御発振回路は、エンハンスメント型
ＦＥＴと、ゲート電極とソース電極を該エンハンスメン
ト型ＦＥＴのドレイン電極に接続した第１のデプリーシ
ョン型ＦＥＴと、ソース電極を該エンハンスメント型Ｆ
ＥＴのドレイン電極に接続した第２のデプリーション型
ＦＥＴとを有し、該エンハンスメント型ＦＥＴのソース
電極をグランドに、第１及び第２のデプリーション型Ｆ
ＥＴのドレイン電極を電源に、該エンハンスメント型Ｆ
ＥＴのゲート電極を入力端子に、該エンハンスメント型
ＦＥＴのドレイン電極を出力端子に、第２のデプリーシ
ョン型ＦＥＴのゲート電極を電圧制御端子にそれぞれ接
続したインバータを構成単位とし、奇数個の該インバー
タの入力端子と出力端子をそれぞれリング状に相互に接
続し、全ての該電圧制御端子を相互に接続して構成した
電圧制御発振回路において、ソース電極を該エンハンス
メント型ＦＥＴのドレイン電極に、ドレイン電極を電源
にそれぞれ接続した第２のデプリーション型ＦＥＴを該
インバータ各段に設け、ゲート電極とソース電極をグラ
ンドに接続した第４のデプリーション型ＦＥＴと、一端
を電源に接続した抵抗体とを有し、第４デプリーション
型ＦＥＴのドレイン電極と該抵抗体の他端と全ての第３
のデプリーション型ＦＥＴのゲート電極を相互に接続し
て構成される。
め、本発明の電圧制御発振回路は、エンハンスメント型
ＦＥＴと、ゲート電極とソース電極を該エンハンスメン
ト型ＦＥＴのドレイン電極に接続した第１のデプリーシ
ョン型ＦＥＴと、ソース電極を該エンハンスメント型Ｆ
ＥＴのドレイン電極に接続した第２のデプリーション型
ＦＥＴとを有し、該エンハンスメント型ＦＥＴのソース
電極をグランドに、第１及び第２のデプリーション型Ｆ
ＥＴのドレイン電極を電源に、該エンハンスメント型Ｆ
ＥＴのゲート電極を入力端子に、該エンハンスメント型
ＦＥＴのドレイン電極を出力端子に、第２のデプリーシ
ョン型ＦＥＴのゲート電極を電圧制御端子にそれぞれ接
続したインバータを構成単位とし、奇数個の該インバー
タの入力端子と出力端子をそれぞれリング状に相互に接
続し、全ての該電圧制御端子を相互に接続して構成した
電圧制御発振回路において、ソース電極を該エンハンス
メント型ＦＥＴのドレイン電極に、ドレイン電極を電源
にそれぞれ接続した第２のデプリーション型ＦＥＴを該
インバータ各段に設け、ゲート電極とソース電極をグラ
ンドに接続した第４のデプリーション型ＦＥＴと、一端
を電源に接続した抵抗体とを有し、第４デプリーション
型ＦＥＴのドレイン電極と該抵抗体の他端と全ての第３
のデプリーション型ＦＥＴのゲート電極を相互に接続し
て構成される。
【００１４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の電圧制御発振回路は、入力信号を
ゲート入力とする駆動用のエンハンスメント型ＦＥＴ
と、該エンハンスメント型ＦＥＴの負荷として作用する
第１のディプリーション型ＦＥＴと、を備え、該エンハ
ンスメント型ＦＥＴと該第１のディプリーション型ＦＥ
Ｔの接続点を出力ノードとし、電圧制御信号をゲート入
力とし電源と前記エンハンスメント型ＦＥＴ間に接続さ
れた第２のディプリーション型ＦＥＴと、該第２のディ
プリーション型ＦＥＴと並列接続されてなる電流制御用
の第３のディプリーション型ＦＥＴと、を備えてなるイ
ンバータを奇数段縦続接続し最終段のインバータの出力
を初段のインバータの入力に帰還し、各段のインバータ
において、該第３のディプリーション型ＦＥＴは、その
ゲートを、定電流源と抵抗素子の接続点に共通接続し、
ディプリーション型ＦＥＴのしきい値電圧の変動による
第１のディプリーション型ＦＥＴに流れる電流の変動を
緩和するようにしたものである。
に説明する。本発明の電圧制御発振回路は、入力信号を
ゲート入力とする駆動用のエンハンスメント型ＦＥＴ
と、該エンハンスメント型ＦＥＴの負荷として作用する
第１のディプリーション型ＦＥＴと、を備え、該エンハ
ンスメント型ＦＥＴと該第１のディプリーション型ＦＥ
Ｔの接続点を出力ノードとし、電圧制御信号をゲート入
力とし電源と前記エンハンスメント型ＦＥＴ間に接続さ
れた第２のディプリーション型ＦＥＴと、該第２のディ
プリーション型ＦＥＴと並列接続されてなる電流制御用
の第３のディプリーション型ＦＥＴと、を備えてなるイ
ンバータを奇数段縦続接続し最終段のインバータの出力
を初段のインバータの入力に帰還し、各段のインバータ
において、該第３のディプリーション型ＦＥＴは、その
ゲートを、定電流源と抵抗素子の接続点に共通接続し、
ディプリーション型ＦＥＴのしきい値電圧の変動による
第１のディプリーション型ＦＥＴに流れる電流の変動を
緩和するようにしたものである。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。以下の説明においても、デプリーシ
ョン型ＦＥＴを「Ｄ−ＦＥＴ」、エンハンスメント型Ｆ
ＥＴを「Ｅ−ＦＥＴ」と略記する。
て詳細に説明する。以下の説明においても、デプリーシ
ョン型ＦＥＴを「Ｄ−ＦＥＴ」、エンハンスメント型Ｆ
ＥＴを「Ｅ−ＦＥＴ」と略記する。
【００１６】図１は本発明の第１の実施例に回路構成を
示す図である。図１を参照すると、本実施例の電圧制御
発振回路は、Ｅ−ＦＥＴと、ゲート電極とソース電極を
該Ｅ−ＦＥＴのドレイン電極に接続した第１のＤ−ＦＥ
Ｔと、ソース電極を該Ｅ−ＦＥＴのドレイン電極に接続
した第２のＤ−ＦＥＴと、を有し、該Ｅ−ＦＥＴのソー
ス電極をグランドに、第１及び第２のＤ−ＦＥＴのドレ
イン電極を電源に、該Ｅ−ＦＥＴのゲート電極を入力端
子に、該Ｅ−ＦＥＴのドレイン電極を出力端子に、第２
のＤ−ＦＥＴのゲート電極を電圧制御端子にそれぞれ接
続したインバータを構成単位とし、奇数段の該インバー
タの入力端子と出力端子をそれぞれリング状に相互に接
続し、全ての該電圧制御端子を相互に接続して構成した
電圧制御発振回路において、ソース電極を該Ｅ−ＦＥＴ
のドレイン電極に、ドレイン電極を電源にそれぞれ接続
した第３のＤ−ＦＥＴを該インバータ各段に設け、ゲー
ト電極とソース電極をグランドに接続した第４のＤ−Ｆ
ＥＴと、一端を電源に他端を第４のＤ−ＦＥＴのドレイ
ン電極に接続した抵抗Ｒと、を有し、第４のＤ−ＦＥＴ
のドレイン電極と該抵抗の他端との接続点に、各段のイ
ンバータに設けられた全ての第３のＤ−ＦＥＴのゲート
電極を共通接続する。
示す図である。図１を参照すると、本実施例の電圧制御
発振回路は、Ｅ−ＦＥＴと、ゲート電極とソース電極を
該Ｅ−ＦＥＴのドレイン電極に接続した第１のＤ−ＦＥ
Ｔと、ソース電極を該Ｅ−ＦＥＴのドレイン電極に接続
した第２のＤ−ＦＥＴと、を有し、該Ｅ−ＦＥＴのソー
ス電極をグランドに、第１及び第２のＤ−ＦＥＴのドレ
イン電極を電源に、該Ｅ−ＦＥＴのゲート電極を入力端
子に、該Ｅ−ＦＥＴのドレイン電極を出力端子に、第２
のＤ−ＦＥＴのゲート電極を電圧制御端子にそれぞれ接
続したインバータを構成単位とし、奇数段の該インバー
タの入力端子と出力端子をそれぞれリング状に相互に接
続し、全ての該電圧制御端子を相互に接続して構成した
電圧制御発振回路において、ソース電極を該Ｅ−ＦＥＴ
のドレイン電極に、ドレイン電極を電源にそれぞれ接続
した第３のＤ−ＦＥＴを該インバータ各段に設け、ゲー
ト電極とソース電極をグランドに接続した第４のＤ−Ｆ
ＥＴと、一端を電源に他端を第４のＤ−ＦＥＴのドレイ
ン電極に接続した抵抗Ｒと、を有し、第４のＤ−ＦＥＴ
のドレイン電極と該抵抗の他端との接続点に、各段のイ
ンバータに設けられた全ての第３のＤ−ＦＥＴのゲート
電極を共通接続する。
【００１７】次に図１に示した本実施例の電圧制御発振
回路の動作について説明する。
回路の動作について説明する。
【００１８】Ｄ−ＦＥＴのしきい値電圧Ｖｔの絶対値が
大きくなった場合、第１のＤ−ＦＥＴに流れる電流は増
加する。このためプルアップが強化され、インバータ１
段当たりの遅延時間ｔｐｄが小さくなり、発振周波数が
高くなる。このとき、第４のＤ−ＦＥＴに流れる電流も
増加するので、抵抗Ｒを流れる電流が増加し、第３のＤ
−ＦＥＴのゲート−ソース間電圧Ｖｇｓが小さくなる。
このことにより、第１のＤ−ＦＥＴとは逆に、第３のＤ
−ＦＥＴに流れる電流は減少し、負のフィードバックが
かかる。
大きくなった場合、第１のＤ−ＦＥＴに流れる電流は増
加する。このためプルアップが強化され、インバータ１
段当たりの遅延時間ｔｐｄが小さくなり、発振周波数が
高くなる。このとき、第４のＤ−ＦＥＴに流れる電流も
増加するので、抵抗Ｒを流れる電流が増加し、第３のＤ
−ＦＥＴのゲート−ソース間電圧Ｖｇｓが小さくなる。
このことにより、第１のＤ−ＦＥＴとは逆に、第３のＤ
−ＦＥＴに流れる電流は減少し、負のフィードバックが
かかる。
【００１９】よって、インバータ１段当たりに流れるト
ータルの電流量の変化が緩和され、Ｄ−ＦＥＴのしきい
値電圧Ｖｔ変動による発振周波数の変化が小さくなる。
ータルの電流量の変化が緩和され、Ｄ−ＦＥＴのしきい
値電圧Ｖｔ変動による発振周波数の変化が小さくなる。
【００２０】逆に、Ｄ−ＦＥＴのしきい値電圧Ｖｔの絶
対値が小さくなった場合は、第１のＤ−ＦＥＴと第４の
Ｄ−ＦＥＴに流れる電流が減少し、第３のＤ−ＦＥＴの
ゲート−ソース間電圧Ｖｇｓが大きくなる。このため、
第３のＤ−ＦＥＴに流れる電流が増加し、この場合も、
負のフィードバックがかかり、インバータ１段当たりに
流れるトータルの電流量の変化が緩和され、Ｄ−ＦＥＴ
のしきい値電圧Ｖｔ変動による発振周波数の変化が小さ
くなる。
対値が小さくなった場合は、第１のＤ−ＦＥＴと第４の
Ｄ−ＦＥＴに流れる電流が減少し、第３のＤ−ＦＥＴの
ゲート−ソース間電圧Ｖｇｓが大きくなる。このため、
第３のＤ−ＦＥＴに流れる電流が増加し、この場合も、
負のフィードバックがかかり、インバータ１段当たりに
流れるトータルの電流量の変化が緩和され、Ｄ−ＦＥＴ
のしきい値電圧Ｖｔ変動による発振周波数の変化が小さ
くなる。
【００２１】本実施例の周波数可動範囲のＤ−ＦＥＴの
しきい値電圧変動依存性のシミュレーション結果を図２
に示す。このシミュレーション結果は、リングオシレー
タは９段とし、電源電圧は２．０Ｖ、電圧制御端子の電
圧を０．１Ｖから０．８Ｖまで変化させた場合のＤ−Ｆ
ＥＴのＶｔ変動依存性を示している。
しきい値電圧変動依存性のシミュレーション結果を図２
に示す。このシミュレーション結果は、リングオシレー
タは９段とし、電源電圧は２．０Ｖ、電圧制御端子の電
圧を０．１Ｖから０．８Ｖまで変化させた場合のＤ−Ｆ
ＥＴのＶｔ変動依存性を示している。
【００２２】図２を参照すると、１ＧＨｚで発振可能な
Ｄ−ＦＥＴの許容しきい値電圧変動範囲は、−０．８４
Ｖから−０．３０Ｖまでの、０．５４Ｖとされ、上記従
来技術の０．４０Ｖと比べて、３５％も改善している。
Ｄ−ＦＥＴの許容しきい値電圧変動範囲は、−０．８４
Ｖから−０．３０Ｖまでの、０．５４Ｖとされ、上記従
来技術の０．４０Ｖと比べて、３５％も改善している。
【００２３】図３は、本発明の第２の実施例の回路構成
を示す図である。図３を参照すると、本実施例の電圧制
御発振回路は、上記第１の実施例の回路において、第４
のＤ−ＤＥＴと電源間に接続する抵抗の代わりに、第５
のＤ−ＦＥＴを用い、ソース電極を第４のＤ−ＦＥＴの
ドレイン電極に、ゲート電極とドレイン電極を電源にそ
れぞれ接続する。
を示す図である。図３を参照すると、本実施例の電圧制
御発振回路は、上記第１の実施例の回路において、第４
のＤ−ＤＥＴと電源間に接続する抵抗の代わりに、第５
のＤ−ＦＥＴを用い、ソース電極を第４のＤ−ＦＥＴの
ドレイン電極に、ゲート電極とドレイン電極を電源にそ
れぞれ接続する。
【００２４】このような構成によっても、上記第１の実
施例の回路と同様の効果が得られる。そして本実施例で
は、抵抗を使用しないので、抵抗を造る工程を省略する
ことができるという利点がある。
施例の回路と同様の効果が得られる。そして本実施例で
は、抵抗を使用しないので、抵抗を造る工程を省略する
ことができるという利点がある。
【００２５】
【発明の効果】以上説明したように、本発明の電圧制御
発振回路によれば、インバータを構成するディプリーシ
ョン型ＦＥＴのしきい値電圧Ｖｔ変動に対して、負のフ
ィードバックがかかり、ある一定の周波数で使用する場
合に広い許容しきい値電圧（Ｖｔ）変動範囲が得られる
という効果を奏する。このため、ＰＬＬに、本発明の電
圧制御発振回路を用いた場合、Ｄ−ＦＥＴのしきい値電
圧（Ｖｔ）変動に対して従来よりも強くなる。
発振回路によれば、インバータを構成するディプリーシ
ョン型ＦＥＴのしきい値電圧Ｖｔ変動に対して、負のフ
ィードバックがかかり、ある一定の周波数で使用する場
合に広い許容しきい値電圧（Ｖｔ）変動範囲が得られる
という効果を奏する。このため、ＰＬＬに、本発明の電
圧制御発振回路を用いた場合、Ｄ−ＦＥＴのしきい値電
圧（Ｖｔ）変動に対して従来よりも強くなる。
【００２６】その理由は、本発明においては、Ｅ−ＦＥ
Ｔと、第１のＤ−ＦＥＴ、第２のＤ−ＦＥＴからなるイ
ンバータを構成単位とし、奇数段のインバータの入力端
子と出力端子をそれぞれリング状に相互に接続し、全て
の該電圧制御端子を相互に接続して構成した電圧制御発
振回路において、ソース電極をＥ−ＦＥＴのドレイン電
極に、ドレイン電極を電源にそれぞれ接続した第３のＤ
−ＦＥＴを、該インバータ各段に設け、ゲート電極とソ
ース電極をグランドに接続した第４のＤ−ＦＥＴと、一
端を電源に接続し他端を第４のＤ−ＦＥＴのドレイン電
極に接続した抵抗体とを有し、第４のＤ−ＦＥＴのドレ
イン電極と抵抗体の他端との接続点をインバータ各段の
第３のＤ−ＦＥＴのゲート電極に共通に接続した構成と
したことによる。
Ｔと、第１のＤ−ＦＥＴ、第２のＤ−ＦＥＴからなるイ
ンバータを構成単位とし、奇数段のインバータの入力端
子と出力端子をそれぞれリング状に相互に接続し、全て
の該電圧制御端子を相互に接続して構成した電圧制御発
振回路において、ソース電極をＥ−ＦＥＴのドレイン電
極に、ドレイン電極を電源にそれぞれ接続した第３のＤ
−ＦＥＴを、該インバータ各段に設け、ゲート電極とソ
ース電極をグランドに接続した第４のＤ−ＦＥＴと、一
端を電源に接続し他端を第４のＤ−ＦＥＴのドレイン電
極に接続した抵抗体とを有し、第４のＤ−ＦＥＴのドレ
イン電極と抵抗体の他端との接続点をインバータ各段の
第３のＤ−ＦＥＴのゲート電極に共通に接続した構成と
したことによる。
【図１】本発明の第１の実施例の回路構成を示す図であ
る。
る。
【図２】本発明の第１の実施例の周波数可動範囲を示す
図である。
図である。
【図３】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図４】従来の電圧制御発振回路の回路構成を示す図で
ある。
ある。
【図５】従来の電圧制御発振回路の周波数可動範囲を示
す図である。
す図である。
Ｖｇｓ ゲート−ソース間電圧 Ｖｔ しきい値電圧 Ｒ 抵抗 Ｅ−ＦＥＴ エンハンスメント型ＦＥＴ Ｄ−ＦＥＴ ディプリーション型ＦＥＴ
Claims (2)
- 【請求項１】エンハンスメント型ＦＥＴと、 ゲート電極とソース電極を前記エンハンスメント型ＦＥ
Ｔのドレイン電極に接続した第１のデプリーション型Ｆ
ＥＴと、 ソース電極を前記エンハンスメント型ＦＥＴのドレイン
電極に接続した第２のデプリーション型ＦＥＴと、 を有し、 前記エンハンスメント型ＦＥＴのソース電極を低電位電
源に、 前記第１及び第２のデプリーション型ＦＥＴのドレイン
電極を高電位電源に、 前記エンハンスメント型ＦＥＴのゲート電極を入力端子
に、 前記エンハンスメント型ＦＥＴのドレイン電極を出力端
子に、 前記第２のデプリーション型ＦＥＴのゲート電極を電圧
制御端子に、 それぞれ接続してなるインバータを構成単位とし、 奇数個の前記インバータの入力端子と出力端子をそれぞ
れリング状に相互に接続し、 前記電圧制御端子を、各段のインバータの前記第２のデ
プリーション型ＦＥＴのゲート電極に共通接続して構成
される電圧制御発振回路において、 ソース電極を前記エンハンスメント型ＦＥＴのドレイン
電極に、ドレイン電極を前記高電位電源に、それぞれ接
続した第３のデプリーション型ＦＥＴを、前記インバー
タ各段に設け、 ゲート電極とソース電極を前記低電位電源に接続した第
４のデプリーション型ＦＥＴと、一端を前記高電位電源
に接続し他端を前記第４のデプリーション型ＦＥＴのド
レイン電極に接続した抵抗体と、 を有し、 前記第４のデプリーション型ＦＥＴのドレイン電極と前
記抵抗体の他端との接続点を、前記各インバータの第３
のデプリーション型ＦＥＴのゲート電極に共通に接続し
てなる、 ことを特徴とする電圧制御発振回路。 - 【請求項２】前記抵抗体が、ソース電極を前記第４デプ
リーション型ＦＥＴのドレイン電極に接続し、ゲート電
極及びドレイン電極を前記高電位電源に接続した第５の
デプリーション型ＦＥＴからなる、ことを特徴とする請
求項１記載の電圧制御発振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09130414A JP3087683B2 (ja) | 1997-05-02 | 1997-05-02 | 電圧制御発振回路 |
| US09/071,195 US5969577A (en) | 1997-05-02 | 1998-05-04 | Voltage controlled oscillator less sensitive to fluctuation of threshold of component transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09130414A JP3087683B2 (ja) | 1997-05-02 | 1997-05-02 | 電圧制御発振回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10308654A JPH10308654A (ja) | 1998-11-17 |
| JP3087683B2 true JP3087683B2 (ja) | 2000-09-11 |
Family
ID=15033699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09130414A Expired - Fee Related JP3087683B2 (ja) | 1997-05-02 | 1997-05-02 | 電圧制御発振回路 |
Country Status (2)
| Country | Link |
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| US (1) | US5969577A (ja) |
| JP (1) | JP3087683B2 (ja) |
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| US5495207A (en) * | 1994-08-31 | 1996-02-27 | International Business Machines Corporation | Differential current controlled oscillator with variable load |
| US5469120A (en) * | 1994-12-07 | 1995-11-21 | Lsi Logic Corporation | High performance voltage controlled oscillator |
| US5563553A (en) * | 1995-08-15 | 1996-10-08 | Sigmatel Inc. | Method and apparatus for a controlled oscillation that may be used in a phase locked loop |
-
1997
- 1997-05-02 JP JP09130414A patent/JP3087683B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-04 US US09/071,195 patent/US5969577A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10308654A (ja) | 1998-11-17 |
| US5969577A (en) | 1999-10-19 |
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