JP5346459B2 - 発振回路およびそれを備えた半導体装置 - Google Patents

Description

本発明は、発振回路およびそれを備えた半導体装置に関する。

近年、同一の絶縁表面上に様々な回路が集積された半導体装置の開発が進められており、回路に必要なクロック回路として、様々な発振回路が知られている。

発振回路はＣＭＯＳを用いて開発されており、代表的な例としてＣＭＯＳインバータを利用した発振回路が挙げられる（例えば、特許文献１参照）。
特開２００３−２８３３０７号公報

しかしながら、従来の発振回路では、次のような課題があった。発振回路に供給される電源電圧が変動すると、インバータに流れる電流値が変化するため、発振周波数が変化してしまう。そのため、発振回路からの出力をクロック信号として利用した場合、発振周波数が変化するとクロック信号が変動してしまい、回路の誤動作を招いてしまう。

また、近年、無線通信によりデータの交信を行う半導体装置として注目されているＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグなどにおいて、外部からの電波や電磁波などの無線信号を用いて電源電圧を得る場合などは、信号の発信箇所との距離によって電源電圧が変化しやすく、この電源電圧の変化が発振周波数を変化させている。

また、発振周波数は、電源電圧のリップルや無線信号によるノイズに弱く、一定に保つことが困難である。

そこで、本発明では上記問題を鑑み、電源電圧の変動などに対する発振周波数の変化を抑制し、より安定な周波数の信号を出力する発振回路およびそれを備えた半導体装置を提供することを課題とする。

本発明の一は、電源電圧端子間の電位差にかかわらず一定電流を流す定電流回路と、電源電圧端子間の電位差によって発振周波数が変化する電圧制御発振回路と、ｎチャネル型トランジスタと、ｐチャネル型トランジスタと、容量と、を有する発振回路である。なお、電源電圧端子は、第１の端子および第２の端子からなるものとし、これらの端子より電源電圧が供給される。

上記構成における電圧制御発振回路は、電源電圧端子間の電位差が一定の場合、入力端子の電圧によって発振周波数を変えられる。なお、入力端子の電圧が大きくなると、発振周波数は大きくなり、入力端子の電圧が小さくなると、発振周波数は小さくなる。また、入力電圧端子の電圧が一定の場合は、電源電圧端子間の電位差によって発振周波数が変化する。その場合、電源電圧端子間の電位差が大きくなると、発振周波数は小さくなり、電源電圧端子間の電位差が小さくなると、発振周波数は大きくなる。

また、定電流回路とｐチャネル型トランジスタのゲート電極は、第２のノードで接続されており、ｐチャネル型トランジスタのソース電極は、第１の端子と接続されている。なお、定電流回路の電流値に応じた電流を、ｐチャネル型トランジスタに流すことができる。

また、ｐチャネル型トランジスタのドレイン電極と、ｎチャネル型トランジスタのドレイン電極は接続されており、ｎチャネル型トランジスタのソース電極は、第２の端子に接続されている。なお、ｐチャネル型トランジスタに流れる電流によって、ｎチャネル型トランジスタのゲート電極に電圧が発生する。

また、電圧制御発振回路とｎチャネル型トランジスタのゲート電極は、第１のノードで接続されており、ｎチャネル型トランジスタのゲート電極に発生する電圧によって、電圧制御発振回路の発振周波数が決まる。第１のノードは、容量を介して第２の端子にも接続されている。また、第１のノードは、電圧制御発振回路における入力端子に相当する。

電源電圧端子間の電位差が変化した場合、定電流回路に流れる電流は、一定である。しかし、定電流回路に接続されているｐチャネル型トランジスタの電流は、ゲートソース間電圧が一定の場合でも、ドレインソース間電圧によって、変化する。ｐチャネル型トランジスタの電流が変化すると、ｎチャネル型トランジスタのゲート端子電圧が変化する。

電源電圧端子間の電位差が変化し、電圧制御発振回路の入力端子が一定の場合は、電圧制御発振回路の発振周波数は、電源電圧端子間の電位差によって変化するが、本発明では、ｎチャネル型トランジスタのゲート端子電圧が変化するため、電源電圧端子間の電位差に伴う発振周波数の変化を抑制することができる。

なお、第１のノードに接続されている容量は、電源電圧端子間の電位差が急に変化をした場合において、第１のノードにおける電圧の変化を抑制することができる。

本発明の一は、第１の端子と第２の端子との間に電気的に接続された定電流回路と、電源電圧端子間の電位差によって発振周波数が変化する電圧制御発振回路と、ｎチャネル型トランジスタと、定電流回路によりゲートソース間電圧が一定となるｐチャネル型トランジスタと、容量と、を有し、ｐチャネル型トランジスタのソース電極およびドレイン電極の一方は、第１の端子に電気的に接続され、ｐチャネル型トランジスタのソース電極およびドレイン電極の他方は、ｎチャネル型トランジスタのソース電極およびドレイン電極の一方およびゲート電極に電気的に接続され、ｎチャネル型トランジスタのソース電極およびドレイン電極の他方は、第２の端子に電気的に接続され、ｎチャネル型トランジスタのゲート電極は、容量を介して第２の端子に電気的に接続される発振回路である。なお、第１の端子と第２の端子が電圧制御発振回路における電源電圧端子に相当する。また、定電流回路に抵抗は必ずしも必要でない。

また、本発明の一は、第１の端子と第２の端子との間に電気的に接続された定電流回路と、電源電圧端子間の電位差によって発振周波数が変化する電圧制御発振回路と、ｐチャネル型トランジスタと、定電流回路によりゲートソース間電圧が一定となるｎチャネル型トランジスタと、容量と、を有し、ｎチャネル型トランジスタのソース電極およびドレイン電極の一方は、第２の端子に電気的に接続され、ｎチャネル型トランジスタのソース電極およびドレイン電極の他方は、ｐチャネル型トランジスタのソース電極およびドレイン電極の一方およびゲート電極に電気的に接続され、ｐチャネル型トランジスタのソース電極およびドレイン電極の他方は、第１の端子に電気的に接続され、ｐチャネル型トランジスタのゲート電極は、容量を介して第１の端子に電気的に接続される発振回路である。なお、第１の端子と第２の端子が電圧制御発振回路における電源電圧端子に相当する。また、定電流回路に抵抗は必ずしも必要でない。

また、本発明の一は、信号処理回路と、信号処理回路に記憶されたデータを送信するための信号を送受信するアンテナ回路とを有し、信号処理回路は上記構成の発振回路と、アンテナ回路より受信した信号から電源電圧を生成する整流回路と、を含む半導体装置であり、発振回路の第１の端子および第２の端子には、電源電圧が供給される。

本発明の一は、信号処理回路と、信号処理回路に記憶されたデータを送信するための信号を送受信するアンテナ回路とを有し、信号処理回路は上記構成の発振回路と、アンテナ回路より受信した信号から電源電圧を生成する整流回路と、電源回路と、を含む半導体装置であり、発振回路の第１の端子および第２の端子には、電源電圧が電源回路を介して供給される。また、電源回路はレギュレータ回路であってもよい。

さらに、上記構成の半導体装置は、電源電圧を蓄えるバッテリーを有していてもよい。

また、本発明において、トランジスタは特に限定されない。非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯやａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタなどを適用することができる。また、トランジスタが配置されている基板の種類についても特に限定されず、例えば、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板などを用いることができる。

本発明において、接続されている、とは、電気的に接続されていることと同義である。したがって、本発明が開示する構成において、所定の接続関係、例えば図または文章に示された接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が配置されていてもよい。もちろん、間に他の素子を介さずに配置されていてもよく、電気的に接続されている、とは、直接的に接続されている場合を含むものとする。

本発明によって、電源の変動などに起因するノイズの混入に強く、かつ、広範囲におよぶ電圧範囲で変化の少ない、安定した周波数を有する信号を出力する発振回路を実現できる。また、本発明の発振回路により、安定したクロックを生成することが可能となるため、信頼性の高い、無線で情報の送受信が可能な半導体装置を提供することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、本実施の形態の記載内容に限定して、解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は、異なる図面間においても共通とする。

（実施の形態１）
本発明の発振回路の構成を、図１に示す。図１において、端子２０８は入力電圧端子であり、端子２０９は入力電圧の基準電圧端子である。なお、本明細書において、入力電圧端子と入力電圧の基準電圧端子は、それぞれ第１の端子、第２の端子ともいい、これらをあわせて電源電圧端子ともいう。ｎチャネル型トランジスタ（以下、「ＮＭＯＳ」という）２０６のゲート電極はノードＮ１に、ＮＭＯＳ２０６のソース電極は端子２０９に接続されている。ｐチャネル型トランジスタ（以下、「ＰＭＯＳ」という）２０５のドレイン電極と、ＮＭＯＳ２０６のドレイン電極は接続されており、これらの接続箇所はノードＮ１とも接続されている。ＰＭＯＳ２０５のソース電極は端子２０８に、ＰＭＯＳ２０５のゲート電極はノードＮ２にそれぞれ接続されている。また、ノードＮ１は、容量２２４を介して、端子２０９と接続されている。ノードＮ２の電圧によって、ＰＭＯＳ２０５に電流が流れ、ＮＭＯＳ２０６とＰＭＯＳ２０５が接続されていることにより、ＮＭＯＳ２０６にも電流が流れる。ＮＭＯＳ２０６に電流が流れると、その電流に対応した電圧がノードＮ１に発生する。なお、容量２２４は、ノードＮ２の電圧や端子２０８の電圧が急に変動した場合、ＰＭＯＳ２０５の電流が変化しても、ＮＭＯＳ２０６によって発生する電圧の変動を抑制することができる。

また、ノードＮ２には、定電流回路１０が接続されている。

定電流回路１０は、カレントミラー回路を構成するＰＭＯＳ２０１、２０２、ＮＭＯＳ２０３、２０４および抵抗２０７を有している。ＰＭＯＳ２０１、２０２のゲート電極およびＰＭＯＳ２０２のドレイン電極は、ノードＮ２に接続されており、ＰＭＯＳ２０１、２０２のソース電極は、端子２０８に接続されている。ＰＭＯＳ２０１のドレイン電極は、ＮＭＯＳ２０４のゲート電極およびＮＭＯＳ２０３のドレイン電極に接続されている。ＮＭＯＳ２０４のドレイン電極は、ノードＮ２に接続されている。ＮＭＯＳ２０４のソース電極は、ＮＭＯＳ２０３のゲート電極と接続され、なおかつ抵抗２０７を介して端子２０９に接続されている。また、ＮＭＯＳ２０３のソース電極は、端子２０９に接続されている。

定電流回路１０は、抵抗２０７に流れる一定電流をＮＭＯＳ２０３、２０４およびＰＭＯＳ２０１、２０２に流すことができる。なお、抵抗２０７に流れる一定電流は、抵抗２０７の抵抗値によって変化させることができる。このようにして、抵抗２０７に流れる一定電流に対応した電圧が、ノードＮ２に発生する。

一方、ノードＮ１には、電圧制御発振回路１１が接続されている。

電圧制御発振回路１１は、ＰＭＯＳ２１０、２１２、２１３、２１６、２１７、２２０、２２１およびＮＭＯＳ２１１、２１４、２１５、２１８、２１９、２２２、２２３を有している。ノードＮ１には、ＮＭＯＳ２１１、２１５、２１９、２２３のゲート電極が接続されている。ＮＭＯＳ２１１、２１５、２１９、２２３のソース電極は、端子２０９に接続され、ＰＭＯＳ２１０、２１２、２１６、２２０のソース電極は、端子２０８に接続されている。また、ＮＭＯＳ２１１のドレイン電極は、ＰＭＯＳ２１０のゲート電極とドレイン電極およびＰＭＯＳ２１２、２１６、２２０のゲート電極に接続されている。ＰＭＯＳ２１２のドレイン電極は、ＰＭＯＳ２１３のソース電極に接続され、ＰＭＯＳ２１６のドレイン電極は、ＰＭＯＳ２１７のソース電極に接続され、ＰＭＯＳ２２０のドレイン電極は、ＰＭＯＳ２２１のソース電極に接続されている。ＮＭＯＳ２１５のドレイン電極は、ＮＭＯＳ２１４のソース電極に接続され、ＮＭＯＳ２１９のドレイン電極は、ＮＭＯＳ２１８のソース電極に接続され、ＮＭＯＳ２２３のドレイン電極は、ＮＭＯＳ２２２のソース電極に接続されている。ＰＭＯＳ２１３のドレイン電極は、ＮＭＯＳ２１４のドレイン電極、ＰＭＯＳ２１７のゲート電極およびＮＭＯＳ２１８のゲート電極に接続されている。ＰＭＯＳ２１７のドレイン電極は、ＮＭＯＳ２１８のドレイン電極、ＰＭＯＳ２２１のゲート電極およびＮＭＯＳ２２２のゲート電極に接続されている。ＰＭＯＳ２２１のドレイン電極は、ＮＭＯＳ２２２のドレイン電極、ＰＭＯＳ２１３のゲート電極、ＮＭＯＳ２１４電極のゲートおよび出力端子２３０に接続されている。

ノードＮ１に発生する電圧により、ＮＭＯＳ２１１、２１５、２１９、２２３に流れる電流が決定される。また、ＰＭＯＳ２１０にも、ＮＭＯＳ２１１と同様の電流が流れる。そのため、ＰＭＯＳ２１０のゲート電極には、ＰＭＯＳ２１０に流れる電流に対応した電圧が発生する。このＰＭＯＳ２１０のゲート電極に発生した電圧によって、ＰＭＯＳ２１２、２１６、２２０に流れる電流が決定される。

なお、ＰＭＯＳ２１３およびＮＭＯＳ２１４は、ＰＭＯＳ２１３、ＮＭＯＳ２１４のゲート電極が入力端子となり、ドレイン電極が出力端子となるインバータの構成をしている。ＰＭＯＳ２１７およびＮＭＯＳ２１８、ＰＭＯＳ２２１およびＮＭＯＳ２２２も同様に、それぞれインバータの構成をしている。各インバータを構成している入力端子には、他のインバータを構成している出力端子が接続されており、出力信号が入力信号となるフィードバック回路を構成している。これは、リングオシレータと呼ばれ、出力端子２３０より周波数を有する信号を出力することができる。なお、各インバータを構成するＰＭＯＳとＮＭＯＳには、ノードＮ１の電圧に対応した電流が流れることになるため、流れる電流によって発振周波数が変動する。つまり、ノードＮ１の電圧によって、発振周波数を変化させることができる。

次に、上記に示した発振回路の動作について説明する。端子２０８と端子２０９の間に電圧を加えると、ノードＮ２に発生した電圧によって、定電流回路１０より、ＰＭＯＳ２０５に電流が流れる。また、ＮＭＯＳ２０６にも、ＰＭＯＳ２０５と同様の電流が流れ、電流に対応した電圧がノードＮ１に発生する。このように、電圧が発生するノードＮ１に接続されている電圧制御発振回路１１が、ノードＮ１に発生した電圧に対応した周波数を有する信号を出力する。

なお、端子２０８と端子２０９の間の電圧を大きくしても、定電流回路１０は、一定電流を流すため、ＰＭＯＳ２０５のゲートソース間電圧は変化しない。ＰＭＯＳ２０５に流れる電流は、たとえＰＭＯＳ２０５のゲートソース間電圧が一定の場合でも、ＰＭＯＳ２０５のドレインソース間電圧によって変化する。このように、ＰＭＯＳ２０５の電流が変化すると、ＮＭＯＳ２０６に流れる電流が変化するため、ノードＮ１に発生する電圧は変化する。

なお、電圧制御発振回路１１は、端子２０８と端子２０９の間の電圧が一定の場合、ノードＮ１の電圧に対応した周波数を有する信号を出力する。ノードＮ１の電圧が、Ｖ１から、Ｖ１より大きいＶ２へと変動した場合（Ｖ１＜Ｖ２）、Ｖ１に対応した周波数をＦ１、Ｖ２に対応した周波数をＦ２とすると、Ｆ１よりＦ２の方が大きくなる（Ｆ１＜Ｆ２）。一方、ノードＮ１の電圧を一定とした場合、電圧制御発振回路１１は、端子２０８と端子２０９の間の電圧に対応した周波数を有する信号を出力する。端子２０８と端子２０９の間の電圧を、Ｖ３から、Ｖ３より大きいＶ４へと変動した場合（Ｖ３＜Ｖ４）、Ｖ３に対応した周波数をＦ３、Ｖ４に対応した周波数をＦ４とすると、Ｆ３よりＦ４の方が小さくなる（Ｆ３＞Ｆ４）。

例えば、端子２０８と端子２０９の間の電圧が大きくなった場合であっても、同時にノードＮ１の電圧も大きくなるため、電圧制御発振回路１１の発振周波数を一定に保つことができる。一方、端子２０８と端子２０９の間の電圧が小さくなった場合には、同時にノードＮ１の電圧も小さくなるため、電圧制御発振回路１１の発振周波数を一定に保つことができる。

以上のように、端子２０８と端子２０９の間の電圧が変化した場合であっても、本発明の発振回路は発振周波数の変化を抑制し、より安定な周波数を有する信号を出力することができる。

定電流回路１０は、上記形態に限らず、定電流を流す構成であり、ＰＭＯＳ２０５のゲートソース間電圧が一定となるものであればよい。

電圧制御発振回路１１は、上記形態に限らず、ノードＮ１の電圧によって周波数を有する信号を発生させるものであればよい。

（実施の形態２）
本実施の形態では、実施の形態１とは異なる本発明の発振回路の一構成を図２に示す。図２において、端子１７０８は入力電圧端子であり、端子１７０９は入力電圧の基準電圧端子である。ＰＭＯＳ１７０５のゲート電極はノードＮ１１に、ＰＭＯＳ１７０５のソース電極は端子１７０８に接続されている。ＰＭＯＳ１７０５のドレイン電極とＮＭＯＳ１７０６のドレイン電極は接続されており、これらの接続箇所はノードＮ１１とも接続されている。ＮＭＯＳ１７０６のソース電極は端子１７０９に、ＮＭＯＳ１７０６のゲート電極はノードＮ１２にそれぞれ接続されている。また、ノードＮ１１は、容量１７２４を介して、端子１７０８と接続されている。ノードＮ１２の電圧によって、ＮＭＯＳ１７０６に電流が流れ、ＰＭＯＳ１７０５とＮＭＯＳ１７０６が接続されていることにより、ＰＭＯＳ１７０５にも電流が流れる。ＰＭＯＳ１７０５に電流が流れると、その電流に対応した電圧がノードＮ１１に発生する。なお、容量１７２４は、ノードＮ１２の電圧や端子１７０８の電圧が急に変動した場合、ＮＭＯＳ１７０６の電流が変化しても、ＰＭＯＳ１７０５によって発生する電圧の変動を抑制することができる。

また、ノードＮ１２には、定電流回路１１０が接続されている。

定電流回路１１０は、カレントミラー回路を構成するＰＭＯＳ１７０１、１７０２、ＮＭＯＳ１７０３、１７０４および抵抗１７０７を有している。ＮＭＯＳ１７０３、１７０４のゲート電極およびＮＭＯＳ１７０４のドレイン電極は、ノードＮ１２に接続されている。ＮＭＯＳ１７０３、１７０４のソース電極は、端子１７０９に接続されている。ＮＭＯＳ１７０３のドレイン電極は、ＰＭＯＳ１７０２のゲート電極およびＰＭＯＳ１７０１のドレイン電極に接続されている。ＰＭＯＳ１７０２のドレイン電極は、ノードＮ１２に接続されている。ＰＭＯＳ１７０２のソース電極は、ＰＭＯＳ１７０１のゲート電極と接続され、なおかつ抵抗１７０７を介して端子１７０８に接続されている。また、ＰＭＯＳ１７０１のソース電極は、端子１７０８に接続されている。

定電流回路１１０は、抵抗１７０７に流れる一定電流を、ＰＭＯＳ１７０１、１７０２およびＮＭＯＳ１７０３、１７０４に流すことができる。なお、抵抗１７０７に流れる一定電流は、抵抗１７０７の抵抗値によって変化させることができる。このようにして、抵抗１７０７に流れる一定電流に対応した電圧が、ノードＮ１２に発生する。

一方、ノードＮ１１には、電圧制御発振回路１１１が接続されている。

電圧制御発振回路１１１は、ＰＭＯＳ１７１０、１７１２、１７１３、１７１６、１７１７、１７２０、１７２１およびＮＭＯＳ１７１１、１７１４、１７１５、１７１８、１７１９、１７２２、１７２３を有している。ノードＮ１１には、ＰＭＯＳ１７１０、１７１２、１７１６、１７２０のゲート電極が接続されている。ＰＭＯＳ１７１０、１７１２、１７１６、１７２０のソース電極は、端子１７０８に接続され、ＮＭＯＳ１７１１、１７１５、１７１９、１７２３のソース電極は端子１７０９に接続されている。また、ＰＭＯＳ１７１０のドレイン電極は、ＮＭＯＳ１７１１のゲート電極およびドレイン電極ならびにＮＭＯＳ１７１５、１７１９、１７２３のゲート電極に接続されている。ＰＭＯＳ１７１２のドレイン電極は、ＰＭＯＳ１７１３のソース電極に接続され、ＰＭＯＳ１７１６のドレイン電極は、ＰＭＯＳ１７１７のソース電極に接続され、ＰＭＯＳ１７２０のドレイン電極は、ＰＭＯＳ１７２１のソース電極に接続されている。ＮＭＯＳ１７１５のドレイン電極は、ＮＭＯＳ１７１４のソース電極に接続され、ＮＭＯＳ１７１９のドレイン電極は、ＮＭＯＳ１７１８のソース電極に接続され、ＮＭＯＳ１７２３のドレイン電極は、ＮＭＯＳ１７２２のソース電極に接続されている。ＰＭＯＳ１７１３のドレイン電極は、ＮＭＯＳ１７１４のドレイン電極、ＰＭＯＳ１７１７のゲート電極およびＮＭＯＳ１７１８のゲート電極に接続されている。ＰＭＯＳ１７１７のドレイン電極は、ＮＭＯＳ１７１８のドレイン電極、ＰＭＯＳ１７２１のゲート電極およびＮＭＯＳ１７２２のゲート電極に接続されている。ＰＭＯＳ１７２１のドレイン電極は、ＮＭＯＳ１７２２のドレイン電極、ＰＭＯＳ１７１３のゲート電極、ＮＭＯＳ１７１４のゲート電極および出力端子１７３０に接続されている。

ノードＮ１１に発生する電圧により、ＰＭＯＳ１７１０、１７１２、１７１６、１７２０に流れる電流が決定される。また、ＮＭＯＳ１７１１にも、ＰＭＯＳ１７１０と同様の電流が流れる。そのため、ＮＭＯＳ１７１１のゲート電極には、ＮＭＯＳ１７１１に流れる電流に対応した電圧が発生する。このＮＭＯＳ１７１１のゲート電極に発生した電圧によって、ＮＭＯＳ１７１５、１７１９、１７２３に流れる電流が決定される。

なお、ＰＭＯＳ１７１３およびＮＭＯＳ１７１４は、ＰＭＯＳ１７１３、ＮＭＯＳ１７１４のゲート電極が入力端子となり、ドレイン電極が出力端子となるインバータの構成をしている。ＰＭＯＳ１７１７およびＮＭＯＳ１７１８、ＰＭＯＳ１７２１およびＮＭＯＳ１７２２も同様に、それぞれインバータの構成をしている。各インバータを構成している入力端子には、他のインバータを構成している出力端子が接続されており、出力信号が入力信号となるフィードバック回路を構成している。これは、リングオシレータと呼ばれ、出力端子１７３０より周波数を有する信号を出力することができる。なお、各インバータを構成するＰＭＯＳとＮＭＯＳには、ノードＮ１１の電圧に対応した電流が流れることになるため、流れる電流によって発振周波数が変動する。つまり、ノードＮ１１の電圧によって、周波数を有する信号を変化させることができる。

次に、上記に示した発振回路の動作について説明する。端子１７０８と端子１７０９の間に電圧を加えると、ノードＮ１２に発生した電圧によって、定電流回路１１０より、ＮＭＯＳ１７０６に電流が流れる。また、ＰＭＯＳ１７０５にも、ＮＭＯＳ１７０６と同様の電流が流れ、電流に対応した電圧が、ノードＮ１１に発生する。このように、電圧が発生するノードＮ１１に接続されている電圧制御発振回路１１１が、ノードＮ１１に発生した電圧に対応した周波数を有する信号を出力する。

なお、端子１７０８と端子１７０９の間の電圧を大きくしても、定電流回路１１０は、一定電流を流すため、ＮＭＯＳ１７０６のゲートソース間電圧は変化しない。ＮＭＯＳ１７０６に流れる電流は、たとえＮＭＯＳ１７０６のゲートソース間電圧が一定の場合でも、ＮＭＯＳ１７０６のドレインソース間電圧によって変化する。このように、ＮＭＯＳ１７０６の電流が変化すると、ＰＭＯＳ１７０５に流れる電流が変化するため、ノードＮ１１に発生する電圧は変化する。

なお、電圧制御発振回路１１１は、端子１７０８と端子１７０９の間の電圧が一定の場合、端子１７０８とノードＮ１１の間の電圧に対応した周波数を有する信号を出力する。端子１７０８とノードＮ１１の間の電圧が、Ｖ５から、Ｖ５より大きいＶ６へと変動した場合（Ｖ５＜Ｖ６）、Ｖ５に対応した周波数をＦ５、Ｖ６に対応した周波数をＦ６とすると、Ｆ５よりＦ６の方が大きくなる（Ｆ５＜Ｆ６）。一方、端子１７０８とノードＮ１１の間の電圧を一定とした場合、電圧制御発振回路１１１は、端子１７０８と端子１７０９の間の電圧に対応した周波数を有する信号を出力する。端子１７０８と端子１７０９の間の電圧を、Ｖ７から、Ｖ７より大きいＶ８へと変動した場合（Ｖ７＜Ｖ８）、Ｖ７に対応した周波数をＦ７、Ｖ８に対応した周波数をＦ８とすると、Ｆ７よりＦ８の方が小さくなる（Ｆ７＞Ｆ８）。

例えば、端子１７０８と端子１７０９の間の電圧が大きくなった場合であっても、同時に端子１７０８とノードＮ１１の間の電圧も大きくなるため、電圧制御発振回路１１１の発振周波数を一定に保つことができる。一方、端子１７０８と端子１７０９の間の電圧が小さくなった場合には、同時にノードＮ１１の電圧も小さくなるため、電圧制御発振回路１１１の発振周波数を一定に保つことができる。

以上のように、端子１７０８と端子１７０９の間の電圧が変化した場合であっても、本発明の発振回路は発振周波数の変化を抑制し、より安定な周波数を有する信号を出力することができる。

定電流回路１１０は、上記形態に限らず、定電流を流す構成であり、ＮＭＯＳ１７０６のゲートソース間電圧が一定となるものであればよい。

電圧制御発振回路１１１は、上記形態に限らず、端子１７０８とノードＮ１１の間の電圧によって、周波数を有する信号を発生させるものであればよい。

（実施の形態３）
本実施の形態では、上記実施の形態で示した発振回路を有し、かつ無線で情報の送受信が可能な半導体装置に関して図面を参照して説明する。

近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせたＲＦＩＤタグなどの半導体装置が脚光を浴びている。ＲＦＩＤタグは、無線通信装置（リーダ／ライタともいう）を使った通信信号の授受により、データの書き込みおよび読み出しができる。なお、ＲＦＩＤタグ（以下、単にＲＦＩＤという）は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）タグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグとも呼ばれる。

ＲＦＩＤなどの無線で情報の送受信が可能な半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、ＲＦＩＤでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。したがって、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている。

このようなＲＦＩＤとして本発明を用いた半導体装置の一形態について、図３に示すブロック図を用いて説明する。

図３のＲＦＩＤ３００は、アンテナ回路３０１および信号処理回路３０２によって構成されている。また、信号処理回路３０２は、整流回路３０３、電源回路３０４、復調回路３０５、発振回路３０６、論理回路３０７、メモリコントロール回路３０８、メモリ回路３０９、論理回路３１０、アンプ３１１、変調回路３１２によって構成されている。

ＲＦＩＤ３００において、アンテナ回路３０１によって受信された通信信号は、信号処理回路３０２における復調回路３０５に入力される。受信される通信信号、すなわちアンテナ回路３０１とリーダ／ライタ間で送受信される信号の周波数は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで設定される。もちろん、アンテナ回路３０１とリーダ／ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３０ＭＨｚ、中波である３００ｋＨｚ〜３ＭＨｚ、長波である３０ｋＨｚ〜３００ｋＨｚ、および超長波である３ｋＨｚ〜３０ｋＨｚのいずれの周波数も用いることができる。また、アンテナ回路３０１とリーダ／ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調であってもデジタル変調であってよく、振幅変調、位相変調、周波数変調およびスペクトラム拡散のいずれであってもよい。好ましくは、振幅変調または周波数変調にするとよい。

本実施の形態では、通信信号としての搬送波が９１５ＭＨｚである場合について述べる。なお、ＲＦＩＤにおいて、信号を処理するためには、基準となるクロック信号が必要であり、ここでは実施の形態１または実施の形態２に示した発振回路３０６を用いて、クロック信号を生成する。発振回路３０６から出力された発振信号は、クロック信号として論理回路３０７に供給される。また、変調された搬送波は、復調回路３０５で復調される。復調後の信号も、論理回路３０７に送られ解析される。論理回路３０７で解析された信号は、メモリコントロール回路３０８に送られ、それに基づき、メモリコントロール回路３０８は、メモリ回路３０９を制御し、メモリ回路３０９に記憶されたデータを取り出し、論理回路３１０に送る。論理回路３１０に送られた信号は、論理回路３１０でエンコード処理されたのち、アンプ３１１で増幅され、その信号によって変調回路３１２は、搬送波に変調をかける。この変調された搬送波により、リーダ／ライタがＲＦＩＤからの信号を認識する。一方、整流回路３０３に入った搬送波は、整流された後、電源回路３０４に入力される。このようにして得られた電源電圧を、電源回路３０４より、復調回路３０５、発振回路３０６、論理回路３０７、メモリコントロール回路３０８、メモリ回路３０９、論理回路３１０、アンプ３１１、変調回路３１２などに供給する。なお、電源回路３０４は必ずしも必要ではないが、ここでは入力電圧を降圧、昇圧や正負反転させる機能を有している。以上のようにして、ＲＦＩＤ３００は動作する。

なお、アンテナ回路３０１におけるアンテナの形状については、特に限定されない。例えば、図４（Ａ）のように、基板上の信号処理回路３５２の周りに、一面のアンテナ３５１を配した構造を取ってもよい。また、図４（Ｂ）のように、基板上の信号処理回路３５２の周りに、細いアンテナ３５１を信号処理回路３５２の周りを回るように配した構造を取ってもよい。また、図４（Ｃ）のように、基板上の信号処理回路３５２に対して、高周波数の電磁波を受信するための、アンテナ３５１の形状を取ってもよい。また、図４（Ｄ）にように、基板上の信号処理回路３５２に対して、１８０度無指向性（どの方向からでも同じく受信可能）なアンテナ３５１の形状を取ってもよい。また、図４（Ｅ）にように、基板上の信号処理回路３５２に対して、棒状に長く伸ばしたアンテナ３５１の形状を取ってもよい。また、信号処理回路とアンテナ回路における、アンテナとの接続については特に限定されない。例えばアンテナ３５１と信号処理回路３５２を、ワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した信号処理回路３５２の一面を電極にしてアンテナ３５１に貼り付ける、という方法を取ってもよい。また、信号処理回路３５２とアンテナ３５１との貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いることができる。なお、アンテナに必要な長さは、受信に用いる周波数によって異なる。例えば、周波数が２．４５ＧＨｚの場合は、半波長ダイポールアンテナを設けるなら約６０ｍｍ（１／２波長）、モノポールアンテナを設けるなら約３０ｍｍ（１／４波長）とすればよい。

なお、アンテナ３５１は、信号処理回路３５２と共に同じ基板上に積層して設ける構成としてもよいし、外付けのアンテナを用いた構成であってもよい。もちろん、信号処理回路３５２の、上部もしくは下部にアンテナ３５１が設けられた構成であってもよい。

また、図３におけるアンテナ回路３０１に、図４（Ｂ）の形状を採用した場合、アンテナ回路３０１は図５（Ａ）に示すようにアンテナ４０１、共振容量４０２によって構成することができる。このような場合、アンテナ４０１および共振容量４０２を併せてアンテナ回路４０３ということにする。

また、整流回路３０３は、アンテナ回路３０１が、受信する搬送波により誘導される交流信号を、直流信号に変換する回路であればよい。例えば、図５（Ｂ）に示すように、ダイオード４０４、ダイオード４０５、平滑容量４０６によって整流回路４０７を構成すればよい。

ＲＦＩＤはリーダ／ライタとの距離などによって、得られる電源電圧値が変化しやすいが、本発明の発振回路を用いることで、たとえ電源電圧値が変化した場合であっても、電源電圧値に起因するクロック信号の変化を抑制し、安定したクロックを生成することができる。よって、信頼性の高い、無線で情報の送受信が可能な半導体装置を得ることができる。

なお、本発明におけるＲＦＩＤは図３に示す構成に加え、図６に示すようにバッテリー３６１を有していてもよい。整流回路３０３から出力される電源電圧が、信号処理回路３０２を動作させるのに十分でないときには、バッテリー３６１からも信号処理回路３０２を構成する各回路、例えば復調回路３０５、発振回路３０６、論理回路３０７、メモリコントロール回路３０８、メモリ回路３０９、論理回路３１０、アンプ３１１、変調回路３１２などに電源電圧を供給することができる。なお、バッテリー３６１より、発振回路３０６に電源電圧を供給した場合であっても、他のアナログ回路が発生するノイズや、デジタル回路が発生するパルスノイズによる影響により、必ずしも一定の電源電圧を発振回路３０６に供給できるわけではない。そのため、図６に示すＲＦＩＤ３６０においても、本発明の発振回路を用いることは効果的であり、ＲＦＩＤとしての信頼性を向上させることが可能となる。例えば、整流回路３０３から出力される電源電圧が、信号処理回路３０２を動作させるために必要な電源電圧より十分に大きいときに、整流回路３０３から出力される電源電圧のうちの余剰分を、バッテリー３６１に充電し、蓄えるエネルギーを得てもよい。また、ＲＦＩＤに、アンテナ回路３０１および整流回路３０３とは別に、さらにアンテナ回路および整流回路を設けることにより、無作為に生じている電波などからバッテリー３６１に蓄えるエネルギーを得てもよい。

なお、バッテリーとは、充電することで、連続使用時間を回復することができる電池のことをいう。バッテリーとしては、シート状に形成された電池を用いることが好ましく、例えば、ゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池などを用いることで、小型化が可能である。もちろん、充電可能な電池であれば何でもよく、ニッケル水素電池、ニッケルカドミウム電池などであってもよいし、また大容量のコンデンサーなどを用いてもよい。

また、電源回路３０４に、レギュレータ回路を用いて安定した電源電圧を供給してもよい。この場合においても、上記と同様、他のアナログ回路が発生するノイズや、デジタル回路が発生するパルスノイズによる影響により、必ずしも一定の電源電圧を、発振回路３０６に供給できるわけではない。よって、本発明の発振回路を用いることは効果的であり、ＲＦＩＤとしての信頼性をさらに向上させることができる。もちろん、図６におけるＲＦＩＤが有する電源回路に、レギュレータ回路を用いることもできる。

また、本実施の形態は、本明細書中の他の実施の形態の記載と、適宜組み合わせることが可能である。

（実施の形態４）
本実施の形態では、上記実施の形態で示したＲＦＩＤなどの半導体装置の作製方法の一例に関して、部分断面図を用いて説明する。

まず、図７（Ａ）に示すように、基板５０１の一表面に絶縁膜５０２を介して剥離層５０３を形成し、続けて下地膜として機能する絶縁膜５０４と半導体膜５０５（例えば、非晶質珪素を含む膜）を積層して形成する。なお、絶縁膜５０２、剥離層５０３、絶縁膜５０４および半導体膜５０５は、連続して形成することができる。

なお、基板５０１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板、Ｓｉ基板などの半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層５０３は、絶縁膜５０２を介して基板５０１の全面に設けているが、必要に応じて、基板５０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。

また、絶縁膜５０２、絶縁膜５０４は、ＣＶＤ法やスパッタリング法などを用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの絶縁材料を用いて形成する。例えば、絶縁膜５０２、絶縁膜５０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜５０２は、基板５０１から剥離層５０３またはその上に形成される素子に、不純物元素が混入するのを防ぐブロッキング層として機能する。絶縁膜５０４は、基板５０１、剥離層５０３からその上に形成される素子に、不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜５０２、絶縁膜５０４を形成することによって、基板５０１からは、Ｎａなどのアルカリ金属やアルカリ土類金属が、剥離層５０３からは、剥離層に含まれる不純物元素が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板５０１として石英を用いる場合には、絶縁膜５０２、５０４を省略してもよい。

また、剥離層５０３は、金属膜や、金属膜と金属酸化膜の積層構造などを用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素、または当該元素を主成分とする合金材料、もしくは化合物材料からなる膜を単層または積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法などの各種ＣＶＤ法などを用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気下またはＮ_２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気下またはＮ_２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法などによりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。また、この場合、タングステンの酸化物は、ＷＯｘで表される。Ｘの値は２〜３であり、Ｘが２の場合（ＷＯ_２）、Ｘが２．５の場合（Ｗ_２Ｏ_５）、Ｘが２．７５の場合（Ｗ_４Ｏ_１１）、Ｘが３の場合（ＷＯ_３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、エッチングレートなどを基に、どの酸化物を形成するかを決めるとよい。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ_２）などの絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば、高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に、窒素雰囲気下または窒素と酸素雰囲気下で、プラズマ処理や加熱処理を行えばよい。

また、半導体膜５０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法などにより、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。

次に、図７（Ｂ）に示すように、半導体膜５０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法などにより半導体膜５０５の結晶化を行ってもよい。その後、得られた半導体膜を所望の形状にエッチングして、結晶化した半導体膜５０５ａ〜５０５ｆを形成し、当該半導体膜５０５ａ〜５０５ｆを覆うようにゲート絶縁膜５０６を形成する。

ゲート絶縁膜５０６は、ＣＶＤ法やスパッタリング法などを用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの絶縁材料を用いて形成する。例えば、ゲート絶縁膜５０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。

半導体膜５０５ａ〜５０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることによって、結晶化された半導体膜５０５ａ〜５０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。

結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）がある。ここで用いることができるレーザービームとしては、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、もしくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち、一種または複数種から発振されるものがある。このようなレーザービームの基本波、およびこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、もしくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。したがって、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。

ゲート絶縁膜５０６は、半導体膜５０５ａ〜５０５ｆに対し高密度プラズマ処理を行い、表面を酸化または窒化することで形成してもよい。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ_２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合、マイクロ波の導入によりプラズマを励起すると、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された、酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することができる。

このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、あるいは多結晶シリコン）を直接酸化（もしくは窒化）するため、形成される絶縁膜の厚さは、理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも、酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で、半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。

ゲート絶縁膜５０６は、高密度プラズマ処理によって形成される絶縁膜のみを用いてもよいし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させてもよい。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。

また、半導体膜に対し、連続発振レーザーもしくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら、一方向に走査して結晶化させて得られた半導体膜５０５ａ〜５０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。

次に、ゲート絶縁膜５０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法などにより、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）などから選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で形成する。または、リンなどの不純物元素をドーピングした、多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例として、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜などが挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜５０５ａ〜５０５ｆの上方にゲート電極５０７を形成する。ここでは、ゲート電極５０７として、第１の導電膜５０７ａと第２の導電膜５０７ｂの積層構造で設けた例を示している。

次に、図７（Ｃ）に示すように、ゲート電極５０７をマスクとして、半導体膜５０５ａ〜５０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加する。その後、フォトリソグラフィ法により、レジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）などを用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）などを用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０^１５〜１×１０^１９／ｃｍ^３の濃度で含まれるように半導体膜５０５ａ〜５０５ｆに選択的に導入し、ｎ型を示す不純物領域５０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０^１９〜１×１０^２０／ｃｍ^３の濃度で含まれるように選択的に半導体膜５０５ｃ、５０５ｅに導入し、ｐ型を示す不純物領域５０９を形成する。

続いて、ゲート絶縁膜５０６とゲート電極５０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法などにより、珪素、珪素の酸化物または珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極５０７の側面に接する絶縁膜５１０（サイドウォールともよばれる）を形成する。絶縁膜５１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。

続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極５０７および絶縁膜５１０をマスクとして用いて、半導体膜５０５ａ、５０５ｂ、５０５ｄ、５０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域５１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０^１９〜１×１０^２０／ｃｍ^３の濃度で含まれるように半導体膜５０５ａ、５０５ｂ、５０５ｄ、５０５ｆに選択的に導入し、不純物領域５０８より高濃度のｎ型を示す不純物領域５１１を形成する。

以上の工程により、図７（Ｄ）に示すように、ｎチャネル型薄膜トランジスタ５００ａ、５００ｂ、５００ｄ、５００ｆとｐチャネル型薄膜トランジスタ５００ｃ、５００ｅが形成される。なお、これら薄膜トランジスタ５００ａ〜５００ｆは、本発明のＲＦＩＤなどの半導体装置を構成する薄膜トランジスタである。もちろん、このようにして作製される薄膜トランジスタを、本発明の発振回路を構成する薄膜トランジスタとして利用することも可能である。

なお、ｎチャネル型薄膜トランジスタ５００ａには、ゲート電極５０７と重なる半導体膜５０５ａの領域にチャネル形成領域、ゲート電極５０７および絶縁膜５１０と重ならない領域にソース領域またはドレイン領域を形成する不純物領域５１１、絶縁膜５１０と重なる領域であってチャネル形成領域と不純物領域５１１の間に低濃度不純物領域（ＬＤＤ領域）が、それぞれ形成されている。また、ｎチャネル型薄膜トランジスタ５００ｂ、５００ｄ、５００ｆも同様にチャネル形成領域、低濃度不純物領域および不純物領域５１１が形成されている。

また、ｐチャネル型薄膜トランジスタ５００ｃには、ゲート電極５０７と重なる半導体膜５０５ｃの領域にチャネル形成領域、ゲート電極５０７と重ならない領域にソース領域またはドレイン領域を形成する不純物領域５０９が、それぞれ形成されている。また、ｐチャネル型薄膜トランジスタ５００ｅも、同様にチャネル形成領域および不純物領域５０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ５００ｃ、５００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。

次に、図８（Ａ）に示すように、半導体膜５０５ａ〜５０５ｆ、ゲート電極５０７などを覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ５００ａ〜５００ｆのソース領域またはドレイン領域を形成する不純物領域５０９、５１１と、電気的に接続する導電膜５１３を形成する。絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法などにより、珪素の酸化物や珪素の窒化物などの無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシなどの有機材料やシロキサン材料などにより、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜５１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜５１２ｂとして酸化窒化珪素膜で形成する。また、導電膜５１３は、薄膜トランジスタ５００ａ〜５００ｆのソース電極またはドレイン電極を形成する。

絶縁膜５１２ａ、５１２ｂを形成する前、または絶縁膜５１２ａ、５１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。

また、導電膜５１３は、ＣＶＤ法やスパッタリング法などにより、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、または、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料に相当する。導電膜５１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜５１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、半導体膜と良好なコンタクトをとることができる。

次に、導電膜５１３を覆うように、絶縁膜５１４を形成し、当該絶縁膜５１４上に、薄膜トランジスタのソース電極またはドレイン電極を形成する導電膜５１３と電気的に接続する導電膜５１５を形成する。なお、図８（Ｂ）では、薄膜トランジスタ５００ａのソース電極またはドレイン電極を形成する導電膜５１３と電気的に接続された導電膜５１５が図示されている。導電膜５１５は、上述した導電膜５１３で示したいずれかの材料を用いて形成することができる。

続いて、図８（Ｂ）に示すように、アンテナとして機能する導電膜５１６が、導電膜５１５に電気的に接続されるように形成する。

絶縁膜５１４は、ＣＶＤ法やスパッタ法などにより、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの酸素または窒素を有する絶縁膜や、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリルなどの有機材料、またはシロキサン樹脂などのシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

また、導電膜５１６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷などの印刷法、液滴吐出法、ディスペンサ法、メッキ法などを用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で、単層構造または積層構造で形成する。

例えば、スクリーン印刷法を用いて、アンテナとして機能する導電膜５１６を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を、有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）などのいずれか１つ以上の金属粒子や、ハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた１つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂などの有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。

次に、図８（Ｃ）に示すように、導電膜５１６を覆うように絶縁膜５１７を形成した後、薄膜トランジスタ５００ａ〜５００ｆ、導電膜５１６などを含む層（以下、「素子形成層５１８」と記す）を基板５０１から剥離する。ここでは、レーザー光（例えば、ＵＶ光）を照射することによって、薄膜トランジスタ５００ａ〜５００ｆを避けた領域に開口部を形成後、物理的な力を用いて基板５０１から素子形成層５１８を剥離している。また、基板５０１から素子形成層５１８を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層５０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体または液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ_３）を使用する。そうすると、素子形成層５１８は、基板５０１から剥離された状態となる。なお、剥離層５０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え、剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層５０３を除去した後にも、基板５０１上に素子形成層５１８を保持しておくことが可能となる。また、素子形成層５１８が剥離された基板５０１を再利用することによって、コストの削減をすることができる。

絶縁膜５１７は、ＣＶＤ法やスパッタ法などにより、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの酸素または窒素を有する絶縁膜や、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリルなどの有機材料、またはシロキサン樹脂などのシロキサン材料からなる単層または積層構造で設けることができる。

本実施の形態では、図９（Ａ）に示すように、レーザー光の照射により素子形成層５１８に開口部を形成した後に、当該素子形成層５１８の一方の面（絶縁膜５１７の露出した面）に第１のシート材５１９を貼り合わせた後、基板５０１から素子形成層５１８を剥離する。

次に、図９（Ｂ）に示すように、素子形成層５１８の他方の面（剥離により露出した面）に、第２のシート材５２０を貼り合わせた後、加熱処理と加圧処理の一方または両方を行って第２のシート材５２０を貼り合わせる。第１のシート材５１９、第２のシート材５２０としては、ホットメルトフィルムなどを用いることができる。

また、第１のシート材５１９、第２のシート材５２０として、静電気などを防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、および帯電防止可能な材料が貼り付けられたフィルムなどが挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤などの界面活性剤を用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料などを用いることができる。これらの材料をフィルムに貼り付ける、練り込む、あるいは塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気などによって半導体素子に悪影響が及ぶことを抑制することができる。

以上の工程により、本発明の半導体装置を作製することができる。なお、本実施の形態では、アンテナを、薄膜トランジスタと同じ基板上に形成している例について説明したが、本発明はこの構成に限定されない。薄膜トランジスタを有する層が形成される第１の基板と、アンテナとして機能する導電層が形成される第２の基板とを導電性粒子を含む樹脂により貼り合わせることで、薄膜トランジスタとアンテナとを電気的に接続してもよい。

上記では基板上に薄膜トランジスタなどの素子を形成した後に剥離する工程を示したが、剥離せずにそのまま製品としてもよい。また、ガラス基板上に薄膜トランジスタなどの素子を設けた後に、当該ガラス基板を素子が設けられた面と反対側から研磨することにより半導体装置の薄膜化、小型化を行うことができる。

また、本実施の形態は、本明細書中の他の実施の形態の記載と、適宜組み合わせることが可能である。

（実施の形態５）
本実施の形態では、上記実施の形態とは異なる本発明の発振回路もしくは半導体装置が有するトランジスタの作製方法について説明する。本発明の発振回路もしくは半導体装置が有するトランジスタは、上記実施の形態で説明した絶縁基板上の薄膜トランジスタの他、単結晶基板上のＭＯＳトランジスタで構成することもできる。

本実施の形態では、本発明の発振回路もしくは半導体装置が有する、トランジスタの作製方法の一例に関して、図１０〜図１２に示す部分断面図を用いて説明する。

まず、図１０（Ａ）に示すように、半導体基板９００に、素子を分離した領域９０２、９０３（以下、領域９０２、９０３とも記す）を形成する。半導体基板９００に設けられた領域９０２、９０３は、それぞれ絶縁膜９０１（フィールド酸化膜ともいう）によって分離されている。なお、ここでは、半導体基板９００としてｎ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板９００の領域９０３にｐウェル９０４を設けた例を示している。

基板９００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型またはｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板など）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。

素子分離領域９０２、９０３は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法などを適宜用いることができる。

また、半導体基板９００の領域９０３に形成されたｐウェルは、半導体基板９００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）などを用いることができる。

なお、本実施の形態では、半導体基板９００としてｎ型の導電型を有する半導体基板を用いているため、領域９０２には不純物元素を導入していないが、ｎ型を示す不純物元素を導入することにより、領域９０２にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）などを用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域９０２にｎ型を示す不純物元素を導入してｎウェルを形成し、領域９０３には不純物元素を導入しない構成としてもよい。

次に、領域９０２、９０３を覆うように、絶縁膜９０５、９０６をそれぞれ形成する（図１０（Ｂ））。

絶縁膜９０５、９０６は、例えば、熱処理を行い、半導体基板９００に設けられた領域９０２、９０３の表面を酸化させることにより、酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させ、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。

また、プラズマ処理を用いて絶縁膜９０５、９０６を形成してもよい。例えば、半導体基板９００に設けられた領域９０２、９０３の表面に、高密度プラズマ処理により酸化処理または窒化処理を行うことにより、絶縁膜９０５、９０６として、酸化珪素膜または窒化珪素膜を形成することができる。また、高密度プラズマ処理により、領域９０２、９０３の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域９０２、９０３の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成される。したがって、絶縁膜９０５、９０６は、酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域９０２、９０３の表面に酸化珪素膜を形成した後に、高密度プラズマ処理により酸化処理または窒化処理を行ってもよい。

なお、絶縁膜９０５、９０６は、後に完成されるトランジスタにおいてゲート絶縁膜として機能する。

次に、領域９０２、９０３の上方に形成された絶縁膜９０５、９０６を覆うように、導電膜を形成する（図１０（Ｃ））。ここでは、導電膜として、導電膜９０７と導電膜９０８を順に積層して形成した例を示している。もちろん、導電膜は、単層または３層以上の積層構造で形成してもよい。

導電膜９０７、９０８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）などから選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リンなどの不純物元素をドーピングした、多結晶珪素に代表される半導体材料により形成することもできる。

ここでは、導電膜９０７として窒化タンタルを用いて形成し、その上に導電膜９０８としてタングステンを用いて、導電膜を積層構造で設けている。また、他にも、導電膜９０７として、窒化タングステン、窒化モリブデンまたは窒化チタンから選ばれた単層または積層膜を用い、導電膜９０８として、タンタル、モリブデン、チタンから選ばれた単層または積層膜を用いることができる。

次に、積層して設けられた導電膜９０７、９０８を選択的にエッチングして除去することによって、領域９０２、９０３の上方の一部に導電膜９０７、９０８を残存させ、図１１（Ａ）に示すように、それぞれゲート電極９０９、９１０を形成する。

次に、領域９０２を覆うようにレジストマスク９１１を選択的に形成し、当該レジストマスク９１１、ゲート電極９１０をマスクとして、領域９０３に不純物元素を導入することによって、不純物領域を形成する（図１１（Ｂ））。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）などを用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）などを用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。

不純物元素を導入することによって、図１１（Ｂ）に示すように、領域９０３に、ソース領域またはドレイン領域を形成する不純物領域９１２と、チャネル形成領域９１３が形成される。

次に、領域９０３を覆うようにレジストマスク９１４を選択的に形成し、当該レジストマスク９１４、ゲート電極９０９をマスクとして、領域９０２に不純物元素を導入することによって不純物領域を形成する（図１１（Ｃ））。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）などを用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）などを用いることができる。ここでは、図１１（Ｂ）で、領域９０３に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域９０２にソース領域またはドレイン領域を形成する不純物領域９１５と、チャネル形成領域９１６が形成される。

次に、絶縁膜９０５、９０６、ゲート電極９０９、９１０を覆うように第２の絶縁膜９１７を形成し、当該第２の絶縁膜９１７上に領域９０２、９０３にそれぞれ形成された不純物領域９１２、９１５と電気的に接続する配線９１８を形成する（図１２）。

第２の絶縁膜９１７は、ＣＶＤ法やスパッタ法などにより、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの酸素または窒素を有する絶縁膜や、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリルなどの有機材料、またはシロキサン樹脂などのシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

配線９１８は、ＣＶＤ法やスパッタリング法などにより、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、または、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料に相当する。配線９１８は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線９１８を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。

以上のようにして、単結晶基板を用いてＭＯＳトランジスタを作製することができる。なお、トランジスタの構造は上記の構造に限定されるものではく、例えば、逆スタガ構造、フィンＦＥＴ構造などでもよい。なお、フィンＦＥＴ構造では、トランジスタサイズの微細化に伴う短チャネル効果を抑制することができる。

また、本実施の形態は、本明細書中の他の実施の形態の記載と、適宜組み合わせることが可能である。

（実施の形態６）
本実施の形態では、上記実施の形態とは異なる本発明の発振回路、もしくは半導体装置が有するトランジスタの作製方法について説明する。本発明の発振回路もしくは半導体装置におけるトランジスタは、上記実施の形態で説明した、単結晶基板上のＭＯＳトランジスタとは異なる作製方法で設けられたＭＯＳトランジスタで構成することもできる。

本実施の形態では、本発明の発振回路もしくは半導体装置が有するトランジスタの作製方法の一例に関して、図１３〜図１６に示す部分断面図を用いて説明する。

まず、図１３（Ａ）に示すように、基板１２００上に絶縁膜を形成する。ここでは、ｎ型の導電型を有する単結晶Ｓｉを基板１２００として用い、当該基板１２００上に絶縁膜１２０１と絶縁膜１２０２を形成する。例えば、基板１２００に熱処理を行うことにより、絶縁膜１２０１として酸化珪素を形成し、当該絶縁膜１２０１上にＣＶＤ法を用いて窒化珪素を成膜する。

また、基板１２００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型またはｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板など）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。

また、絶縁膜１２０２は、絶縁膜１２０１を形成した後に、高密度プラズマ処理により、当該絶縁膜１２０１を窒化することにより設けてもよい。なお、基板１２００上に設ける絶縁膜は、単層または３層以上の積層構造で設けてもよい。

次に、図１３（Ｂ）に示すように、絶縁膜１２０２上に選択的にレジストマスク１２０３のパターンを形成し、当該レジストマスク１２０３をマスクとして選択的にエッチングすることによって、基板１２００に選択的に凹部１２０４を形成する。基板１２００、絶縁膜１２０１、１２０２のエッチングは、プラズマを利用したドライエッチングにより行うことができる。

次に、図１３（Ｃ）に示すように、レジストマスク１２０３のパターンを除去した後、基板１２００に形成された凹部１２０４を充填するように絶縁膜１２０５を形成する。

絶縁膜１２０５は、ＣＶＤ法やスパッタリング法などを用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの絶縁材料を用いて形成する。ここでは、絶縁膜１２０５として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエトキシシラン）ガスを用いて酸化珪素膜を形成する。

次に、図１４（Ａ）に示すように、研削処理、研磨処理またはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板１２００の表面を露出させる。ここでは、基板１２００の表面を露出させることにより、基板１２００の凹部１２０４に形成された絶縁膜１２０６間に、領域１２０７、１２０８が設けられる。なお、絶縁膜１２０６は、基板１２００の表面に形成された絶縁膜１２０５が研削処理、研磨処理またはＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、領域１２０８にｐウェル１２０９を形成する。

ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）などを用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を領域１２０８に導入する。

なお、本実施の形態では、基板１２００としてｎ型の導電型を有する半導体基板を用いているため、領域１２０７には不純物元素を導入していないが、ｎ型を示す不純物元素を導入することにより領域１２０７にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）などを用いることができる。

一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域１２０７にｎ型を示す不純物元素を導入してｎウェルを形成し、領域１２０８には不純物元素を導入しない構成としてもよい。

次に、図１４（Ｂ）に示すように、基板１２００の領域１２０７、１２０８の表面上に、絶縁膜１２１０、１２１１をそれぞれ形成する。

例えば、基板１２００に設けられた領域１２０７、１２０８の表面を、熱処理を行い酸化させることにより、酸化珪素膜で、絶縁膜１２１０、１２１１を形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させ、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。

他にも、上述したように、プラズマ処理を用いて、絶縁膜１２１０、１２１１を形成してもよい。例えば、基板１２００に設けられた領域１２０７、１２０８の表面に、高密度プラズマ処理により酸化処理または窒化処理を行うことにより、絶縁膜１２１０、１２１１として酸化珪素（ＳｉＯｘ）膜または窒化珪素（ＳｉＮｘ）膜を形成することができる。また、高密度プラズマ処理により、領域１２０７、１２０８の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域１２０７、１２０８の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成される。したがって、絶縁膜１２１０、１２１１は、酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により、領域１２０７、１２０８の表面に酸化珪素膜を形成した後に、高密度プラズマ処理により酸化処理または窒化処理を行ってもよい。

なお、基板１２００の領域１２０７、１２０８に形成された絶縁膜１２１０、１２１１は、後に完成されるトランジスタにおいてゲート絶縁膜として機能する。

次に、図１４（Ｃ）に示すように、基板１２００に設けられた領域１２０７、１２０８の上方に形成された絶縁膜１２１０、１２１１を覆うように導電膜を形成する。ここでは、導電膜として、導電膜１２１２と導電膜１２１３を順に積層して形成した例を示している。もちろん、導電膜は、単層または３層以上の積層構造で形成してもよい。

導電膜１２１２、１２１３としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）などから選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リンなどの不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。

ここでは、導電膜１２１２として窒化タンタルを用いて形成し、その上に導電膜１２１３としてタングステンを用いて、導電膜を積層構造で設ける。また、他にも、導電膜１２１２として、窒化タンタル、窒化タングステン、窒化モリブデンまたは窒化チタンから選ばれた単層または積層膜を用い、導電膜１２１３として、タングステン、タンタル、モリブデン、チタンから選ばれた単層または積層膜を用いることができる。

次に、図１５（Ａ）に示すように、積層して設けられた導電膜１２１２、１２１３を選択的にエッチングして除去することによって、基板１２００の領域１２０７、１２０８の上方の一部に導電膜１２１２、１２１３を残存させ、それぞれゲート電極として機能する導電膜１２１４、１２１５を形成する。また、ここでは、基板１２００において、導電膜１２１４、１２１５と重ならない領域１２０７、１２０８の表面が露出するようにする。

具体的には、基板１２００の領域１２０７において、導電膜１２１４の下方に形成された絶縁膜１２１０のうち、当該導電膜１２１４と重ならない部分を選択的に除去し、導電膜１２１４と絶縁膜１２１０の端部が概略一致するように形成する。また、領域１２０８において、導電膜１２１５の下方に形成された絶縁膜１２１１のうち、当該導電膜１２１５と重ならない部分を選択的に除去し、導電膜１２１５と絶縁膜１２１１の端部が概略一致するように形成する。

この場合、導電膜１２１４、１２１５の形成と同時に重ならない部分の絶縁膜などを除去してもよいし、導電膜１２１４、１２１５を形成後、残存したレジストマスクまたは当該導電膜１２１４、１２１５をマスクとして重ならない部分の絶縁膜などを除去してもよい。

次に、図１５（Ｂ）に示すように、基板１２００の領域１２０７、１２０８に不純物元素を選択的に導入する。ここでは、領域１２０８に、導電膜１２１５をマスクとして、ｎ型を付与する低濃度の不純物元素を選択的に導入し、不純物領域１２１７を形成する。一方、領域１２０７には、導電膜１２１４をマスクとして、ｐ型を付与する低濃度の不純物元素を選択的に導入し、不純物領域１２１６を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）などを用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）などを用いることができる。

次に、導電膜１２１４、１２１５の側面に接するサイドウォール１２１８を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法などにより、珪素、珪素の酸化物または珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜１２１４、１２１５の側面に接するように形成することができる。なお、サイドウォール１２１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール１２１８は、導電膜１２１４、１２１５の下方に形成された絶縁膜や浮遊ゲート電極の側面にも接するように形成されている。

続いて、図１５（Ｃ）に示すように、当該サイドウォール１２１８、導電膜１２１４、１２１５をマスクとして、基板１２００の領域１２０７、１２０８に不純物元素を導入することによって、ソース領域またはドレイン領域として機能する不純物領域を形成する。ここでは、基板１２００の領域１２０８に、サイドウォール１２１８と導電膜１２１５をマスクとして、高濃度のｎ型を付与する不純物元素を導入する。また、領域１２０７に、サイドウォール１２１８と導電膜１２１４をマスクとして、高濃度のｐ型を付与する不純物元素を導入する。

その結果、基板１２００の領域１２０７には、ソース領域またはドレイン領域を形成する不純物領域１２２０と、ＬＤＤ領域を形成する低濃度不純物領域１２２１と、チャネル形成領域１２２２が形成される。また、基板１２００の領域１２０８には、ソース領域またはドレイン領域を形成する不純物領域１２２３と、ＬＤＤ領域を形成する低濃度不純物領域１２２４と、チャネル形成領域１２２５が形成される。

なお、本実施の形態では、導電膜１２１４、１２１５と重ならない基板１２００の領域１２０７、１２０８を露出させた状態で、不純物元素を導入している。したがって、基板１２００の領域１２０７、１２０８にそれぞれ形成されるチャネル形成領域１２２２、１２２５は、導電膜１２１４、１２１５と自己整合的に形成することができる。

次に、基板１２００の領域１２０７、１２０８上に設けられた絶縁膜や導電膜などを覆うように、第２の絶縁膜１２２６を形成し、当該絶縁膜１２２６に開口部１２２７を形成する（図１６（Ａ））。

第２の絶縁膜１２２６は、ＣＶＤ法やスパッタ法などにより、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの酸素または窒素を有する絶縁膜や、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリルなどの有機材料、またはシロキサン樹脂などのシロキサン材料からなる、単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えば、アルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

次に、ＣＶＤ法を用いて開口部１２２７に導電膜１２２８を形成し、当該導電膜１２２８と電気的に接続するように絶縁膜１２２６上に導電膜１２２９ａ〜１２２９ｄを選択的に形成する（図１６（Ｂ））。

導電膜１２２８、１２２９ａ〜１２２９ｄは、ＣＶＤ法やスパッタリング法などにより、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、または、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料に相当する。導電膜１２２８、１２２９ａ〜１２２９ｄは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１２２８を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜１２２８は、ＣＶＤ法によりタングステン（Ｗ）を選択成長することにより形成することができる。

以上の工程により、基板１２００の領域１２０７に形成されたｐ型のトランジスタと、領域１２０８に形成されたｎ型のトランジスタとを具備する発振回路もしくは半導体装置を得ることができる。

なお、トランジスタの構造は上記の構造に限定されるものではく、例えば、逆スタガ構造、フィンＦＥＴ構造などでもよい。なお、フィンＦＥＴ構造では、トランジスタサイズの微細化に伴う短チャネル効果を抑制することができる。

また、本実施の形態は、本明細書中の他の実施の形態の記載と、適宜組み合わせることが可能である。

（実施の形態７）
本実施の形態では、本発明のＲＦＩＤなどの半導体装置の用途について説明する。本発明の半導体装置は、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票など）、包装用容器類（包装紙やボトルなど）、記録媒体（ＤＶＤソフトやビデオテープなど）、乗物類（自転車など）、身の回り品（鞄や眼鏡など）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器などの商品や荷物の荷札などの物品に設ける、いわゆるＩＤラベル、ＩＤタグ、ＩＤカードとして使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）および携帯電話などを指す。ＲＦＩＤはリーダ／ライタとの距離などによって得られる電源電圧値が変化しやすいが、本発明の発振回路を用いることで、たとえ電源電圧値が変化した場合であっても、電源電圧値に起因するクロック信号の変化を抑制し、安定したクロックを生成することができる。よって、信頼性の高い、無線で情報の送受信が可能な半導体装置を得ることができる。

本実施例では、本発明の応用例、およびそれらを付した商品の一例について、図１７を参照して説明する。

図１７（Ａ）は、本発明に係るＲＦＩＤを有する半導体装置の完成品の状態の一例である。ラベル台紙１６０１（セパレート紙）上に、ＲＦＩＤ１６０２を内蔵した複数のＩＤラベル１６０３が形成されている。ＩＤラベル１６０３は、ボックス１６０４内に収納されている。また、ＩＤラベル１６０３上には、その商品や役務に関する情報（商品名、ブランド、商標、商標権者、販売者、製造者など）が記されており、一方、内蔵されているＲＦＩＤには、その商品（または商品の種類）固有のＩＤナンバーが付されており、偽造や、商標権、特許権などの知的財産権侵害、不正競争などの不法行為を容易に把握することができる。また、ＲＦＩＤ内には、商品の容器やラベルに明記しきれない多大な情報、例えば、商品の産地、販売地、品質、原材料、効能、用途、数量、形状、価格、生産方法、使用方法、生産時期、使用時期、賞味期限、取扱説明、商品に関する知的財産情報などを入力しておくことができ、取引者や消費者は、簡易なリーダによって、それらの情報にアクセスすることができる。また、生産者側からは容易に書換え、消去なども可能であるが、取引者、消費者側からは書換え、消去などができない仕組みになっている。

図１７（Ｂ）は、ＲＦＩＤ１６１２を内蔵した、ラベル状のＩＤタグ１６１１を示している。ＩＤタグ１６１１を商品に備え付けることにより、商品管理が容易になる。例えば、商品が盗難された場合に、商品の経路を辿ることによって、その犯人を迅速に把握することができる。このように、ＩＤタグを備えることにより、いわゆるトレーサビリティに優れた商品を流通させることができる。

図１７（Ｃ）は、本発明に係るＲＦＩＤ１６２２を内包した、ＩＤカード１６２１の完成品の状態の一例である。上記ＩＤカード１６２１としては、キャッシュカード、クレジットカード、プリペイドカード、電子乗車券、電子マネー、テレフォンカード、会員カードなどのあらゆるカード類が含まれる。

図１７（Ｄ）は、無記名債券１６３１の完成品の状態を示している。無記名債券１６３１には、ＲＦＩＤ１６３２が埋め込まれており、その周囲は樹脂によって成形され、ＲＦＩＤを保護している。ここで、該樹脂中にはフィラーが充填された構成となっている。無記名債券１６３１は、本発明に係るＩＤラベル、ＩＤタグ、ＩＤカードと同じ要領で作製することができる。なお、上記無記名債券類には、切手、切符、チケット、入場券、商品券、図書券、文具券、ビール券、おこめ券、各種ギフト券、各種サービス券などが含まれるが、勿論これらに限定されるものではない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類などに本発明のＲＦＩＤ１６３２を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。

図１７（Ｅ）は、本発明に係るＲＦＩＤ１６４２を内包した、ＩＤラベル１６４１を貼付した書籍１６４３を示している。本発明のＲＦＩＤ１６４２は、表面に貼ったり、埋め込んだりして、物品に固定される。図１７（Ｅ）に示すように、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明のＲＦＩＤ１６４２は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。

また、ここでは図示しないが、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器などに本発明のＲＦＩＤを設けることにより、検品システムなどのシステムの効率化を図ることができる。また乗物類にＲＦＩＤを設けることにより、偽造や盗難を防止することができる。また、動物などの生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜などの生き物に無線タグを埋め込むことによって、生まれた年や性別または種類などを容易に識別することが可能となる。

以上、本発明のＲＦＩＤは物品（生き物を含む）であれば、どのようなものにでも設けて使用することができる。

また、本実施の形態は、本明細書中の他の実施の形態の記載と、適宜組み合わせることが可能である。

本発明の発振回路を説明する図 本発明の発振回路を説明する図 本発明の半導体装置の構成を説明する図 本発明の半導体装置の構成を説明する図 本発明の半導体装置の構成を説明する図 本発明の半導体装置の構成を説明する図 本発明の半導体装置の部分断面図 本発明の半導体装置の部分断面図 本発明の半導体装置の部分断面図 本発明の発振回路もしくは半導体装置が有するトランジスタの部分断面図 本発明の発振回路もしくは半導体装置が有するトランジスタの部分断面図 本発明の発振回路もしくは半導体装置が有するトランジスタの部分断面図 本発明の発振回路もしくは半導体装置が有するトランジスタの部分断面図 本発明の発振回路もしくは半導体装置が有するトランジスタの部分断面図 本発明の発振回路もしくは半導体装置が有するトランジスタの部分断面図 本発明の発振回路もしくは半導体装置が有するトランジスタの部分断面図 本発明に係る物品の一例を説明する図

符号の説明

１０ 定電流回路
１１ 電圧制御発振回路
２０１ ＰＭＯＳ
２０２ ＰＭＯＳ
２０３ ＮＭＯＳ
２０４ ＮＭＯＳ
２０５ ＰＭＯＳ
２０６ ＮＭＯＳ
２０７ 抵抗
２０８ 端子
２０９ 端子
２１０ ＰＭＯＳ
２１１ ＮＭＯＳ
２１２ ＰＭＯＳ
２１３ ＰＭＯＳ
２１４ ＮＭＯＳ
２１５ ＮＭＯＳ
２１６ ＰＭＯＳ
２１７ ＰＭＯＳ
２１８ ＮＭＯＳ
２１９ ＮＭＯＳ
２２０ ＰＭＯＳ
２２１ ＰＭＯＳ
２２２ ＮＭＯＳ
２２３ ＮＭＯＳ
２２４ 容量
２３０ 出力端子
３００ ＲＦＩＤ
３０１ アンテナ回路
３０２ 信号処理回路
３０３ 整流回路
３０４ 電源回路
３０５ 復調回路
３０６ 発振回路
３０７ 論理回路
３０８ メモリコントロール回路
３０９ メモリ回路
３１０ 論理回路
３１１ アンプ
３１２ 変調回路
３５１ アンテナ
３５２ 信号処理回路
３６０ ＲＦＩＤ
３６１ バッテリー
４０１ アンテナ
４０２ 共振容量
４０３ アンテナ回路
４０４ ダイオード
４０５ ダイオード
４０６ 平滑容量
４０７ 整流回路

Claims (4)

1. 第１の電位を供給する機能を有する第１の端子と、
   前記第１の電位よりも低い第２の電位を供給する機能を有する第２の端子と、
   前記第１の電位と前記第２の電位の電位差を電源電圧とし、前記電源電圧および入力端子に入力される電位に応じて異なる周波数の信号を出力する機能を有する電圧制御発振回路と、
   容量素子と、ｐチャネル型の第１のトランジスタと、ｎチャネル型の第２のトランジスタと、ｐチャネル型の第３のトランジスタと、ｐチャネル型の第４のトランジスタと、ｎチャネル型の第５のトランジスタと、ｎチャネル型の第６のトランジスタと、抵抗素子と、を有し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第１の端子に電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第２のソースまたはドレインの一方、および前記第２のトランジスタのゲートに電気的に接続され、
   前記第２のトランジスタのゲートは、前記容量素子を介して前記第２の端子に電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの他方は、前記第２の端子に電気的に接続され、
   前記第２のトランジスタのゲートは前記入力端子に電気的に接続され、
   前記第１のトランジスタのゲートは、前記第３のトランジスタのゲートに接続され、
   前記第３のトランジスタのソースまたはドレインの一方、および前記第４のトランジスタのソースまたはドレインの一方は、前記第１の端子に電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの他方は、前記第５のトランジスタのソースまたはドレインの一方、前記第３のトランジスタのゲート、および前記第４のトランジスタのゲートに電気的に接続され、
   前記第５のトランジスタのソースまたはドレインの他方は、前記抵抗を介して前記第２の端子に電気的に接続され、
   前記第４のトランジスタのソースまたはドレインの他方は、前記第５のトランジスタのゲート、および前記第６のトランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第６のトランジスタのソースまたはドレインの他方は、前記第２の端子に電気的に接続され、
   前記第６のトランジスタのゲートは、前記第５のトランジスタのソースまたはドレインの他方に電気的に接続されることを特徴とする発振回路。
2. 第１の電位を供給する機能を有する第１の端子と、
   前記第１の電位よりも高い第２の電位を供給する機能を有する第２の端子と、
   前記第１の電位と前記第２の電位の電位差を電源電圧とし、前記電源電圧および入力端子に入力される電位に応じて異なる周波数の信号を出力する機能を有する電圧制御発振回路と、
   容量素子と、ｎチャネル型の第１のトランジスタと、ｐチャネル型の第２のトランジスタと、ｎチャネル型の第３のトランジスタと、ｎチャネル型の第４のトランジスタと、ｐチャネル型の第５のトランジスタと、ｐチャネル型の第６のトランジスタと、抵抗素子と、を有し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第１の端子に電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第２のソースまたはドレインの一方、および前記第２のトランジスタのゲートに電気的に接続され、
   前記第２のトランジスタのゲートは、前記容量素子を介して前記第２の端子に電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの他方は、前記第２の端子に電気的に接続され、
   前記第２のトランジスタのゲートは前記入力端子に電気的に接続され、
   前記第１のトランジスタのゲートは、前記第３のトランジスタのゲートに接続され、
   前記第３のトランジスタのソースまたはドレインの一方、および前記第４のトランジスタのソースまたはドレインの一方は、前記第１の端子に電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの他方は、前記第５のトランジスタのソースまたはドレインの一方、前記第３のトランジスタのゲート、および前記第４のトランジスタのゲートに電気的に接続され、
   前記第５のトランジスタのソースまたはドレインの他方は、前記抵抗を介して前記第２の端子に電気的に接続され、
   前記第４のトランジスタのソースまたはドレインの他方は、前記第５のトランジスタのゲート、および前記第６のトランジスタのソースまたはドレインの一方に電気的に接続され、
   前記第６のトランジスタのソースまたはドレインの他方は、前記第２の端子に電気的に接続され、
   前記第６のトランジスタのゲートは、前記第５のトランジスタのソースまたはドレインの他方に電気的に接続されることを特徴とする発振回路。
3. 請求項１または請求項２に記載の発振回路を用いた半導体装置。
4. 請求項１乃至請求項３のいずれか一に記載の前記発振回路と、アンテナ回路と、前記アンテナ回路において受信した信号から前記電源電圧を生成する整流回路と、を有することを特徴とする半導体装置。

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