JP3522771B2 - インバータ - Google Patents
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- JP3522771B2 JP3522771B2 JP05757491A JP5757491A JP3522771B2 JP 3522771 B2 JP3522771 B2 JP 3522771B2 JP 05757491 A JP05757491 A JP 05757491A JP 5757491 A JP5757491 A JP 5757491A JP 3522771 B2 JP3522771 B2 JP 3522771B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- switching element
- gate
- active layer
- drain electrode
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
- H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
Landscapes
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
- Dram (AREA)
- Shift Register Type Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、論理ゲート、メモリ
ＩＣ、スイッチング素子、又は、増幅素子、及び、これ
らを基本構成素子とするＩＣ等に用いられるインバータ
に関し、特に活性層として半導体特性を有する有機化合
物(以下、有機半導体という)を用いたインバータに関す
るものである。
ＩＣ、スイッチング素子、又は、増幅素子、及び、これ
らを基本構成素子とするＩＣ等に用いられるインバータ
に関し、特に活性層として半導体特性を有する有機化合
物(以下、有機半導体という)を用いたインバータに関す
るものである。
【０００２】
【従来の技術】一般に、有機半導体は、無機半導体と比
べて、安価で軽量で成型性に富み且つプロセスの簡略化
が計れるという長所を有するため、近年、特に注目され
つつある。従来より、有機半導体として、フタロシアニ
ンに代表される低分子半導体、ポリチオフェンに代表さ
れるようなπ−共役系高分子、又は、π−共役系高分子
と骨格が同じであるが繰り返し単位数の小さいチオフェ
ンオリゴマーに代表されるようなπ-共役系オリゴマー
等、半導体的性質を示すものが多く知られている。
べて、安価で軽量で成型性に富み且つプロセスの簡略化
が計れるという長所を有するため、近年、特に注目され
つつある。従来より、有機半導体として、フタロシアニ
ンに代表される低分子半導体、ポリチオフェンに代表さ
れるようなπ−共役系高分子、又は、π−共役系高分子
と骨格が同じであるが繰り返し単位数の小さいチオフェ
ンオリゴマーに代表されるようなπ-共役系オリゴマー
等、半導体的性質を示すものが多く知られている。
【０００３】これらの有機半導体は、無機半導体と同様
に、価電子帯、伝導帯及びこれらを隔てる禁止帯からな
るバンド構造を形成していると考えられ、化学的方法、
電気化学的方法又は物理的方法等を用いて、価電子帯か
ら電子を引き去ったり(酸化)、伝導帯に電子を注入した
り(還元)すること(ドーピング)により、電荷を運ぶキャ
リアを生じるものと説明されている。このような半導体
的性質から、有機半導体は、種々の半導体素子に適用さ
れることが可能であり、これまでにいくつかの報告がな
されている。
に、価電子帯、伝導帯及びこれらを隔てる禁止帯からな
るバンド構造を形成していると考えられ、化学的方法、
電気化学的方法又は物理的方法等を用いて、価電子帯か
ら電子を引き去ったり(酸化)、伝導帯に電子を注入した
り(還元)すること(ドーピング)により、電荷を運ぶキャ
リアを生じるものと説明されている。このような半導体
的性質から、有機半導体は、種々の半導体素子に適用さ
れることが可能であり、これまでにいくつかの報告がな
されている。
【０００４】具体的には、「ジャーナル・オブ・アプラ
イドフィジックス(J．Appl．Phys.)第52巻、第869頁、1
981年」及び特開昭56-147486号公報等に参照されるポリ
アセチレンを用いたショットキー接合素子、又、「ジャ
ーナル・オブ・アプライド・フィジックス(J.Appl.Phy
s.)第54巻、第2511頁、1983年」及び特開昭59-63760号公
報等に参照されるポリピロール系高分子を用いたショッ
トキー接合素子が知られている。又、「ジャーナル・オ
ブ・アプライド・フィジックス(J.Appl.Phys.）第51
巻、第4252頁、1980年」に参照されるように、無機半導
体であるｎ-型ＣｄＳとｐ-型ポリアセチレンとを組み合
わせたヘテロ接合素子が報告されている。
イドフィジックス(J．Appl．Phys.)第52巻、第869頁、1
981年」及び特開昭56-147486号公報等に参照されるポリ
アセチレンを用いたショットキー接合素子、又、「ジャ
ーナル・オブ・アプライド・フィジックス(J.Appl.Phy
s.)第54巻、第2511頁、1983年」及び特開昭59-63760号公
報等に参照されるポリピロール系高分子を用いたショッ
トキー接合素子が知られている。又、「ジャーナル・オ
ブ・アプライド・フィジックス(J.Appl.Phys.）第51
巻、第4252頁、1980年」に参照されるように、無機半導
体であるｎ-型ＣｄＳとｐ-型ポリアセチレンとを組み合
わせたヘテロ接合素子が報告されている。
【０００５】有機半導体同士を組み合わせた接合素子と
しては、「アプライド・フィジックス・レターズ（App
l.Phys.Lett.)第59巻、第1279頁、1985年」に参照される
ｐ-型及びｎ-型ポリアセチレンを用いたｐｎホモ接合素
子、又、「ジャパン・ジャーナル・オブ・アプライド・
フィジックス（Jpn.Ｊ.Appl.Phys.）第24巻、第L533頁、
1985年」に参照されるポリピロール及びポリチオフェン
からなるヘテロ接合素子も知られている。
しては、「アプライド・フィジックス・レターズ（App
l.Phys.Lett.)第59巻、第1279頁、1985年」に参照される
ｐ-型及びｎ-型ポリアセチレンを用いたｐｎホモ接合素
子、又、「ジャパン・ジャーナル・オブ・アプライド・
フィジックス（Jpn.Ｊ.Appl.Phys.）第24巻、第L533頁、
1985年」に参照されるポリピロール及びポリチオフェン
からなるヘテロ接合素子も知られている。
【０００６】更に、最近では、有機半導体を電界効果ト
ランジスタ(ＦＥＴ)の活性層に適用する試みがなされ、
「ジャーナル・オブ・アプライド・フィジックス(J.Appl.Ph
ys.)第54巻、第3255頁、1983年」に参照されるポリアセチ
レンを用いたもの、「ケミストリ・レターズ（Chem.Let
t.)第863頁、1986年」に参照されるポリ(Ｎ-メチルピロ
ール)を用いたもの、「アプライド・フィジックス・レタ
ーズ（Appl.Phys.Lett.）第49巻、第1210頁、1986年」に
参照されるポリチオフェンを用いたもの、「ケミカル・
フィジックス・レターズ（Chmi.Phys.Lett.)第142巻、
第103頁、1987年」に参照される金属フタロシアニンを
用いたもの、又は、「ソリッド・ステイト・コミュニケ
ーション（Solid State Comm.）第72巻、第381頁、1989
年」に参照されるチオフェンオリゴマーを用いたもの等
が知られている。
ランジスタ(ＦＥＴ)の活性層に適用する試みがなされ、
「ジャーナル・オブ・アプライド・フィジックス(J.Appl.Ph
ys.)第54巻、第3255頁、1983年」に参照されるポリアセチ
レンを用いたもの、「ケミストリ・レターズ（Chem.Let
t.)第863頁、1986年」に参照されるポリ(Ｎ-メチルピロ
ール)を用いたもの、「アプライド・フィジックス・レタ
ーズ（Appl.Phys.Lett.）第49巻、第1210頁、1986年」に
参照されるポリチオフェンを用いたもの、「ケミカル・
フィジックス・レターズ（Chmi.Phys.Lett.)第142巻、
第103頁、1987年」に参照される金属フタロシアニンを
用いたもの、又は、「ソリッド・ステイト・コミュニケ
ーション（Solid State Comm.）第72巻、第381頁、1989
年」に参照されるチオフェンオリゴマーを用いたもの等
が知られている。
【０００７】このようなＦＥＴは、活性層にＳiやＧaＡs
等の無機半導体を用いて実用に供されており、個別の半
導体素子として用いられるうえ、ＩＣ素子として組み上
げられて多彩な機能を実現している。しかし、一方で
は、有機半導体を活性層に用いたトランジスタは、上記
個別トランジスタ以外の報告は何らなされておらず、個
別で実現されているにすぎず、機能が限られ且つ応用が
極めて限定されている。従って、論理ゲート、メモリＩ
Ｃ、スイッチング素子、増幅素子等の基本構成素子とな
るインバータを実現することはできない。
等の無機半導体を用いて実用に供されており、個別の半
導体素子として用いられるうえ、ＩＣ素子として組み上
げられて多彩な機能を実現している。しかし、一方で
は、有機半導体を活性層に用いたトランジスタは、上記
個別トランジスタ以外の報告は何らなされておらず、個
別で実現されているにすぎず、機能が限られ且つ応用が
極めて限定されている。従って、論理ゲート、メモリＩ
Ｃ、スイッチング素子、増幅素子等の基本構成素子とな
るインバータを実現することはできない。
【０００８】
【発明が解決しようとする課題】従来の有機半導体を活
性層に用いた半導体素子は以上のように、個別のトラン
ジスタとしてしか実現されておらず、機能が限られ且つ
応用が限定されるという問題点があった。
性層に用いた半導体素子は以上のように、個別のトラン
ジスタとしてしか実現されておらず、機能が限られ且つ
応用が限定されるという問題点があった。
【０００９】この発明は上記のような問題点を解決する
ためになされたもので、プロセスが簡単で且つ安価な有
機半導体を用いて、種々のＩＣ回路の基本構成素子とな
る応用範囲の広いインバータを得ることを目的とする。
ためになされたもので、プロセスが簡単で且つ安価な有
機半導体を用いて、種々のＩＣ回路の基本構成素子とな
る応用範囲の広いインバータを得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るインバー
タは、絶縁基板表面に間隔をあけて設けられたスイッチ
ング素子及びロード素子に、金属または無機酸化物から
なるゲート電極と、ゲート電極に対向するように配置さ
れた金属からなるソース電極及びドレイン電極と、ソー
ス電極とドレイン電極との間に電流通路を形成するため
の活性層とからなる電界効果トランジスタを用いたモノ
リシック構造のインバータであって、スイッチング素子
の活性層とロード素子の活性層とを、スイッチング素子
とロード素子との基板上を一種類の有機半導体で覆い一
度に形成された有機半導体の一体の薄膜で構成したもの
である。又、この発明に係るインバータは、スイッチン
グ素子とロード素子との活性層を、前駆体を変換してな
るπ−共役系ポリマ薄膜で構成し、特に、ポリ（２、５
−チエニレンビニレン）またはその誘導体の薄膜で構成
したものである。
タは、絶縁基板表面に間隔をあけて設けられたスイッチ
ング素子及びロード素子に、金属または無機酸化物から
なるゲート電極と、ゲート電極に対向するように配置さ
れた金属からなるソース電極及びドレイン電極と、ソー
ス電極とドレイン電極との間に電流通路を形成するため
の活性層とからなる電界効果トランジスタを用いたモノ
リシック構造のインバータであって、スイッチング素子
の活性層とロード素子の活性層とを、スイッチング素子
とロード素子との基板上を一種類の有機半導体で覆い一
度に形成された有機半導体の一体の薄膜で構成したもの
である。又、この発明に係るインバータは、スイッチン
グ素子とロード素子との活性層を、前駆体を変換してな
るπ−共役系ポリマ薄膜で構成し、特に、ポリ（２、５
−チエニレンビニレン）またはその誘導体の薄膜で構成
したものである。
【００１１】
【作用】この発明においては、活性層としてプロセス効
率の良い有機半導体を用い、安価なインバータを大面積
基板上で大きい集積度で作製する。
率の良い有機半導体を用い、安価なインバータを大面積
基板上で大きい集積度で作製する。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を示す平面図、図２は
図１のインバータを示す回路図、図３は図１内のスイッ
チング素子の構造を具体的に示す断面図である。ここで
は、インバータの一例として、絶縁ゲート型ＦＥＴ(Ｉ
ＧＦＥＴ)からなる飽和ＩＧＦＥＴ及び負荷ＩＧＦＥＴ
のインバータを示す。
する。図１はこの発明の一実施例を示す平面図、図２は
図１のインバータを示す回路図、図３は図１内のスイッ
チング素子の構造を具体的に示す断面図である。ここで
は、インバータの一例として、絶縁ゲート型ＦＥＴ(Ｉ
ＧＦＥＴ)からなる飽和ＩＧＦＥＴ及び負荷ＩＧＦＥＴ
のインバータを示す。
【００１３】図１〜３において、１は開閉動作を行うス
イッチング素子、２はスイッチング素子１に直列接続さ
れて負荷（非線形抵抗素子）として作用するロード素子
である。この場合、スイッチング素子１及びロード素子
２は、ほぼ同一構成のＦＥＴであり、両方で１つのイン
バータを構成している。ロード素子２は、後述するよう
に、通常の線形抵抗器であってもよい。３はインバータ
の入力端子、４はインバータの出力端子、５は電源ＶDD
に接続された定電圧端子である。
イッチング素子、２はスイッチング素子１に直列接続さ
れて負荷（非線形抵抗素子）として作用するロード素子
である。この場合、スイッチング素子１及びロード素子
２は、ほぼ同一構成のＦＥＴであり、両方で１つのイン
バータを構成している。ロード素子２は、後述するよう
に、通常の線形抵抗器であってもよい。３はインバータ
の入力端子、４はインバータの出力端子、５は電源ＶDD
に接続された定電圧端子である。
【００１４】６、７、８はそれぞれスイッチング素子１
のドレイン電極、ソース電極、ゲート電極であり、ドレ
イン電極６及びソース電極７は、相互間にギャップを有
してゲート電極８に対向配置されている。ドレイン電極
６は出力端子４に接続され、ソース電極７はグランドに
接続され、ゲート電極８は入力端子３に接続されてい
る。
のドレイン電極、ソース電極、ゲート電極であり、ドレ
イン電極６及びソース電極７は、相互間にギャップを有
してゲート電極８に対向配置されている。ドレイン電極
６は出力端子４に接続され、ソース電極７はグランドに
接続され、ゲート電極８は入力端子３に接続されてい
る。
【００１５】尚、ゲート電極８としては、一般に、金、
白金、クロム、パラジウム、アルミニウム、インジウ
ム、モリブデン、低抵抗ポリシリコン、低抵抗アモルフ
ァスシリコン等の金属や錫酸化物、酸化インジウム、イ
ンジウム錫酸化物（ＩＴＯ）等（又は、これらの材料の
組み合わせ）が用いられる。
白金、クロム、パラジウム、アルミニウム、インジウ
ム、モリブデン、低抵抗ポリシリコン、低抵抗アモルフ
ァスシリコン等の金属や錫酸化物、酸化インジウム、イ
ンジウム錫酸化物（ＩＴＯ）等（又は、これらの材料の
組み合わせ）が用いられる。
【００１６】９はスイッチング素子１のドレイン電極６
とソース電極７との間に電流通路を形成する活性層であ
り、有機半導体の薄膜から構成されている。有機半導体
の活性層９は、ドレイン電極６及びソース電極７と共
に、ドレイン電極６及びソース電極７間に位置するゲー
ト絶縁膜(後述する)を覆っている。
とソース電極７との間に電流通路を形成する活性層であ
り、有機半導体の薄膜から構成されている。有機半導体
の活性層９は、ドレイン電極６及びソース電極７と共
に、ドレイン電極６及びソース電極７間に位置するゲー
ト絶縁膜(後述する)を覆っている。
【００１７】活性層９は、半導体性質を有する有機化合
物であればなんでもよく、例えば、ポルフィリン類、金
属ポルフィリン類、フタロシアニン類、金属フタロシア
ニン類、メロシアニン等の低分子有機半導体、及び、テ
トラチアフルバレン−テトラシアノキノジメタン(ＴＴ
Ｆ−ＴＣＮＱ)錯体で代表される各種低分子及び高分子
の電荷移動錯体等(又は、これらの化合物の組み合わせ)
から形成され得る。
物であればなんでもよく、例えば、ポルフィリン類、金
属ポルフィリン類、フタロシアニン類、金属フタロシア
ニン類、メロシアニン等の低分子有機半導体、及び、テ
トラチアフルバレン−テトラシアノキノジメタン(ＴＴ
Ｆ−ＴＣＮＱ)錯体で代表される各種低分子及び高分子
の電荷移動錯体等(又は、これらの化合物の組み合わせ)
から形成され得る。
【００１８】又、活性層９に使用可能な他の有機材料と
しては、ポリアセチレン、ポリピロール、ポリ(Ｎ-置換
ピロール)、ポリ(３-置換ピロール)、ポリ（３,４-二置
換ピロール)、ポリチオフェン、ポリ(３-置換チオフェ
ン)、ポリ（３,４-二置換チオフェン)、ポリベンゾチオ
フェン、ポリイソチアナフテン、ポリ(２、５-チエニレ
ンビニレン)、ポリ(２、５-チエニレンビニレン)誘導
体、ポリ(２、５-フリレンビニレン)、ポリ(２、５-フリ
レンビニレン)誘導体、ポリアニリン、ポリ(Ｎ-置換アニ
リン)、ポリ(２-置換アニリン)、ポリ(３-置換アニリ
ン)、ポリ(２,３-二置換アニリン)、ポリジアセチレン
類、ポリアズレン、ポリピレン、ポリカルバゾール、ポ
リ(Ｎ-置換カルバゾール）、ポリセレノフェン、ポリフ
ラン、ポリベンゾフラン、ポリパラフェニレン、ポリパ
ラフェニレンビニレン、ポリインドール、ピリダジン、
ポリアセン、グラファイト状高分子等がある。更に、こ
れらの高分子の２種類以上の共重合体、及びこれらの両
親媒性誘導体等のπ-共役系高分子も使用可能であり、
その高分子の繰り返し単位数には制限がなく、繰り返し
単位数４以上のオリゴマーも使用可能である。
しては、ポリアセチレン、ポリピロール、ポリ(Ｎ-置換
ピロール)、ポリ(３-置換ピロール)、ポリ（３,４-二置
換ピロール)、ポリチオフェン、ポリ(３-置換チオフェ
ン)、ポリ（３,４-二置換チオフェン)、ポリベンゾチオ
フェン、ポリイソチアナフテン、ポリ(２、５-チエニレ
ンビニレン)、ポリ(２、５-チエニレンビニレン)誘導
体、ポリ(２、５-フリレンビニレン)、ポリ(２、５-フリ
レンビニレン)誘導体、ポリアニリン、ポリ(Ｎ-置換アニ
リン)、ポリ(２-置換アニリン)、ポリ(３-置換アニリ
ン)、ポリ(２,３-二置換アニリン)、ポリジアセチレン
類、ポリアズレン、ポリピレン、ポリカルバゾール、ポ
リ(Ｎ-置換カルバゾール）、ポリセレノフェン、ポリフ
ラン、ポリベンゾフラン、ポリパラフェニレン、ポリパ
ラフェニレンビニレン、ポリインドール、ピリダジン、
ポリアセン、グラファイト状高分子等がある。更に、こ
れらの高分子の２種類以上の共重合体、及びこれらの両
親媒性誘導体等のπ-共役系高分子も使用可能であり、
その高分子の繰り返し単位数には制限がなく、繰り返し
単位数４以上のオリゴマーも使用可能である。
【００１９】10はドレイン電極６及びソース電極７とゲ
ート電極８との間を絶縁するゲート絶縁膜であり、無機
系又は有機系をとわず、酸化シリコン、窒化シリコン、
酸化アルミニウム、ポリエチレン、ポリエステル、ポリ
イミド、ポリフェニレンスルフィド、ポリパラキシレ
ン、ポリアクリロニトリル、又は、各種絶縁性ＬＢ膜等
(又は、これらの材料の組み合わせ)から形成され得る。
ート電極８との間を絶縁するゲート絶縁膜であり、無機
系又は有機系をとわず、酸化シリコン、窒化シリコン、
酸化アルミニウム、ポリエチレン、ポリエステル、ポリ
イミド、ポリフェニレンスルフィド、ポリパラキシレ
ン、ポリアクリロニトリル、又は、各種絶縁性ＬＢ膜等
(又は、これらの材料の組み合わせ)から形成され得る。
【００２０】11、12、13はそれぞれロード素子２のドレ
イン電極、ソース電極、ゲート電極であり、ドレイン電
極11及びソース電極12は、相互間にギャップを有してゲ
ート電極13に対向配置されている。ドレイン電極11は定
電圧端子５に接続され、ソース電極12は出力端子４に接
続され、ゲート電極13は定電圧端子５に接続されてい
る。14はロード素子２のドレイン電極11とソース電極12
との間に電流通路を形成する有機半導体の薄膜からなる
活性層であり、ドレイン電極11及びソース電極12と共
に、ドレイン電極11及びソース電極12間に位置するゲー
ト絶縁膜10を覆っている。ゲート絶縁膜10はドレイン電
極11及びソース電極12とゲート電極13との間も絶縁して
いる。
イン電極、ソース電極、ゲート電極であり、ドレイン電
極11及びソース電極12は、相互間にギャップを有してゲ
ート電極13に対向配置されている。ドレイン電極11は定
電圧端子５に接続され、ソース電極12は出力端子４に接
続され、ゲート電極13は定電圧端子５に接続されてい
る。14はロード素子２のドレイン電極11とソース電極12
との間に電流通路を形成する有機半導体の薄膜からなる
活性層であり、ドレイン電極11及びソース電極12と共
に、ドレイン電極11及びソース電極12間に位置するゲー
ト絶縁膜10を覆っている。ゲート絶縁膜10はドレイン電
極11及びソース電極12とゲート電極13との間も絶縁して
いる。
【００２１】15はゲート電極８が形成される絶縁基板で
あり、ガラス、アルミナ焼結体、ポリイミドフィルム、
ポリエステルフィルム、ポリエチレンフィルム、ポリフ
ェニレンスルフィド膜、ポリパラキシレン膜などの各種
絶縁性プラスチックで構成され得る。
あり、ガラス、アルミナ焼結体、ポリイミドフィルム、
ポリエステルフィルム、ポリエチレンフィルム、ポリフ
ェニレンスルフィド膜、ポリパラキシレン膜などの各種
絶縁性プラスチックで構成され得る。
【００２２】次に、図３を参照しながら、有機半導体薄
膜で活性層９を構成したスイッチング素子１の具体的な
作製方法について個別に説明する。この種のスイッチン
グ素子１は、ＩＧＦＥＴ、接合ゲート型ＦＥＴ、ショッ
トキーゲート型ＦＥＴ等のＦＥＴに適用可能である。こ
れらＦＥＴのうち、特に、素子作製が簡単なＩＧＦＥＴ
に適用したときが最適であり、ここでは、スイッチング
素子１がＩＧＦＥＴの場合を示す。
膜で活性層９を構成したスイッチング素子１の具体的な
作製方法について個別に説明する。この種のスイッチン
グ素子１は、ＩＧＦＥＴ、接合ゲート型ＦＥＴ、ショッ
トキーゲート型ＦＥＴ等のＦＥＴに適用可能である。こ
れらＦＥＴのうち、特に、素子作製が簡単なＩＧＦＥＴ
に適用したときが最適であり、ここでは、スイッチング
素子１がＩＧＦＥＴの場合を示す。
【００２３】又、図３に示したスイッチング素子１は、
有機化合物の活性層９がドレイン電極６、ソース電極７
及びゲート電極８の上に位置するプレナ構造となってい
るが、特にこの構造に制限されることはない。例えば、
このようなＩＧＦＥＴの素子構造として、ドレイン電極
６及びソース電極７が活性層９の上に位置するスタガ構
造を採用してもよく、又は、ゲート絶縁膜10が活性層９
の上に位置し更にその上にゲート電極８が位置する逆ス
タガ構造を採用してもよい。又、活性層９が絶縁基板15
の上に位置し、更にその上にドレイン電極６及びソース
電極７が位置し、更にドレイン電極６及びソース電極７
間の活性層９上にゲート絶縁膜10を介してゲート電極８
が位置する逆プレナ構造等を採用してもよい。
有機化合物の活性層９がドレイン電極６、ソース電極７
及びゲート電極８の上に位置するプレナ構造となってい
るが、特にこの構造に制限されることはない。例えば、
このようなＩＧＦＥＴの素子構造として、ドレイン電極
６及びソース電極７が活性層９の上に位置するスタガ構
造を採用してもよく、又は、ゲート絶縁膜10が活性層９
の上に位置し更にその上にゲート電極８が位置する逆ス
タガ構造を採用してもよい。又、活性層９が絶縁基板15
の上に位置し、更にその上にドレイン電極６及びソース
電極７が位置し、更にドレイン電極６及びソース電極７
間の活性層９上にゲート絶縁膜10を介してゲート電極８
が位置する逆プレナ構造等を採用してもよい。
【００２４】図３において、まず、絶縁基板15上にゲー
ト電極８を形成し、ゲート電極８上にゲート絶縁膜10を
形成し、ゲート絶縁膜10上に所定のギャップで隔離され
た一対の電極即ちドレイン電極６及びソース電極７を形
成し、更に、ドレイン電極６及びソース電極７間に有機
半導体からなる活性層９を形成する。
ト電極８を形成し、ゲート電極８上にゲート絶縁膜10を
形成し、ゲート絶縁膜10上に所定のギャップで隔離され
た一対の電極即ちドレイン電極６及びソース電極７を形
成し、更に、ドレイン電極６及びソース電極７間に有機
半導体からなる活性層９を形成する。
【００２５】このとき、金属膜即ちゲート電極８の形成
方法としては、蒸着、スパッタリング、メッキ、各種Ｃ
ＶＤ成長等がある。尚、ゲート電極８は、使用目的に応
じてゲート電極８と絶縁基板15とを兼ね、シリコンウェ
ハ、ステンレス板、銅版等の導電性板を用いてもよい。
シリコンウェハによりゲート電極８及び絶縁基板15を兼
ねる場合、ゲート絶縁膜10として、シリコンの熱酸化法
等によって得られる酸化シリコン膜を用いることが好適
である。
方法としては、蒸着、スパッタリング、メッキ、各種Ｃ
ＶＤ成長等がある。尚、ゲート電極８は、使用目的に応
じてゲート電極８と絶縁基板15とを兼ね、シリコンウェ
ハ、ステンレス板、銅版等の導電性板を用いてもよい。
シリコンウェハによりゲート電極８及び絶縁基板15を兼
ねる場合、ゲート絶縁膜10として、シリコンの熱酸化法
等によって得られる酸化シリコン膜を用いることが好適
である。
【００２６】又、有機半導体からなる活性層９の薄膜作
製法としては、真空蒸着法、分子線エピタキシャル成長
法、イオンクラスタビーム法、低エネルギイオンビーム
法、イオンプレーティング法、ＣＶＤ法、スパッタリン
グ法、プラズマ重合法、電解重合法、化学重合法、スピ
ンコート法、キャスト法、ディッピング法、ロールコー
ト法、バーコート法、ＬＢ法等が使用可能あり、材料に
応じて選択され得る。この活性層９の膜厚は、特に制限
されず有機半導体によっても異なるが、スイッチング素
子１の特性を大きく左右する場合が多いため、一般に30
00Å以下が望ましい。
製法としては、真空蒸着法、分子線エピタキシャル成長
法、イオンクラスタビーム法、低エネルギイオンビーム
法、イオンプレーティング法、ＣＶＤ法、スパッタリン
グ法、プラズマ重合法、電解重合法、化学重合法、スピ
ンコート法、キャスト法、ディッピング法、ロールコー
ト法、バーコート法、ＬＢ法等が使用可能あり、材料に
応じて選択され得る。この活性層９の膜厚は、特に制限
されず有機半導体によっても異なるが、スイッチング素
子１の特性を大きく左右する場合が多いため、一般に30
00Å以下が望ましい。
【００２７】更に、有機半導体の電気特性はしばしばド
ーピング処理により制御されるが、このドーピング方法
としては、化学的方法と物理的方法とがあり、いずれも
使用可能である。化学的方法には、(１)気相からのドー
ピング、(２)液相からのドーピング、(３)電気化学的ド
ーピング、(４)光開始ドーピング、等があり、物理的方
法には、イオン注入法がある。
ーピング処理により制御されるが、このドーピング方法
としては、化学的方法と物理的方法とがあり、いずれも
使用可能である。化学的方法には、(１)気相からのドー
ピング、(２)液相からのドーピング、(３)電気化学的ド
ーピング、(４)光開始ドーピング、等があり、物理的方
法には、イオン注入法がある。
【００２８】又、ゲート絶縁膜10の形成方法としては、
特に制限はないが、例えば、ＣＶＤ法、プラズマＣＶＤ
法、プラズマ重合法、蒸着法、スピンコーティング法、
ディッピング法、クラスタイオンビーム蒸着法、及び、
ＬＢ法等が用いられる。
特に制限はないが、例えば、ＣＶＤ法、プラズマＣＶＤ
法、プラズマ重合法、蒸着法、スピンコーティング法、
ディッピング法、クラスタイオンビーム蒸着法、及び、
ＬＢ法等が用いられる。
【００２９】次に、スイッチング素子１と同様に、有機
半導体薄膜で活性層14が構成されたロード素子２の作製
法について説明する。ロード素子２の基本的構造は図３
に示したスイッチング素子１と同様であり、例えばＩＧ
ＦＥＴの場合について説明すると、絶縁基板15上に、ゲ
ート電極13が形成され、その上にゲート絶縁膜10を介し
て所定のギャップで隔離された一対の電極即ちドレイン
電極11及びソース電極12が形成され、その上のドレイン
電極11及びソース電極12間に活性層14が形成されてい
る。又、ロード素子２も、プレナ構造に制限されず、ス
タガ構造、逆スタガ構造、逆プレナ構造等、任意に作製
され、素子材料及び処理方法等もスイッチング素子１の
場合と同様である。
半導体薄膜で活性層14が構成されたロード素子２の作製
法について説明する。ロード素子２の基本的構造は図３
に示したスイッチング素子１と同様であり、例えばＩＧ
ＦＥＴの場合について説明すると、絶縁基板15上に、ゲ
ート電極13が形成され、その上にゲート絶縁膜10を介し
て所定のギャップで隔離された一対の電極即ちドレイン
電極11及びソース電極12が形成され、その上のドレイン
電極11及びソース電極12間に活性層14が形成されてい
る。又、ロード素子２も、プレナ構造に制限されず、ス
タガ構造、逆スタガ構造、逆プレナ構造等、任意に作製
され、素子材料及び処理方法等もスイッチング素子１の
場合と同様である。
【００３０】尚、図１及び図２においては、ロード素子
２(又は、その構造)を、ドレイン電極11をゲート電極13
に接続した飽和形としたが、この構造に制限されるわけ
ではない。例えば、飽和形の別の構造として、図４のよ
うに、ソース電極12をゲート電極13に接続してもよい。
図４の構造は、スイッチング素子１がエンハンスメント
ｎチャネルであって、ロード素子２がディプレッション
ｎチャネルであるディプレッション形の場合に好適であ
る。
２(又は、その構造)を、ドレイン電極11をゲート電極13
に接続した飽和形としたが、この構造に制限されるわけ
ではない。例えば、飽和形の別の構造として、図４のよ
うに、ソース電極12をゲート電極13に接続してもよい。
図４の構造は、スイッチング素子１がエンハンスメント
ｎチャネルであって、ロード素子２がディプレッション
ｎチャネルであるディプレッション形の場合に好適であ
る。
【００３１】又、図５のように、ドレイン電極11、ソー
ス電極12及びゲート電極13を全て独立させた不飽和形も
使用可能であり、この場合、ロード素子２のゲート電極
13のために、ゲート端子16を独立して設ける必要があ
る。又、インバータの平面構造は図６のようになり、ゲ
ート電極13は定電圧端子５から完全に隔離される。更
に、図７のように、電源電圧ＶDDの極性を反転してスイ
ッチング素子１及びロード素子２の各ゲート電極８及び
13を接続した相補形としてもよい。この構造は、スイッ
チング素子１がエンハンスメントｎチャネルであって、
ロード素子２がディプレッション形ｐチャネルの場合に
好適である。
ス電極12及びゲート電極13を全て独立させた不飽和形も
使用可能であり、この場合、ロード素子２のゲート電極
13のために、ゲート端子16を独立して設ける必要があ
る。又、インバータの平面構造は図６のようになり、ゲ
ート電極13は定電圧端子５から完全に隔離される。更
に、図７のように、電源電圧ＶDDの極性を反転してスイ
ッチング素子１及びロード素子２の各ゲート電極８及び
13を接続した相補形としてもよい。この構造は、スイッ
チング素子１がエンハンスメントｎチャネルであって、
ロード素子２がディプレッション形ｐチャネルの場合に
好適である。
【００３２】又、スイッチング素子１及びロード素子２
の各活性層９及び１４となる有機半導体を、一種類の有
機半導体で一度に形成することができ、これにより、素
子作成プロセスを更に簡略化することができる。
の各活性層９及び１４となる有機半導体を、一種類の有
機半導体で一度に形成することができ、これにより、素
子作成プロセスを更に簡略化することができる。
【００３３】又、各ＦＥＴの活性層９及び14を共に有機
半導体で構成したが、スイッチング素子１又はロード素
子２の少なくとも一方の活性層を有機半導体で構成すれ
ばよく、他方を無機半導体で構成することもできる。例
えば、スイッチング素子１として、アモルファスシリコ
ン、単結晶シリコン、多結晶シリコン、ＧａＡｓ等のII
I〜V族化合物による無機半導体ＦＥＴを用いることがで
きる。
半導体で構成したが、スイッチング素子１又はロード素
子２の少なくとも一方の活性層を有機半導体で構成すれ
ばよく、他方を無機半導体で構成することもできる。例
えば、スイッチング素子１として、アモルファスシリコ
ン、単結晶シリコン、多結晶シリコン、ＧａＡｓ等のII
I〜V族化合物による無機半導体ＦＥＴを用いることがで
きる。
【００３４】又、ＩＧＦＥＴからなるロード素子２に代
えて、図８のように、通常の線形抵抗器17を用いてもよ
い。この場合、線形抵抗器17に関する制限は特になく、
又、同一絶縁基板上に線形抵抗器17を形成する方法とし
ては、例えば、高抵抗絶縁体に対する不純物拡散法、イ
オン注入法、多結晶シリコン成長法等が使用可能であ
る。更に、各素子１及び２としては、前述のように、Ｉ
ＧＦＥＴに限らず、接合ゲート型ＦＥＴやショットキー
ゲート型ＦＥＴ等のいずれでも使用可能であり、素子構
造に関する制限もない。
えて、図８のように、通常の線形抵抗器17を用いてもよ
い。この場合、線形抵抗器17に関する制限は特になく、
又、同一絶縁基板上に線形抵抗器17を形成する方法とし
ては、例えば、高抵抗絶縁体に対する不純物拡散法、イ
オン注入法、多結晶シリコン成長法等が使用可能であ
る。更に、各素子１及び２としては、前述のように、Ｉ
ＧＦＥＴに限らず、接合ゲート型ＦＥＴやショットキー
ゲート型ＦＥＴ等のいずれでも使用可能であり、素子構
造に関する制限もない。
【００３５】次に、簡略化のために図８の場合を例にと
って、この発明によるインバータの動作について説明す
る。ここでは、スイッチング素子１として、ゲート印加
電圧ＶGに従って電流ＩDが増加するエンハンスメントモ
ードで動作するｐチャネルＩＧＦＥＴを用いた場合につ
いて説明する。
って、この発明によるインバータの動作について説明す
る。ここでは、スイッチング素子１として、ゲート印加
電圧ＶGに従って電流ＩDが増加するエンハンスメントモ
ードで動作するｐチャネルＩＧＦＥＴを用いた場合につ
いて説明する。
【００３６】入力電圧ＶIN(＝ＶG)が印加されて、ゲー
ト電極８にゲート電圧ＶGが印加されると、活性層９に
キャリアが発生してスイッチング素子１は導通(オン)状
態となり、ソース電極７からドレイン電極６に電流ＩD
が流れる。又、入力電圧ＶIN(＝ＶG)が印加されない場
合は、活性層９にキャリアが発生しないため、ソース電
極７及びドレイン電極６間に電流ＩDは流れず、スイッチ
ング素子１はオフ状態となる。
ト電極８にゲート電圧ＶGが印加されると、活性層９に
キャリアが発生してスイッチング素子１は導通(オン)状
態となり、ソース電極７からドレイン電極６に電流ＩD
が流れる。又、入力電圧ＶIN(＝ＶG)が印加されない場
合は、活性層９にキャリアが発生しないため、ソース電
極７及びドレイン電極６間に電流ＩDは流れず、スイッチ
ング素子１はオフ状態となる。
【００３７】従って、定電圧端子５に電源電圧ＶDDを印
加した状態で、入力端子３に入力電圧ＶINが印加されな
い場合は、スイッチング素子１がオフとなってインバー
タ回路の電流ＩDが生じず、出力端子４から電源電圧Ｖ
DDとほぼ等しい出力電圧Ｖ OUT (＝ＶD)が得られる。
加した状態で、入力端子３に入力電圧ＶINが印加されな
い場合は、スイッチング素子１がオフとなってインバー
タ回路の電流ＩDが生じず、出力端子４から電源電圧Ｖ
DDとほぼ等しい出力電圧Ｖ OUT (＝ＶD)が得られる。
【００３８】一方、入力端子３に入力電圧ＶINが印加さ
れると、スイッチング素子１がオン状態となって電流Ｉ
Dが生じ、ロード素子２としての線形抵抗器17に流れる。
この電流ＩDにより、線形抵抗器17において電圧降下が
生じ、出力電圧ＶOUTは、その電圧降下分だけ低くな
る。このとき、入力電圧ＶIN及び出力電圧ＶOUTの関係
は、図９のように示される。ここでは、電源電圧ＶDDを
−５Ｖとしており、入力電圧ＶINを0Ｖ〜−5Ｖの範囲で
変化させたときに、図示したような出力電圧ＶOUTの出力
振幅を得ることができる。
れると、スイッチング素子１がオン状態となって電流Ｉ
Dが生じ、ロード素子２としての線形抵抗器17に流れる。
この電流ＩDにより、線形抵抗器17において電圧降下が
生じ、出力電圧ＶOUTは、その電圧降下分だけ低くな
る。このとき、入力電圧ＶIN及び出力電圧ＶOUTの関係
は、図９のように示される。ここでは、電源電圧ＶDDを
−５Ｖとしており、入力電圧ＶINを0Ｖ〜−5Ｖの範囲で
変化させたときに、図示したような出力電圧ＶOUTの出力
振幅を得ることができる。
【００３９】次に、この発明によるインバータを応用し
た他の実施例について説明する。図10は図２と同様のイ
ンバータを奇数個連結したリング発振器を示す回路図で
あり、入力側のインバータの出力端子４が後段のインバ
ータの入力端子３に接続され、定電圧端子５を共有して
順次直列に配列されている。18はソース側の定電圧端子
であり、各インバータに共通に接続されている。又、イ
ンバータの段数を５としたが、任意の奇数段数に設定可
能である。例えば、電源電圧ＶDD及び入力電圧ＶGをそ
れぞれ−5Ｖ、インバータ段数を11段とした場合、電圧
モニタにより発振が認められ、室温にてゲート当りの信
号伝達速度が１μsecであることが求められた。
た他の実施例について説明する。図10は図２と同様のイ
ンバータを奇数個連結したリング発振器を示す回路図で
あり、入力側のインバータの出力端子４が後段のインバ
ータの入力端子３に接続され、定電圧端子５を共有して
順次直列に配列されている。18はソース側の定電圧端子
であり、各インバータに共通に接続されている。又、イ
ンバータの段数を５としたが、任意の奇数段数に設定可
能である。例えば、電源電圧ＶDD及び入力電圧ＶGをそ
れぞれ−5Ｖ、インバータ段数を11段とした場合、電圧
モニタにより発振が認められ、室温にてゲート当りの信
号伝達速度が１μsecであることが求められた。
【００４０】尚、リング発振器の場合、各素子の構造及
び作製法は前述と同様であるが、多くのインバータで構
成されているため、一度に多くのインバータを形成でき
る作製法を用いることが好ましい。このため、真空蒸着
法、クラスタイオンビーム蒸着法、有機分子線エピタキ
シャル成長法、有機分子線蒸着法等の真空プロセス、又
は、スピンコード法、ディッピング法、キャスト法、ロ
ールコート法、バーコード法等のウェットプロセスが好
適である。更に、リング発振器内の各スイッチング素子
１及びロード素子２の活性層は、単一の有機半導体で形
成することが好ましい。
び作製法は前述と同様であるが、多くのインバータで構
成されているため、一度に多くのインバータを形成でき
る作製法を用いることが好ましい。このため、真空蒸着
法、クラスタイオンビーム蒸着法、有機分子線エピタキ
シャル成長法、有機分子線蒸着法等の真空プロセス、又
は、スピンコード法、ディッピング法、キャスト法、ロ
ールコート法、バーコード法等のウェットプロセスが好
適である。更に、リング発振器内の各スイッチング素子
１及びロード素子２の活性層は、単一の有機半導体で形
成することが好ましい。
【００４１】次に、この発明によるインバータの形成プ
ロセスについて、図３を参照しながら、更に詳細に説明
する。まず、絶縁基板15として、例えば直径２cmで厚さ
0.7mmの無アルカリガラスウェハを用い、このウェハ上
に、通常の蒸着法、光リソグラフィ法及びエッチング法
を用いて、ゲート電極８となる厚さ1000Åのクロム薄膜
パターンを形成する。
ロセスについて、図３を参照しながら、更に詳細に説明
する。まず、絶縁基板15として、例えば直径２cmで厚さ
0.7mmの無アルカリガラスウェハを用い、このウェハ上
に、通常の蒸着法、光リソグラフィ法及びエッチング法
を用いて、ゲート電極８となる厚さ1000Åのクロム薄膜
パターンを形成する。
【００４２】続いて、ゲート電極８上に、通常の蒸着法
及びマスク法を用いて、ゲート絶縁膜10となる厚さ5000
ÅのＳiＯxを形成し、更にその上に、蒸着法を用いて、
厚さ1000Åのクロム薄膜を形成した後、その上に厚さ20
00Åの金属膜を形成する。ここで、下地のクロム薄膜
は、ゲート絶縁膜10(ＳiＯx)と実質的なドレイン電極６
及びソース電極７(金属膜)との密着性を向上させる目的
で使用されている。次に、クロム薄膜を下地とする金属
膜を、通常の光リソグラフィ法及びエッチング法を用い
てパターニングし、所望のドレイン電極６及びソース電
極７を形成して素子基板とする。
及びマスク法を用いて、ゲート絶縁膜10となる厚さ5000
ÅのＳiＯxを形成し、更にその上に、蒸着法を用いて、
厚さ1000Åのクロム薄膜を形成した後、その上に厚さ20
00Åの金属膜を形成する。ここで、下地のクロム薄膜
は、ゲート絶縁膜10(ＳiＯx)と実質的なドレイン電極６
及びソース電極７(金属膜)との密着性を向上させる目的
で使用されている。次に、クロム薄膜を下地とする金属
膜を、通常の光リソグラフィ法及びエッチング法を用い
てパターニングし、所望のドレイン電極６及びソース電
極７を形成して素子基板とする。
【００４３】次に、素子基板上に活性層９を形成するプ
ロセスについて説明する。まず、構造式
ロセスについて説明する。まず、構造式
【化１】
で示されるポリ(２,５-チエニレンビニレン)の前駆体を
用い、この前駆体ポリマの２ｗｔ％ジメチルホルムアミ
ド溶液を素子基板上にスピンコートする。このときのス
ピンコートは、例えば、回転数が4000rpm、回転時間が60
秒、雰囲気温度が60℃にて空気中で行われる。
用い、この前駆体ポリマの２ｗｔ％ジメチルホルムアミ
ド溶液を素子基板上にスピンコートする。このときのス
ピンコートは、例えば、回転数が4000rpm、回転時間が60
秒、雰囲気温度が60℃にて空気中で行われる。
【００４４】こうして形成された前駆体ポリマの薄膜に
対し、十分乾燥させた後、赤外線ゴールドイメージ炉を
用い、塩化水素ガスを微量含む窒素気流下で、210℃にて
90分間の加熱処理を施す。このときの塩化水素ガスの供
給は、ガス洗浄瓶中の塩酸試薬原液上に窒素ガスを流し
込み、ガス洗浄瓶から流出する塩化水素ガスを含む窒素
ガスを濃硫酸及び塩化カルシウム乾燥管で乾燥させた
後、イメージ炉内に流入することにより行われる。
対し、十分乾燥させた後、赤外線ゴールドイメージ炉を
用い、塩化水素ガスを微量含む窒素気流下で、210℃にて
90分間の加熱処理を施す。このときの塩化水素ガスの供
給は、ガス洗浄瓶中の塩酸試薬原液上に窒素ガスを流し
込み、ガス洗浄瓶から流出する塩化水素ガスを含む窒素
ガスを濃硫酸及び塩化カルシウム乾燥管で乾燥させた
後、イメージ炉内に流入することにより行われる。
【００４５】この加熱処理により、ポリ(２,５-チエニ
レンビニレン)の前駆体ポリマは、構造式
レンビニレン)の前駆体ポリマは、構造式
【化２】
で示されるポリ(２,５-チエニレンビニレン)に変換さ
れ、光沢を有する褐色の極めて均質な膜となる。この変
換の確認は、加熱処理後の薄膜の赤外線吸収スペクトル
において、前駆体ポリマの側鎖エーテル結合に基づく11
00cm-1のＣ−Ｏ−Ｃ伸縮振動の吸収が消失し、ポリ(２,
５-チエニレンビニレン)のビニレン結合に基づく1590cm
-1のトランスビンレンＣ−Ｈ面外変角振動の吸収が現れ
ることにより行うことができる。又は、電子スペクトル
において、約530nmの極大をもつπ−π＊（伝導性電子状
態が光照射等で反転した状態）に基づく吸収が出現し、
一重結合と二重結合の繰り返しによるπ−共役結合が形
成されていることからも、上記変換の確認を行うことが
できる。
れ、光沢を有する褐色の極めて均質な膜となる。この変
換の確認は、加熱処理後の薄膜の赤外線吸収スペクトル
において、前駆体ポリマの側鎖エーテル結合に基づく11
00cm-1のＣ−Ｏ−Ｃ伸縮振動の吸収が消失し、ポリ(２,
５-チエニレンビニレン)のビニレン結合に基づく1590cm
-1のトランスビンレンＣ−Ｈ面外変角振動の吸収が現れ
ることにより行うことができる。又は、電子スペクトル
において、約530nmの極大をもつπ−π＊（伝導性電子状
態が光照射等で反転した状態）に基づく吸収が出現し、
一重結合と二重結合の繰り返しによるπ−共役結合が形
成されていることからも、上記変換の確認を行うことが
できる。
【００４６】こうして得られたインバータは、図１〜図
３に参照されるように、プレナ型のＩＧＦＥＴで構成さ
れ、ガラスウェハ素子基板(絶縁基板15)とＳiＯx絶縁膜
（ゲート絶縁膜10）との間のクロム薄膜はゲート電極８
として働き、ゲート絶縁膜10上のクロム薄膜を下地とす
る一対の金属膜はドレイン電極６及びソース電極７とし
て働く。又、π−共役系の高分子であるポリ(２,５-チ
エニレンビニレン)即ちＰＴＶは、何らドーピング処理
を施さなくても半導体特性を示し、スイッチング素子１
及びロード素子２の活性層９及び14として働く。
３に参照されるように、プレナ型のＩＧＦＥＴで構成さ
れ、ガラスウェハ素子基板(絶縁基板15)とＳiＯx絶縁膜
（ゲート絶縁膜10）との間のクロム薄膜はゲート電極８
として働き、ゲート絶縁膜10上のクロム薄膜を下地とす
る一対の金属膜はドレイン電極６及びソース電極７とし
て働く。又、π−共役系の高分子であるポリ(２,５-チ
エニレンビニレン)即ちＰＴＶは、何らドーピング処理
を施さなくても半導体特性を示し、スイッチング素子１
及びロード素子２の活性層９及び14として働く。
【００４７】ここで、スイッチング素子１のチャネル幅
(Ｗ)及びチャネル長(Ｌ)は、それぞれ２mm、2.5μmであ
り、又、ロード素子２のチャネル幅(Ｗ)及びチャネル長
(Ｌ)は、それぞれ400μm、2.5μmである。図11はこうし
て得られたスイッチング素子１の電気特性を示し、横軸
はソース電極７及びドレイン電極６間の電圧ＶDS、縦軸
はソース電極７及びドレイン電極６間の電流ＩDであ
る。ここでは、異なるゲート電圧ＶG（＝-1Ｖ、-2Ｖ、…、
-5Ｖ)での各静特性を示し、この静特性より、活性層９
にチャネルが形成され始めるときのしきい値電圧Ｖ
THが、ほぼ０Ｖであること、並びに、キャリア移動度μ
が、1×10-1cm2／Ｖ・secであることが求められる。
(Ｗ)及びチャネル長(Ｌ)は、それぞれ２mm、2.5μmであ
り、又、ロード素子２のチャネル幅(Ｗ)及びチャネル長
(Ｌ)は、それぞれ400μm、2.5μmである。図11はこうし
て得られたスイッチング素子１の電気特性を示し、横軸
はソース電極７及びドレイン電極６間の電圧ＶDS、縦軸
はソース電極７及びドレイン電極６間の電流ＩDであ
る。ここでは、異なるゲート電圧ＶG（＝-1Ｖ、-2Ｖ、…、
-5Ｖ)での各静特性を示し、この静特性より、活性層９
にチャネルが形成され始めるときのしきい値電圧Ｖ
THが、ほぼ０Ｖであること、並びに、キャリア移動度μ
が、1×10-1cm2／Ｖ・secであることが求められる。
【００４８】一方、ロード素子２をＩＧＦＥＴからなる
飽和ロード素子(図２)とするため、電源電圧ＶDDが印加
されるドレイン電極11（ゲート絶縁膜10を介してゲート
電極13から隔離されている）を、ロード素子２の外側で
ゲート電極13と結線する。これにより、ＶDD＝ＶGGとな
り、理想的には、トランジスタ特性におけるピンチオフ
による電流飽和開始時点の電流値を示すようになる。こ
のような飽和ロード素子２のロードラインを図11に示>
す。ここで、横軸はロード素子２のゲート電圧ＶGG即ち
電源電圧ＶDDである。又、スイッチング素子１と組み合
わせたインバータの入出力特性は前述したように図９の
ようになる。
飽和ロード素子(図２)とするため、電源電圧ＶDDが印加
されるドレイン電極11（ゲート絶縁膜10を介してゲート
電極13から隔離されている）を、ロード素子２の外側で
ゲート電極13と結線する。これにより、ＶDD＝ＶGGとな
り、理想的には、トランジスタ特性におけるピンチオフ
による電流飽和開始時点の電流値を示すようになる。こ
のような飽和ロード素子２のロードラインを図11に示>
す。ここで、横軸はロード素子２のゲート電圧ＶGG即ち
電源電圧ＶDDである。又、スイッチング素子１と組み合
わせたインバータの入出力特性は前述したように図９の
ようになる。
【００４９】以上、ロード素子２を飽和ロード素子とし
て説明したが、図５及び図６のような不飽和ロード素子
の場合も上記と同様に作製することができる。この場
合、電源電圧ＶDD及びゲート電圧ＶGGは必ずしも一致せ
ず、ロード素子２のチャネル抵抗値がゲート電圧ＶGGに
より任意に設定される。しかし、前述のように、ゲート
しきい値電圧ＶTHがほぼ０Ｖなので、ゲート電圧ＶGGを
電源電圧ＶDDと一致させてロード素子２の電流飽和領域
で用いたときには、上記飽和ロード素子の場合の特性と
一致し、インバータの入出力特性も図９と同様になる。
て説明したが、図５及び図６のような不飽和ロード素子
の場合も上記と同様に作製することができる。この場
合、電源電圧ＶDD及びゲート電圧ＶGGは必ずしも一致せ
ず、ロード素子２のチャネル抵抗値がゲート電圧ＶGGに
より任意に設定される。しかし、前述のように、ゲート
しきい値電圧ＶTHがほぼ０Ｖなので、ゲート電圧ＶGGを
電源電圧ＶDDと一致させてロード素子２の電流飽和領域
で用いたときには、上記飽和ロード素子の場合の特性と
一致し、インバータの入出力特性も図９と同様になる。
【００５０】以上のように、ＩＣ回路等の基本構成要素
となるインバータに、有機ＦＥＴを２個組み合わせたも
のをモノシリックに作成した有機インバータ素子を用い
ることができる。従って、従来よりも簡単なプロセスで
大面積基板上に素子を作成でき、集積度が向上するうえ
コストが低減される。このとき、入力電圧ＶＩＮに対し
逆電圧の出力電圧ＶＯＵＴが得られ、インバータ特性を
損なうこともない。又、同様のインバータを奇数個接続
した構造のリンク発信器も作成可能となる。
となるインバータに、有機ＦＥＴを２個組み合わせたも
のをモノシリックに作成した有機インバータ素子を用い
ることができる。従って、従来よりも簡単なプロセスで
大面積基板上に素子を作成でき、集積度が向上するうえ
コストが低減される。このとき、入力電圧ＶＩＮに対し
逆電圧の出力電圧ＶＯＵＴが得られ、インバータ特性を
損なうこともない。又、同様のインバータを奇数個接続
した構造のリンク発信器も作成可能となる。
【００５１】
【発明の効果】以上のようにこの発明によれば、絶縁基
板表面に間隔をあけて設けられたスイッチング素子及び
ロード素子に、金属または無機酸化物からなるゲート電
極と、ゲート電極に対向するように配置された金属から
なるソース電極及びドレイン電極と、ソース電極とドレ
イン電極との間に電流通路を形成するための活性層とか
らなる電界効果トランジスタを用いたモノリシック構造
のインバータであって、スイッチング素子の活性層とロ
ード素子の活性層とを、スイッチング素子とロード素子
との基板上を一種類の有機半導体で覆い一度に形成され
た有機半導体の一体の薄膜で構成したので、プロセスが
簡単で且つ安価な有機半導体を用いて、種々のＩＣ回路
の基本構成素子となる応用範囲の広いインバータが得ら
れる効果がある。
板表面に間隔をあけて設けられたスイッチング素子及び
ロード素子に、金属または無機酸化物からなるゲート電
極と、ゲート電極に対向するように配置された金属から
なるソース電極及びドレイン電極と、ソース電極とドレ
イン電極との間に電流通路を形成するための活性層とか
らなる電界効果トランジスタを用いたモノリシック構造
のインバータであって、スイッチング素子の活性層とロ
ード素子の活性層とを、スイッチング素子とロード素子
との基板上を一種類の有機半導体で覆い一度に形成され
た有機半導体の一体の薄膜で構成したので、プロセスが
簡単で且つ安価な有機半導体を用いて、種々のＩＣ回路
の基本構成素子となる応用範囲の広いインバータが得ら
れる効果がある。
【図１】この発明の一実施例の構造を示す平面図であ
る。
る。
【図２】図１の結線状態を示す回路図である。
【図３】図１内のスイッチング素子の構造を示す断面図
である。
である。
【図４】図１内のロード素子を他の飽和ロード素子とし
た場合のこの発明の他の実施例の結線状態を示す回路図
である。
た場合のこの発明の他の実施例の結線状態を示す回路図
である。
【図５】図１内のロード素子を不飽和ロード素子とした
場合のこの発明の他の実施例の結線状態を示す回路図で
ある。
場合のこの発明の他の実施例の結線状態を示す回路図で
ある。
【図６】図５のインバータ全体の構造を示す平面図であ
る。
る。
【図７】インバータを相補性ＦＥＴとした場合のこの発
明の他の実施例の結線状態を示す回路図である。
明の他の実施例の結線状態を示す回路図である。
【図８】図１内のロード素子を線形抵抗器とした場合の
この発明の他の実施例の結線状態を示す回路図である。
この発明の他の実施例の結線状態を示す回路図である。
【図９】この発明によるインバータの入出力特性を示す
特性図である。
特性図である。
【図１０】図１及び図２のインバータを奇数個連結して
リング発振器とした場合のこの発明の他の実施例の結線
状態を示す回路図である。
リング発振器とした場合のこの発明の他の実施例の結線
状態を示す回路図である。
【図１１】この発明によるスイッチング素子及びロード
素子の特性を示す特性図である。
素子の特性を示す特性図である。
１ スイッチング素子
２ ロード素子
６、11 ドレイン電極
７、12 ソース電極
８、13 ゲート電極
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 土居 秀二
茨城県つくば市北原６番 住友化学工業
株式会社 筑波研究所内
(72)発明者 渕上 宏幸
尼崎市塚口本町８丁目１番１号 三菱電
機株式会社材料研究所内
(72)発明者 津村 顯
尼崎市塚口本町８丁目１番１号 三菱電
機株式会社材料研究所内
(72)発明者 肥塚 裕至
尼崎市塚口本町８丁目１番１号 三菱電
機株式会社材料研究所内
(56)参考文献 特開 昭58−107646（ＪＰ，Ａ)
特開 昭64−36076（ＪＰ，Ａ)
国際公開90／08402（ＷＯ，Ａ１)
Claims (3)
- 【請求項１】 絶縁基板表面に間隔をあけて設けられた
スイッチング素子及びロード素子に、金属または無機酸
化物からなるゲート電極と、前記ゲート電極に対向する
ように配置された金属からなるソース電極及びドレイン
電極と、前記ソース電極と前記ドレイン電極との間に電
流通路を形成するための活性層とからなる電界効果トラ
ンジスタを用いたモノリシック構造のインバータであっ
て、 前記スイッチング素子の活性層と前記ロード素子の活性
層とを、前記スイッチング素子と前記ロード素子との基
板上を一種類の有機半導体で覆い一度に形成された前記
有機半導体の一体の薄膜で構成したことを特徴とするイ
ンバータ。 - 【請求項２】 前記スイッチング素子及び前記ロード素
子の活性層を、前駆体を変換してなるπ−共役系ポリマ
薄膜で構成したことを特徴とする請求項１に記載のイン
バータ。 - 【請求項３】 前記スイッチング素子及び前記ロード素
子の活性層を、ポリ（２、５−チエニレンビニレン）ま
たはその誘導体の薄膜で構成したことを特徴とする請求
項２に記載のインバータ。
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|---|---|---|---|
| JP05757491A JP3522771B2 (ja) | 1991-03-22 | 1991-03-22 | インバータ |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05757491A JP3522771B2 (ja) | 1991-03-22 | 1991-03-22 | インバータ |
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| Publication Number | Publication Date |
|---|---|
| JPH05152560A JPH05152560A (ja) | 1993-06-18 |
| JP3522771B2 true JP3522771B2 (ja) | 2004-04-26 |
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ID=13059624
Family Applications (1)
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|---|---|---|---|
| JP05757491A Expired - Fee Related JP3522771B2 (ja) | 1991-03-22 | 1991-03-22 | インバータ |
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|---|---|---|---|---|
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| WO2001027998A1 (en) * | 1999-10-11 | 2001-04-19 | Koninklijke Philips Electronics N.V. | Integrated circuit |
| DE10045192A1 (de) | 2000-09-13 | 2002-04-04 | Siemens Ag | Organischer Datenspeicher, RFID-Tag mit organischem Datenspeicher, Verwendung eines organischen Datenspeichers |
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| GB2371910A (en) * | 2001-01-31 | 2002-08-07 | Seiko Epson Corp | Display devices |
| DE10212640B4 (de) * | 2002-03-21 | 2004-02-05 | Siemens Ag | Logische Bauteile aus organischen Feldeffekttransistoren |
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| AU2003290272A1 (en) * | 2002-12-20 | 2004-07-14 | Avecia Limited | Improvements in and relating to organic semiconducting materials |
| ATE359545T1 (de) * | 2003-01-28 | 2007-05-15 | Koninkl Philips Electronics Nv | Elektronische vorrichtung |
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| US6989697B2 (en) * | 2004-01-15 | 2006-01-24 | Organicid, Inc. | Non-quasistatic phase lock loop frequency divider circuit |
| JP2006013108A (ja) * | 2004-06-25 | 2006-01-12 | Ricoh Co Ltd | 集積回路およびその製造方法 |
| JP4569207B2 (ja) * | 2004-07-28 | 2010-10-27 | ソニー株式会社 | 電界効果型トランジスタの製造方法 |
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| JP2006093725A (ja) * | 2005-10-18 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 電子デバイス |
| KR100801961B1 (ko) * | 2006-05-26 | 2008-02-12 | 한국전자통신연구원 | 듀얼 게이트 유기트랜지스터를 이용한 인버터 |
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| KR100816498B1 (ko) * | 2006-12-07 | 2008-03-24 | 한국전자통신연구원 | 표면 처리된 층을 포함하는 유기 인버터 및 그 제조 방법 |
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| KR20180094132A (ko) * | 2009-09-24 | 2018-08-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 구동 회로, 상기 구동 회로를 포함하는 표시 장치, 및 상기 표시 장치를 포함하는 전자 기기 |
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| JPS55142477U (ja) * | 1979-03-30 | 1980-10-13 | ||
| JPS5674468A (en) * | 1979-11-15 | 1981-06-19 | Matsushita Electric Works Ltd | Storage hopper for granular molding material |
| JPS61132295U (ja) * | 1985-02-08 | 1986-08-18 | ||
| JPS6270752U (ja) * | 1985-10-23 | 1987-05-06 | ||
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-
1991
- 1991-03-22 JP JP05757491A patent/JP3522771B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010013621A1 (ja) | 2008-07-30 | 2010-02-04 | 住友化学株式会社 | 半導体装置の製造方法および半導体装置 |
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| JPH05152560A (ja) | 1993-06-18 |
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