JP2005235311A - 信号伝送回路 - Google Patents
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Abstract
【課題】 チップ面積の増加を抑えながら、出力のノイズの小さい信号伝送回路を提供することを目的とする。
【解決手段】 第1のパルスにより出力を制御する第1のスイッチと、ゲートの入力信号により第1の出力ラインに信号を出力する第1のソースフォロアと、該ソースフォロアのゲート−ソース間に接続された第1の容量と、入力信号レベルにより出力端子を基準電位に固定する第1の回路と、第2のパルスにより出力を制御する第2のスイッチと、ゲートの入力信号により、次段に出力信号を供給するとともに、第2の出力ラインに信号を出力する第2のソースフォロアと、該ソースフォロアのゲート−ソース間に接続された第2の容量と、ソースの入力信号レベルに基づいて出力端子を基準電位に固定する第2の回路とにより、チップ面積の増加を抑えて、出力ノイズの小さい信号伝送回路を提供する
【選択図】 図1
Description
本発明は、固体撮像装置、液晶ディスプレイ、メモリ装置等を駆動する為のシフトレジスタに使用して好適な信号伝送回路に関する。
図11は、NMOSトランジスタのみで構成された従来の信号伝送回路の一例として、特許文献1に記載されている信号伝送回路の一部を示したものである。
図に示すように、入力端子φSTは、MOSトランジスタM1を介して、MOSトランジスタM2のゲートに、MOSトランジスタM3を通じて接地ラインGNDに接続されている。MOSトランジスタM2のゲートソース間には、ブートストラップ用容量C1が接続され、MOSトランジスタM2のソースは、MOSトランジスタM51を介して、MOSトランジスタM52のゲートに接続されている。
図に示すように、入力端子φSTは、MOSトランジスタM1を介して、MOSトランジスタM2のゲートに、MOSトランジスタM3を通じて接地ラインGNDに接続されている。MOSトランジスタM2のゲートソース間には、ブートストラップ用容量C1が接続され、MOSトランジスタM2のソースは、MOSトランジスタM51を介して、MOSトランジスタM52のゲートに接続されている。
また、MOSトランジスタM2のソースは、MOSトランジスタM4およびMOSトランジスタM53を介して、接地ラインGNDに接続されている。MOSトランジスタM52のゲートソース間には、ブートストラップ用容量C51が接続され、MOSトランジスタM52のソースは、MOSトランジスタM14を介して、接地ラインGNDに接続されており、MOSトランジスタM52のソースが次段の回路に接続されている。
また、クロック端子φ1は、トランジスタM1、M4のゲートおよび、トランジスタM52のドレインに接続され、クロック端子φ2がトランジスタM51、M14のゲートおよび、トランジスタM2のドレインに接続されている。以降、このトランジスタとブートストラップ用容量の回路が順次繰り返し接続された構成になっている。また、OUT1、OUT2、・・・は出力ライン、G2、 G52・・・はトランジスタM2、 M52・・・のゲートライン、Cs1はG2、 G52・・・に付加しているブートストラップ効果に寄与しない寄生容量、CDGは、ドレインゲート間容量、CLは出力容量である。
図12は、図11の信号伝送回路の概略動作を説明するタイミングチャートであり、図11の回路において、クロック端子φ1, φ2, 入力端子φSTにはそれぞれ図12の φ1, φ2, φSTに示す信号が与えられ、GNDは接地電位である。ここで、入力端子φST,クロック端子φ1, φ2 のハイレベル電位をVH, MOSトランジスタのしきい値をすべてVthと定義する。
図12において、まず、入力端子φSTおよびクロック端子φ1がハイレベルになると、トランジスタM1が導通状態となる。そのため、入力端子φSTのハイレベル信号がトランジスタM1に伝送され、ブートストラップ用容量C1に電荷が蓄積される。これにより、図12のVG2に示すようにトランジスタM2のゲートラインG2の電位がハイレベルとなる。この時、トランジスタM2のゲートラインのG2ハイレベル電位をVH ’とすると、数1のようになる。
また、トランジスタM2のゲートラインG2の電位VG2がハイレベルになると、トランジスタM2が導通状態となる。そのため、出力ラインOUT1の電位VOUT1にクロック端子φ2のローレベルが出力される。
次に、クロック端子φ2がハイレベルになると、ブートストラップ用容量C1を通じて、トランジスタM2のゲートラインG2の電位VG2が、数2だけ上昇する。
但し、CS1はトランジスタM2のゲートに起因するブートストラップ効果に寄与しない寄生容量である。
これにより、トランジスタM2のゲートラインG2の電位VG2は、数3となり、このとき、数4の関係にあると、トランジスタM2のソースには、クロック端子φ2のハイレベルが抜き出される。
次に、クロック端子φ2がハイレベルになると、ブートストラップ用容量C1を通じて、トランジスタM2のゲートラインG2の電位VG2が、数2だけ上昇する。
但し、CS1はトランジスタM2のゲートに起因するブートストラップ効果に寄与しない寄生容量である。
これにより、トランジスタM2のゲートラインG2の電位VG2は、数3となり、このとき、数4の関係にあると、トランジスタM2のソースには、クロック端子φ2のハイレベルが抜き出される。
したがって、図12のVOUT1に示すように出力ラインOUT1の電位にパルスが取り出される。このとき、同時に、クロック端子φ2に同期して、トランジスタM51が導通状態となる。これによって、ブートストラップ容量C51に電荷が蓄積されるため、図12のVG52に示すようにトランジスタM52のゲートラインG52の電位がハイレベルとなる。
次に、再びクロック端子φ1がハイレベルになると、ブートストラップ用容量C51を介して、トランジスタM52のゲートラインG52の電位VG52がクロック端子φ1のハイレベル電位VHより高い電圧に持ち上げられる。これにより、トランジスタM52のソースにクロック端子φ1のハイレベルが抜き出され、図12のVOUT2に示すように出力ラインOUT2の電位にパルスが取り出される。
同様にして、図11のトランジスタM102のゲートラインG102, 出力ラインOUT3, トランジスタM152のゲートライン G152, 出力ラインOUT4の電位は、それぞれ、図12のVG102, VOUT3, VG152, VOUT4のようになる。したがって、この回路においては、入力端子φSTのハイレベル信号が順次伝送され、出力ラインOUT1、 OUT2、 OUT3、 OUT4に順次パルスが取り出される。
図13は、NMOSトランジスタのみで構成された従来の信号伝送回路の一例として、特許文献2に記載されている信号伝送回路の一部である。
入力端子φSTは、MOSトランジスタM1を介して、MOSトランジスタM2のゲートおよび、MOSトランジスタM12のゲートに接続され、MOSトランジスタM2のゲートソース間にはブートストラップ用容量C1が接続されている。
入力端子φSTは、MOSトランジスタM1を介して、MOSトランジスタM2のゲートおよび、MOSトランジスタM12のゲートに接続され、MOSトランジスタM2のゲートソース間にはブートストラップ用容量C1が接続されている。
MOSトランジスタM2のソースは、MOSトランジスタM51を介して、MOSトランジスタM52のゲートおよびMOSトランジスタM62のゲートに接続されている。またMOSトランジスタM2のソースは、MOSトランジスタM13を介して、接地ラインGNDに接続され、MOSトランジスタM52のゲートソース間にはブートストラップ用容量C51が接続されている。
また、MOSトランジスタM52のソースは、MOSトランジスタM63を介して、接地ラインGNDに接続され、MOSトランジスタM52のソースが次段の回路に接続されている。さらに、クロック端子φ1がMOSトランジスタM1、M11のゲートおよびMOSトランジスタM52のドレインに接続され、クロック端子φ2がMOSトランジスタM51、M61のゲートおよびMOSトランジスタM2のドレインに接続されている。
また、MOSトランジスタM11、M61のドレインは、電源ラインVDDに、MOSトランジスタM11、M61のソースはそれぞれ、トランジスタM13、M63のゲートおよびMOSトランジスタM12、M62のドレインに接続され、MOSトランジスタM12、M62のソースは接地ラインGNDに接続されている。そして、以降、このトランジスタとブートストラップ用容量の回路が順次繰り返し接続されている。ここで、OUT1、 OUT2・・・は出力ライン、G2、 G52・・・はトランジスタM2、M52・・・のゲートライン、CS1はG2、 G52・・・に付加しているブートストラップ効果に寄与しない寄生容量、CS2はトランジスタM12、 M62・・・のゲートに起因するブートストラップ効果に寄与しない寄生容量、10、60、110、160は出力ラインの固定部である。
次に、図14のタイミングチャートを用いて、図13の信号伝送回路の概略動作を説明する。
図13の回路において、クロック端子φ1, φ2, 入力端子φSTには、それぞれ図14に示す φ1, φ2, φST信号を供給し、VDDは電源電位、GNDは接地電位とする。
ここで、入力端子φST, クロック端子φ1, φ2のハイレベル電位をVH, MOSトランジスタのしきい値をすべてVthと定義する。
図13の回路において、クロック端子φ1, φ2, 入力端子φSTには、それぞれ図14に示す φ1, φ2, φST信号を供給し、VDDは電源電位、GNDは接地電位とする。
ここで、入力端子φST, クロック端子φ1, φ2のハイレベル電位をVH, MOSトランジスタのしきい値をすべてVthと定義する。
まず、入力端子φSTおよびクロック端子φ1がハイレベルになると、トランジスタM1が導通状態となり、入力端子の信号φSTがトランジスタM1に伝送され、ブートストラップ用容量C1に電荷が蓄積される。そのため、図14のVG2に示すようにトランジスタM2のゲートラインG2の電位がハイレベルとなる。この時、トランジスタM2のゲートラインG2のハイレベル電位をVH ’とすると、数5のようになる。
また、トランジスタM2のゲートラインG2の電位VG2がハイレベルになると、トランジスタM2が導通状態となり、出力ラインOUT1の電位VOUT1にクロック端子φ2のローレベルが出力される。この時、トランジスタM12も導通状態となるため、図14のVG13に示すようにトランジスタM13のゲートラインG13の電位は接地電位となって、トランジスタM13は遮断状態となる。
次に、クロック端子φ2がハイレベルになると、ブートストラップ用容量C1を介して、トランジスタM2のゲートラインG2の電位VG2が、数6だけ上昇する。
但し、CS1、 Cs2はそれぞれトランジスタM2、M12のゲートに起因するブートストラップ効果に寄与しない寄生容量である。
これにより、トランジスタM2のゲートラインG2の電位VG2は、数7のようになり、
数8のような関係にあれば、トランジスタM2のソースには、クロック端子φ2のハイレベルが抜き出される。この時、トランジスタM13のゲートラインG13の電位VG13は引き続き、接地電位に固定されるため、トランジスタM13は遮断状態のままであって、出力ラインOUT1と切り離されることから、出力ラインOUT1に悪影響を及ぼすことはない。したがって、図14のVOUT1に示すように出力ラインOUT1の電位にパルスが取り出される。
但し、CS1、 Cs2はそれぞれトランジスタM2、M12のゲートに起因するブートストラップ効果に寄与しない寄生容量である。
これにより、トランジスタM2のゲートラインG2の電位VG2は、数7のようになり、
数8のような関係にあれば、トランジスタM2のソースには、クロック端子φ2のハイレベルが抜き出される。この時、トランジスタM13のゲートラインG13の電位VG13は引き続き、接地電位に固定されるため、トランジスタM13は遮断状態のままであって、出力ラインOUT1と切り離されることから、出力ラインOUT1に悪影響を及ぼすことはない。したがって、図14のVOUT1に示すように出力ラインOUT1の電位にパルスが取り出される。
また、このとき同時に、クロック端子φ2のハイレベルに同期して、トランジスタM51が導通状態となる。そのため、ブートストラップ容量C51に電荷が蓄積され、図14のVG52に示すようにトランジスタM52のゲートラインG52の電位がハイレベルとなる。
次に、再びクロック端子φ1がハイレベルになると、ブートストラップ用容量C51を介して、トランジスタM52のゲートラインG52の電位VG52が、クロック端子φ1のハイレベル電位VHよりも高い電位に持ち上げられ、これにより、トランジスタM52のソースにクロック端子φ1のハイレベルが抜き出される。したがって、図14のVOUT2に示すように出力ラインOUT2の電位にパルスが取り出される。
なお、この時、入力端子φSTがローレベルであることから、トランジスタM2のゲートラインG2の電位VG2はローレベルとなり、トランジスタM12が遮断状態となる。一方、トランジスタM11は導通状態であるため、トランジスタM13のゲートラインG13の電位VG13はハイレベルとなる。これにより、トランジスタM13が導通状態になるため、出力ラインOUT1の電位VOUT1は接地電位に固定される。
同様にして、図13のトランジスタM102のゲートラインG102, トランジスタM113のゲートラインG113, 出力ラインOUT3, トランジスタM152のゲートライン G152, トランジスタM162のゲートラインG162, 出力ラインOUT4の電位は、それぞれ図14の VG102, VG113,VOUT3, VG152, VG162, VOUT4のようになる。
したがってこの回路においては、入力端子φSTのハイレベル信号が順次伝送され、出力ラインOUT1、OUT2、OUT3、OUT4に順次パルスが取り出される。
特公平3−75960号公報
特公平5−84967号公報
したがってこの回路においては、入力端子φSTのハイレベル信号が順次伝送され、出力ラインOUT1、OUT2、OUT3、OUT4に順次パルスが取り出される。
しかしながら、図11に示した方法では、出力ラインにおける非選択ラインが高インピーダンスになってしまう。そのため、クロック端子φ1およびφ2の変動に同期したノイズが出力ラインに現れてしまうという問題がある。例えば、出力ラインOUT1の電位VOUT1は、図12に示すように非選択時に、クロック端子φ2のハイレベルに同期して、トランジスタM2のCDG, ブートストラップ用容量C1を介した電位上昇が、数9のようになる。
但し、CDGはドレインゲート間容量、CLは出力容量、C1はブートストラップ容量である。
但し、CDGはドレインゲート間容量、CLは出力容量、C1はブートストラップ容量である。
さらに、クロック端子φ1がハイレベルからローレベルになると、主に、トランジスタM1、M4のクロックフィードスルーによる出力低下が起こり、同様の現象がすべての出力ラインに現れてしまう。したがって、これにより、非選択出力ラインのクロック端子に同期するノイズが問題となる。
また、この方法では、飛び込みノイズによる影響も考慮されていないという問題もある。
また、この方法では、飛び込みノイズによる影響も考慮されていないという問題もある。
一方、図13に示した方法では、非選択ラインが接地電位に固定されるため、図11で示した非選択ラインのクロック端子に同期するノイズについては解消される。しかし、数7で示すように、トランジスタM2のゲートラインG2での電位の上昇分が、寄生容量CS1, CS2の両者により低減されるため、確実に動作させるにはブートストラップ用容量C1を大きくする必要があり、チップ面積が大きくなるといった問題がある。
そこで、本発明は、上述の問題点に鑑みてなされたものであり、チップ面積の増加を抑えながら、出力のノイズの小さい信号伝送回路を提供することを目的とする。
請求項1に係る発明は、入力信号としてスタート信号又は前段からの出力信号を入力し、第1の制御パルスにより信号の出力を制御する第1のスイッチ素子と、該第1のスイッチ素子の出力端子に接続されたゲートと、該第1の制御パルスとは異なる位相を有する第2の制御パルスが供給されるドレインとを有し、ゲートに入力された信号に基づいて第1の出力ラインに信号を出力する第1のソースフォロアと、該第1のソースフォロアのゲート−ソース間に接続された第1の容量成分と、前記入力信号が供給される入力端子と前記第1のソースフォロアのソースに接続された出力端子とを有し、前記入力信号のレベルに応じその出力端子を基準電位に固定する第1の基準電位固定回路と、前記第1のソースフォロアのソースから供給された信号を入力し、前記第2の制御パルスにより信号の出力を制御する第2のスイッチ素子と、該第2のスイッチ素子の出力端子に接続されたゲートと、前記第1の制御パルスが供給されるドレインと、次段へ出力信号を供給するとともに、第2の出力ラインに信号を出力するソースとを備えた第2のソースフォロアと、該第2のソースフォロアのゲート−ソース間に接続された第2の容量成分と、前記第1のソースフォロアのソースに接続された入力端子と前記第2のソースフォロアのソースに接続された出力端子とを有し、前記第1のソースフォロアのソースからの入力信号のレベルに応じその出力端子を基準電位に固定する第2の基準電位固定回路とを有することを特徴とする信号伝送回路を提案している。
この発明によれば、非選択である第1または第2の出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができる。加えて、ブートストラップ用の容量を大きくする必要がなく、チップ面積の増加を抑えることができる。
請求項2に係わる発明は、請求項1に記載された信号伝送回路について、前記入力信号が供給されるとともに、出力端子が前記第1の基準電位固定回路の入力端子に接続され、前記入力信号を所定期間保持する第1のサンプルホールド回路と、前記第1のソースフォロアのソースから供給された信号が入力されるとともに、出力端子が前記第2の基準電位固定回路の入力端子に接続され、該第1のソースフォロアのソースから供給された信号を所定期間保持する第2のサンプルホールド回路とを更に有することを特徴とする請求項1に記載された信号伝送回路を提案している。
この発明によれば、非選択である出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができる。加えて、ブートストラップ用の容量を大きくする必要がなく、チップ面積の増加を抑えることができる。さらにサンプルホールド回路により、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
請求項3に係わる発明は、請求項1に記載された信号伝送回路について、入力端子が前記第1のソースフォロアのソースに接続され、出力端子が前記第2の基準電位固定回路の入力端子及び前記第2のスイッチの入力端子に接続されるとともに、前記第1のソースフォロアのソースから供給された信号を所定期間保持する第1のサンプルホールド回路と、入力端子が前記第2のソースフォロアのソースに接続され、出力端子が次段の前記第1の基準電位固定回路の入力端子及び第1のスイッチ素子の入力端子にされるとともに、前記第2のソースフォロアのソースからの信号を所定期間保持する第2のサンプルホールド回路とを更に有することを特徴とする信号伝送回路を提案している。
この発明によれば、非選択である出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができる。加えて、ブートストラップ用の容量を大きくする必要がなく、チップ面積の増加を抑えることができる。さらにサンプルホールド回路により、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
請求項4に係わる発明は、請求項1から請求項3のいずれかに記載された信号伝送回路について、前記第1の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第1のトランジスタと、電源ラインと該第1のトランジスタのドレイン間に接続され、前記第1の制御パルスにより制御される第3のスイッチ素子と、ゲートが前記第1のトランジスタのドレインに接続され、ソースが所定電位に接続されるとともに、ドレインを出力端子とする第2のトランジスタとを有することを特徴とする信号伝送を提案している。
請求項5に係る発明は、請求項1から請求項4までのいずれかに記載された信号伝送回路について、前記第2の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第3のトランジスタと、電源ラインと該第3のトランジスタのドレイン間に接続され、前記第2の制御パルスにより制御される第4のスイッチ素子と、ゲートが該第3のトランジスタのドレインに接続され、ソースが所定電位に接続されるとともに、ドレインを出力端子とする4のトランジスタとを有することを特徴とする信号伝送回路を提案している。
これらの発明によれば、請求項1から請求項3記載の信号伝送回路において、基準電位固定回路をトランジスタ3個で構成でき、簡易な構成で、非選択である出力ラインを基準電位に固定することができる。
請求項6に係わる発明は、請求項1または請求項3のいずれに記載された信号伝送回路について、前記第1の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第1のトランジスタと、ソースが該第1のトランジスタのドレインに接続され、ドレインとゲートとが接続され、該ドレインに前記第1の制御パルスが供給される第3のスイッチ素子と、ゲートが該第1のトランジスタのドレインに接続されるとともに、ソースが所定電位に接続され、ドレインを出力端子とする第2のトランジスタとを有することを特徴とする信号伝送回路を提案している。
請求項7に係る発明は、請求項1から請求項3および請求項6のいずれかに記載された信号伝送回路について、前記第2の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第3のトランジスタと、ソースが該第3のトランジスタのドレインに接続され、ドレインとゲートとが接続され、該ドレインに前記第2の制御パルスが供給される第4のスイッチ素子と、ゲートが該第3のトランジスタのドレインに接続されるとともに、ソースが所定電位に接続され、ドレインを出力端子とする第4のトランジスタと有することを特徴とする信号伝送回路を提案している。
これらの発明によれば、請求項1から請求項3記載の信号伝送回路において、電源ラインを用いることなく、基準電位固定回路をトランジスタ3個で構成でき、簡易な構成で、非選択である出力ラインを基準電位に固定することができる。
請求項8に係わる発明は、請求項2又は請求項3に記載された信号伝送回路について、前記第1及び第2の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第1のトランジスタと、ドレインに電源電圧が供給され、ゲートとソースを前記第1のトランジスタのドレインに接続したディプレッショントランジスタと、ゲートが前記第1のトランジスタのドレインに接続され、ソースが所定電位に接続され、ドレインを出力端子とする第2のトランジスタとを有することを特徴とする信号伝送回路を提案している。
この発明によれば、請求項2から請求項3記載の信号伝送回路において、基準電位固定回路をトランジスタ3個で構成でき、簡易な構成で、非選択である出力ラインを基準電位に固定することができる。加えて、基準電位固定回路において第2のトランジスタのON抵抗を低減することが可能となる。
請求項9に係わる発明は、請求項2又は請求項3に記載された信号伝送回路について、前記第1のサンプルホールド回路は、ゲートに前記第1の制御パルスが供給され、ドレインあるいはソースの一方を入力端子とし、他方を出力端子とする第1のトランジスタであり、前記第2のサンプルホールド回路は、ゲートに前記第2の制御パルスが供給され、ドレインあるいはソースの一方を入力端子とし、他方を出力端子とした第2のトランジスタであることを特徴とする信号伝送回路を提案している。
この発明によれば、請求項2から請求項3の信号伝送回路において、サンプルホールド回路をトランジスタ1個で構成することができ、簡易な構成により、しかも前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
請求項10に係わる発明は、請求項2又は請求項3に記載された信号伝送回路について、前記第1および第2のサンプルホールド回路は、ドレインを入力端子とし、ドレインとゲートとが接続され、ソースを出力端子としたトランジスタと、前記基準電位と前記トランジスタのソースとの接続を後段の対応する前記第1及び第2のサンプルホールド回路の入力信号により制御されるスイッチ素子を有することを特徴とする請求項2又は請求項3に記載された信号伝送回路を提案している。
この発明によれば、請求項2から請求項3記載の信号伝送回路において、サンプルホールド回路をトランジスタ2個で構成することができ、簡易な構成で、しかも前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。加えて、制御パルスをサンプルホールド回路に供給していないため、制御パルスを供給するためのラインの負荷を小さくできるので、動作スピードの向上、ドライバ回路の駆動能力低減が可能となる。
本発明によれば、非選択である出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができるという効果がある。加えて、ブートストラップ用の容量を大きくする必要がなく、チップ面積の増加を抑えることができる。
また、サンプルホールド回路を備えることにより、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
また、本発明によれば、基準電位固定回路を簡単に構成でき、非選択である出力ラインを基準電位に固定することができる。加えて、基準電位固定回路に出力ラインを基準電位に固定するときのON抵抗を低減することが可能となる。
また、本発明によれば、サンプルホールド回路をトランジスタ1個で簡単に構成することができ、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
さらに、本発明によれば、サンプルホールド回路をトランジスタ2個で簡単に構成することができ、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。加えて、制御パルスをサンプルホールド回路に供給していないため、制御パルスを供給するためのラインの負荷を小さくできるので、動作スピードの向上、ドライバ回路の駆動能力低減が可能となる。
また、サンプルホールド回路を備えることにより、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
また、本発明によれば、基準電位固定回路を簡単に構成でき、非選択である出力ラインを基準電位に固定することができる。加えて、基準電位固定回路に出力ラインを基準電位に固定するときのON抵抗を低減することが可能となる。
また、本発明によれば、サンプルホールド回路をトランジスタ1個で簡単に構成することができ、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
さらに、本発明によれば、サンプルホールド回路をトランジスタ2個で簡単に構成することができ、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。加えて、制御パルスをサンプルホールド回路に供給していないため、制御パルスを供給するためのラインの負荷を小さくできるので、動作スピードの向上、ドライバ回路の駆動能力低減が可能となる。
以下、本発明の実施形態に係る信号伝送回路について図1から図10を参照して詳細に説明する。
図1は本発明に関わる信号伝送回路の第1の実施例を示す回路図である。
なお、図13に示した従来例と対応する構成要素には同一の符号を付して示している。
入力端子φSTは、MOSトランジスタM1を通じてMOSトランジスタM2のゲートに接続され、入力端子φSTはMOSトランジスタM12のゲートに接続されている。また、MOSトランジスタM2のゲートソース間にはブートストラップ用容量C1が接続され、MOSトランジスタM2のソースは、MOSトランジスタM51を通じてMOSトランジスタM52のゲートおよびMOSトランジスタM13を通じて接地ラインGNDに接続されている。
なお、図13に示した従来例と対応する構成要素には同一の符号を付して示している。
入力端子φSTは、MOSトランジスタM1を通じてMOSトランジスタM2のゲートに接続され、入力端子φSTはMOSトランジスタM12のゲートに接続されている。また、MOSトランジスタM2のゲートソース間にはブートストラップ用容量C1が接続され、MOSトランジスタM2のソースは、MOSトランジスタM51を通じてMOSトランジスタM52のゲートおよびMOSトランジスタM13を通じて接地ラインGNDに接続されている。
また、MOSトランジスタM2のソースは、MOSトランジスタM62のゲートに接続され、MOSトランジスタM52のゲートソース間にはブートストラップ用容量C51が接続されている。MOSトランジスタM52のソースは、MOSトランジスタM63を介して、接地ラインGNDに接続されている。さらに、MOSトランジスタM52のソースが次段の回路に接続されている。
また、クロック端子φ1はMOSトランジスタM1、M11のゲートおよびMOSトランジスタM52のドレインに接続され、クロック端子φ2はMOSトランジスタM51、 M61のゲートおよびMOSトランジスタM2のドレインに接続されている。MOSトランジスタM11、M61のドレインには、電源ラインVDDが接続されている。
また、MOSトランジスタM11、M61のソースはそれぞれ、トランジスタM13、 M63のゲートおよびMOSトランジスタM12、 M62のドレインに接続され、MOSトランジスタM12、 M62のソースは接地ラインGNDに接続されている。以降、このトランジスタとブートストラップ用容量の回路が順次繰り返し接続される。なお、OUT1、OUT2・・・は出力ライン、G2、 G52・・・は、トランジスタM2、M52・・・のゲートライン、G13、G63はトランジスタM13、M63・・・のゲートライン、CS1はG2、 G52・・・に付加しているブートストラップ効果に寄与しない寄生容量、10、60、110、160は出力ライン固定部である。
次に、図1の信号伝送回路の概略動作を図2のタイミングチャートを用いて説明する。
なお、図1の回路においてクロック端子φ1, φ2, 入力端子φSTには、ぞれぞれ、図2に示すφ1, φ2, φST信号を供給し、VDDは電源電位、GNDは接地電位とする。また、入力端子φST, クロック端子φ1, φ2のハイレベル電位をVH, MOSトランジスタのしきい値をすべてVthと定義する。
なお、図1の回路においてクロック端子φ1, φ2, 入力端子φSTには、ぞれぞれ、図2に示すφ1, φ2, φST信号を供給し、VDDは電源電位、GNDは接地電位とする。また、入力端子φST, クロック端子φ1, φ2のハイレベル電位をVH, MOSトランジスタのしきい値をすべてVthと定義する。
まず、クロック端子φ1および入力端子φSTがハイレベルになると、トランジスタM1が導通状態となり、入力端子φSTのハイレベル信号がトランジスタM1に伝送され、図2に示すように、トランジスタM2のゲートラインG2の電位VG2がハイレベルとなる。ここで、トランジスタM2のゲートラインG2のハイレベル電位をVH ’とすると、VH ’は、数10のようになる。
また、トランジスタM2のゲートラインG2の電位VG2がハイレベルとなることで、トランジスタM2が導通状態となり、出力ラインOUT1の電位VOUT1にクロック端子φ2のローレベルが出力される。
一方、図1の10に示す出力ライン固定部において、入力端子φSTがハイレベルになると、トランジスタM12が導通状態となり、トランジスタM13のゲートラインG13の電位は、図3のVG13で示すように、接地電位になる。したがって、トランジスタM13は遮断状態となり、出力ラインOUT1と切り離されるため出力ラインOUT1に悪影響を及ぼさない。
一方、図1の10に示す出力ライン固定部において、入力端子φSTがハイレベルになると、トランジスタM12が導通状態となり、トランジスタM13のゲートラインG13の電位は、図3のVG13で示すように、接地電位になる。したがって、トランジスタM13は遮断状態となり、出力ラインOUT1と切り離されるため出力ラインOUT1に悪影響を及ぼさない。
次に、クロック端子φ2がハイレベルになると、ブートストラップ用容量C1を通じて、トランジスタM2のゲートラインG2の電位VG2が、数11だけ上昇する。
但し、CS1はトランジスタM2のゲートに起因するブートストラップ効果に寄与しない寄生容量である。
但し、CS1はトランジスタM2のゲートに起因するブートストラップ効果に寄与しない寄生容量である。
これにより、トランジスタM2のゲートラインG2の電位VG2は、数12のようになる。
この時、数13のような関係であれば、トランジスタM2のソースには、クロック端子φ2のハイレベルが抜き出される。したがって、図2のVOUT1に示すように出力ラインOUT1にパルスが取り出される。このとき同時に、クロック端子φ2に同期して、トランジスタM51が導通状態となるので、図2のVG52に示すようにトランジスタM52のゲートラインG52の電位がハイレベルとなる。
この時、数13のような関係であれば、トランジスタM2のソースには、クロック端子φ2のハイレベルが抜き出される。したがって、図2のVOUT1に示すように出力ラインOUT1にパルスが取り出される。このとき同時に、クロック端子φ2に同期して、トランジスタM51が導通状態となるので、図2のVG52に示すようにトランジスタM52のゲートラインG52の電位がハイレベルとなる。
また、この時、図1の60に示す出力ライン固定部において、前段の出力信号VOUT1のハイレベルが入力されるため、トランジスタM62が導通状態となり、トランジスタM63のゲートラインG63の電位は、図2のVG63で示すように、接地電位となる。したがって、トランジスタM63は遮断状態となり、出力ラインOUT2と切り離されるため出力ラインOUT2に悪影響を及ぼさない。
次に、再びクロック端子φ1がハイレベルになると、ブートストラップ用容量C51を介して、トランジスタM52のゲートラインG52の電位VG52が、クロック端子φ1のハイレベル電位VHより高い電位に持ち上げられ、これにより、トランジスタM52のソースにクロック端子φ1のハイレベルが抜き出される。したがって、図2のVOUT2に示すように出力ラインOUT2の電位にパルスが取り出される。
また、この時、図1の10に示す出力ライン固定部において、入力端子φSTのローレベルが入力されるので、トランジスタM12は遮断状態となる。また、トランジスタM11にはクロック端子φ1のハイレベルが入力されるため導通状態となる。さらに、トランジスタM11は導通状態であるため、トランジスタM13のゲートラインG13の電位VG13はハイレベルとなる。したがって、トランジスタM13は導通状態となり、出力ラインOUT1の電位VOUT1は接地電位に固定される。
同様にして、図1のトランジスタM102のゲートラインG102, トランジスタM113のゲートラインG113, 出力ラインOUT3, トランジスタM152のゲートライン G152, トランジスタM163のゲートラインG163, 出力ラインOUT4の電位は、それぞれ、図2の VG102, VG113, VOUT3, VG152, VG162, VOUT4のようになる。こうして、入力端子φSTのハイレベル信号の伝送が行なわれる。
このように、図1の回路によれば、非選択である出力ラインが、出力ライン固定部10、60・・・により、接地電位に固定されているため、クロック端子φ1あるいはφ2の変動に同期した出力ノイズを抑圧することができる。
加えて、出力ライン固定部10、60・・・の制御を、入力信号または前段の出力で行なっているため、トランジスタM2、 M52・・・のゲートラインG2、 G52・・・に余計な寄生容量が付加されない。したがって、ブートストラップ用容量を大きくする必要がなく、チップ面積の増加を抑えることができる。
加えて、出力ライン固定部10、60・・・の制御を、入力信号または前段の出力で行なっているため、トランジスタM2、 M52・・・のゲートラインG2、 G52・・・に余計な寄生容量が付加されない。したがって、ブートストラップ用容量を大きくする必要がなく、チップ面積の増加を抑えることができる。
次に、図3は、図1における出力ライン固定部10、60・・・を別の構成例で示したものである。
つまり、図1におけるMOSトランジスタM11、 M61・・・を、図3のMOSトランジスタM14、 M64・・・のように変更したもので、図3のMOSトランジスタM14、 M64・・・ではゲートおよびドレインをクロック端子に接続するように変更している。それ以外の構成は図1と同一であり、タイミングチャートは図2と同じである。
つまり、図1におけるMOSトランジスタM11、 M61・・・を、図3のMOSトランジスタM14、 M64・・・のように変更したもので、図3のMOSトランジスタM14、 M64・・・ではゲートおよびドレインをクロック端子に接続するように変更している。それ以外の構成は図1と同一であり、タイミングチャートは図2と同じである。
図3の回路を用いて、出力ライン固定部の動作を以下に説明する。
まず、入力端子φSTおよびクロック端子φ1がハイレベルになると、出力ライン固定部10において、トランジスタM12及びM14は導通状態となる。そのため、図2のVG13に示すようにトランジスタM13のゲートラインG13の電位は接地電位になる。これにより、トランジスタM13は遮断状態となるため、出力ラインOUT1と切り離される。
まず、入力端子φSTおよびクロック端子φ1がハイレベルになると、出力ライン固定部10において、トランジスタM12及びM14は導通状態となる。そのため、図2のVG13に示すようにトランジスタM13のゲートラインG13の電位は接地電位になる。これにより、トランジスタM13は遮断状態となるため、出力ラインOUT1と切り離される。
次に、クロック端子φ2がハイレベルになると、図2のVOUT1に示すように出力ラインOUT1の電位にパルスが取り出される。この時、出力ライン固定部60において、前段の出力信号VOUT1のハイレベルが入力されるため、トランジスタM62が導通状態となる。そのため、トランジスタM63のゲートラインG63の電位は、図2のVG63で示すように、接地電位になる。これにより、トランジスタM63は遮断状態となり、出力ラインOUT2と切り離される。
次に、再びクロック端子φ1がハイレベルになると、出力ライン固定部10において、入力端子φSTのローレベルが入力されるため、トランジスタM12は遮断状態となる。一方、トランジスタM14が導通状態となるため、トランジスタM13のゲートラインG13の電位VG13はハイレベルとなる。これにより、トランジスタM13は導通状態となり、出力ラインOUT1の電位VOUT1は、接地電位に固定される。以下同様の動作が繰り返される。このように、図1において、出力ライン固定部10、60・・・を、図3のように構成することで、電源ラインVDDを用いないで、非選択である出力ラインを接地電位に固定することができる。
図4は本発明に係わる信号伝送回路に関する、第2の実施例を示す回路図である。
本回路は、図1の回路に対して、図4に示す20, 70、120、170のサンプルホールド部(以下SH部と呼ぶ)を加えたものである。SH部20、70・・・はそれぞれ、MOSトランジスタM21、 M71・・・で構成されている。MOSトランジスタM21、 M71・・・のゲートはクロック端子φ1またはクロック端子φ2に接続され、ドレインは入力端子φSTまたは前段の出力端子に接続され、ソースを出力ライン固定部10、60・・・を構成するトランジスタM12、 M62・・・のゲートに接続されている。なお、第1の実施例と対応する構成要素には同一の符号を付している。
本回路は、図1の回路に対して、図4に示す20, 70、120、170のサンプルホールド部(以下SH部と呼ぶ)を加えたものである。SH部20、70・・・はそれぞれ、MOSトランジスタM21、 M71・・・で構成されている。MOSトランジスタM21、 M71・・・のゲートはクロック端子φ1またはクロック端子φ2に接続され、ドレインは入力端子φSTまたは前段の出力端子に接続され、ソースを出力ライン固定部10、60・・・を構成するトランジスタM12、 M62・・・のゲートに接続されている。なお、第1の実施例と対応する構成要素には同一の符号を付している。
図5に示すタイミングチャートを用いて、図4の信号伝送回路の概略動作を説明する。
まず、クロック端子φ1および入力端子φSTがハイレベルになると、SH部20において、トランジスタM21が導通状態となり、入力端子φSTのハイレベル信号がトランジスタM21を伝送されて、SH部20の出力部G12の電位はハイレベルとなる。これにより、出力ライン固定部10において、トランジスタM12が導通状態となり、トランジスタM13のゲートラインG13の電位VG13は接地電位に固定される。
まず、クロック端子φ1および入力端子φSTがハイレベルになると、SH部20において、トランジスタM21が導通状態となり、入力端子φSTのハイレベル信号がトランジスタM21を伝送されて、SH部20の出力部G12の電位はハイレベルとなる。これにより、出力ライン固定部10において、トランジスタM12が導通状態となり、トランジスタM13のゲートラインG13の電位VG13は接地電位に固定される。
また、トランジスタM13は遮断状態となって、出力ラインOUT1と切り離される。ここで、クロック端子φ1がローレベルに変化しても、SH部20の出力部G12の電位はハイレベルを保持するので、確実にトランジスタM13は遮断状態を継続し、出力ラインOUT1に悪影響を及ぼさない。
次に、クロック端子φ2がハイレベルになると、出力ラインOUT1の電位VOUT1にクロック端子φ2のハイレベルが取り出される。また、SH部70において、トランジスタM71は導通状態となるため、出力信号VOUT1がトランジスタM21を伝送され、SH部70の出力部G62の電位はハイレベルになる。これにより、出力ライン固定部60において、トランジスタM62が導通状態となり、トランジスタM63のゲートラインG63の電位VG63は接地電位に固定される。
したがって、トランジスタM63が遮断状態となって、出力ラインOUT2と切り離される。ここで、同様に、クロック端子φ2がローレベルに変化しても、SH部70の出力部G62の電位はハイレベルを保持するので、確実にトランジスタM63は遮断状態を継続し、出力ラインOUT2に悪影響を与えない。
次に、再び、クロック端子φ1がハイレベルになると、出力ラインOUT2の電位VOUT2にクロックパルスφ1のハイレベルが取り出される。また、SH部20において、トランジスタM21が導通状態となり、入力端子φSTのローレベルが入力されるため、SH部20の出力部G12の電位はローレベルとなる。
そのため、出力ライン固定部10において、トランジスタM12が遮断状態、トランジスタM11が導通状態となって、電源電圧VDDがトランジスタM13のゲートラインG13に伝送されるので、トランジスタM13のゲートラインG13の電位VG13はハイレベルとなる。したがって、トランジスタM13は導通状態となって、出力ラインOUT1の電位VOUT1は接地電位に固定される。以下同様の動作が繰り返される。
したがって、図4の構成の場合でも、第1の実施例と同様に、非選択である出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができる。また、トランジスタM2、M52・・・のゲートラインG2、G52・・・に余計な寄生容量が付加されず、チップ面積の増加を抑えることができる。
さらに、図4の構成によれば、SH部を介して出力ライン固定部を制御しているため、前段の出力が反転した後も、選択時に出力ライン固定部のトランジスタM13のゲートラインG13が接地電位に固定されるので、出力ライン固定部を確実に動作することができる。
次に、図6は、図4における出力ライン固定部10、60・・・を別の構成例で示したものである。
すなわち、図4におけるMOSトランジスタM11、M61・・・を、図6のディプレッションMOSトランジスタM15、M65・・・のように変更したもので、図6のディプレッションMOSトランジスタM15、 M65・・・ではゲートとソースをMOSトランジスタM13、 M63・・・のゲートに接続するように変更している。それ以外の構成は図4と同一であり、タイミングチャートは図5と同じである。ここで、ゲートとソースを接続することにより、ディプレッションMOSトランジスタM15、M65・・・は、形状によって電流値が決まる定電流源として動作する。以下、この出力ライン固定部の動作についてのみ説明する。
すなわち、図4におけるMOSトランジスタM11、M61・・・を、図6のディプレッションMOSトランジスタM15、M65・・・のように変更したもので、図6のディプレッションMOSトランジスタM15、 M65・・・ではゲートとソースをMOSトランジスタM13、 M63・・・のゲートに接続するように変更している。それ以外の構成は図4と同一であり、タイミングチャートは図5と同じである。ここで、ゲートとソースを接続することにより、ディプレッションMOSトランジスタM15、M65・・・は、形状によって電流値が決まる定電流源として動作する。以下、この出力ライン固定部の動作についてのみ説明する。
まず、クロック端子φ1および入力端子φSTがハイレベルになると、SH部20の出力部はハイレベルとなる。したがって、出力ライン固定部10において、トランジスタM12が導通状態となる。これにより、トランジスタM12の電流能力をトランジスタM15の電流能力より大きくすることによって、トランジスタM13のゲートラインG13の電位VG13が接地電位に固定されるため、出力ラインOUT1と切り離される。ここで、クロック端子φ1がローレベルに変化しても、SH部20の出力部G12の電位はハイレベルを保持するので、確実にトランジスタM13は遮断状態を継続し、出力ラインOUT1に悪影響を及ぼさない。
次に、クロック端子φ2がハイレベルになると、SH部70の出力部はハイレベルとなる。したがって、出力ライン固定部60において、トランジスタM62が導通状態となり、トランジスタM63のゲートラインG63の電位VG63が接地電位に固定されるため、出力ラインOUT2と切り離される。ここで、クロック端子φ2がローレベルに変化しても、SH部70の出力部G62の電位はハイレベルを保持するので、確実にトランジスタM63は遮断状態を継続し、出力ラインOUT2に悪影響を及ぼさない。
次に、再びクロック端子φ1がハイレベルになると、SH部20の出力部はローレベルとなる。したがって、出力ライン固定部10において、トランジスタM12が遮断状態となり、また、トランジスタM15は電流を供給するので、トランジスタM13のゲートラインG13の電位VG13は電源電位VDDまで上昇する。これにより、トランジスタM13が導通状態となって、出力ラインOUT1の電位VOUT1は接地電位に固定される。以下同様の動作が繰り返される。
このように、図4において、出力ライン固定部10、60・・・を、図6のように構成した場合でも、非選択時に出力ラインを接地電位に固定できる。加えて、図6の構成によれば、トランジスタM12が遮断状態のときに、トランジスタM13ゲートラインG13の電位VG13を電源電圧VDDの値まで持ち上げることが可能となり、トランジスタM13のON抵抗を低くすることが出来る。また、図4において、出力ライン固定部10、60・・・を、図3のように構成することで、電源ラインVDDを用いないで、非選択である出力ラインを接地電位に固定することができる。
次に、図7は、図4におけるSH部20、 70・・・の構成を変えたものである。
SH部20、 70・・・はMOSトランジスタM22、 M72・・・およびMOSトランジスタM23、 M73・・・で構成し、MOSトランジスタM22、 M72・・・のゲートおよびドレインは、入力端子または前段の出力を接続され、ソースが出力ライン固定部10、60・・・を構成するトランジスタM12、M62・・・のゲートおよびトランジスタM23、 M73・・・のドレインに接続されている。また、トランジスタM23、 M73・・・のソースは接地ラインに接続され、ゲートは次段の出力に接続されている。それ以外の構成は図4と同一であり、タイミングチャートは図5と同じである。以下に図4との相違点についてのみ、動作を説明する。
SH部20、 70・・・はMOSトランジスタM22、 M72・・・およびMOSトランジスタM23、 M73・・・で構成し、MOSトランジスタM22、 M72・・・のゲートおよびドレインは、入力端子または前段の出力を接続され、ソースが出力ライン固定部10、60・・・を構成するトランジスタM12、M62・・・のゲートおよびトランジスタM23、 M73・・・のドレインに接続されている。また、トランジスタM23、 M73・・・のソースは接地ラインに接続され、ゲートは次段の出力に接続されている。それ以外の構成は図4と同一であり、タイミングチャートは図5と同じである。以下に図4との相違点についてのみ、動作を説明する。
まず、クロック端子φ1および入力端子φSTがハイレベルになると、SH部20において、トランジスタM22が導通状態、トランジスタM23が遮断状態となる。そのため、入力端子φSTのハイレベル信号がトランジスタM22を伝送し、SH部20の出力部G12の電位がハイレベルになる。これにより、出力ライン固定部10と出力ラインOUT1は切り離される。ここで、クロック端子φ1がローレベルに変化しても、SH部20の出力部G12の電位はハイレベルを保持するので、確実にトランジスタM13は遮断状態を継続し、出力ラインOUT1に悪影響を及ぼさない。
次に、クロック端子φ2がハイレベルになると、出力ラインOUT1にクロック端子φ2のハイレベルが取り出され、SH部70において、トランジスタM72が導通状態、トランジスタM73が遮断状態となる。そのため、前段の出力ラインOUT1の電位VOUT1がトランジスタM72を伝送し、SH部70の出力部G62の電位はハイレベルになる。これにより、出力ライン固定部60と、出力ラインOUT2は切り離される。ここでクロック端子φ2がローレベルに変化しても、SH部70の出力部G62の電位はハイレベルを保持するので、確実にトランジスタM63は遮断状態を継続し、出力ラインOUT2に悪影響を及ぼさない。
次に、再びクロック端子φ1がハイレベルになると、出力ラインOUT2の電位VOUT2にクロック端子φ1のハイレベルが取り出され、同時に、それがSH部20のトランジスタM23のゲートに入力される。そのため、SH部20において、トランジスタM23が導通状態となり、SH部20の出力部G12はローレベルとなる。これにより、出力ライン固定部10を介し、出力ラインOUT1の電位VOUT1は接地電位に固定される。
このように、図4におけるSH部20、70・・・の構成を、図7のように構成した場合でも、SH部20、70・・・により、出力ライン固定部10、60・・・を制御することができる。加えて、図7の構成によれば、SH部20、 70・・・がクロックラインにつながっていないため、動作スピードの高速化、ドライバ回路の駆動能力低減が可能となる。また、図7の構成においても、出力ライン固定部10、60・・・を図3および図6のように構成することが可能である。
図8は本発明に係わる信号伝送回路に関する、第3の実施例を示す回路図である。
本実施例は、図1で示す第1の実施例に対し、SH部20、70・・・を介し、次段と接続するように変更したもので、それ以外の構成は同一である。なお、第1の実施例と対応する構成要素には同一の符号を付している。以下に第1の実施の形態との相違点についてのみ動作を説明する。
本実施例は、図1で示す第1の実施例に対し、SH部20、70・・・を介し、次段と接続するように変更したもので、それ以外の構成は同一である。なお、第1の実施例と対応する構成要素には同一の符号を付している。以下に第1の実施の形態との相違点についてのみ動作を説明する。
図9のタイミングチャートを用いて、図8の信号伝送回路の概略動作を説明する。
まず、入力端子φSTおよびクロック端子φ1がハイレベルになると、出力ライン固定部10と出力ラインOUT1が切り離される。次に、クロック端子φ2がハイレベルになると、出力ラインOUT1の電位VOUT1にクロック端子φ2のハイレベルが取り出される。また、SH部20のトランジスタM21が導通状態となるので、SH部20の出力部D51がハイレベルとなる。したがって、出力ライン固定部60と出力ラインOUT2が切り離される。ここでクロック端子φ2がローレベルに変化しても、SH部20の出力部D51の電位はハイレベルを保持するので、確実にトランジスタM63は遮断状態を継続し、出力ラインOUT2に悪影響を与えない。
まず、入力端子φSTおよびクロック端子φ1がハイレベルになると、出力ライン固定部10と出力ラインOUT1が切り離される。次に、クロック端子φ2がハイレベルになると、出力ラインOUT1の電位VOUT1にクロック端子φ2のハイレベルが取り出される。また、SH部20のトランジスタM21が導通状態となるので、SH部20の出力部D51がハイレベルとなる。したがって、出力ライン固定部60と出力ラインOUT2が切り離される。ここでクロック端子φ2がローレベルに変化しても、SH部20の出力部D51の電位はハイレベルを保持するので、確実にトランジスタM63は遮断状態を継続し、出力ラインOUT2に悪影響を与えない。
次に、再びクロック端子φ1がハイレベルになると、出力ラインOUT2の電位にクロック端子φ1のハイレベルが取り出され、SH部70の出力部D101がハイレベルとなる。また、出力ライン固定部10により、出力ラインOUT1の電位VOUT1が接地電位に固定される。
次に、再びクロック端子φ2がハイレベルになると、SH部20において、トランジスタM21が導通状態となり、前段の出力VOUT1のローレベルが入力されるため、SH部20の出力部D51がローレベルとなる。したがって、出力ライン固定部60により、出力ラインOUT2の電位VOUT2は接地電位に固定される。以下同様の動作が繰り返される。
したがって、図8で示したように、SH部20、70・・・を介して次段と接続した場合でも、第1の実施例同様に、非選択である出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができる。また、トランジスタM2、M52・・・のゲートラインG2、G52・・・に余計な寄生容量が付加されず、チップ面積の増加を抑えることができる。さらに、図8の構成によれば、SH部を介して出力ライン固定部を制御しているため、前段の出力が反転した後も、選択時に出力ライン固定部のトランジスタM63のゲートラインG63が接地電位に固定されるので、出力ライン固定部を確実に動作することができる。
次に、図10は、図8のSH部に0、70・・・の構成を変えたもので、それ以外の構成は図8と同じであり、タイミングチャートは図9と同一である。図10のようにSH部20、70・・・を構成した場合でも、SH部20、70・・・により、出力ライン固定部を制御することができる。加えてSH部20、70・・・がクロックラインにつながっていないため、動作スピードの高速化、ドライバ回路の駆動能力低減が可能となる。
また、図8、図10において、出力ライン固定部10、60・・・を図3のように構成することで、電源ラインVDDを用いないで、非選択時の出力ラインを接地電位に固定することができる。さらに、図8、図10において、出力ライン固定部10、60・・・を図6のように構成した場合でも、非選択時の出力ラインを接地電位に固定することができる。加えて、トランジスタM12が遮断状態のときに、トランジスタM13ゲートラインG13の電位VG13を電源電圧VDDの値まで持ち上げることが可能となり、トランジスタM13のON抵抗を低くすることができる。
以上、図面を参照して本発明の実施の形態について詳述してきたが、具体的な構成はこれらの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
10、60、110、160・・・出力ライン固定部、20、70、120、170・・・サンプルホールド回路、M1、M2、M3、M4、M11、M12、M13、M14、M15、M21、M22、M23、M51、M52、M53、M61、M62、M63、M64、M65、M71、M72、M73、M101、M102、M103、M104、M111、M112、M113、M114、M121、M122、M123、M151、M152、M153、M161、M162、M163、M171、M172、M173・・・MOSトランジスタ、C1、C51、C101、C151・・・容量、Cs1、Cs2・・・寄生容量、CDG・・・ドレインゲート間容量、CL・・・出力容量
Claims (10)
- 入力信号としてスタート信号又は前段からの出力信号を入力し、第1の制御パルスにより信号の出力を制御する第1のスイッチ素子と、
該第1のスイッチ素子の出力端子に接続されたゲートと、該第1の制御パルスとは異なる位相を有する第2の制御パルスが供給されるドレインとを有し、ゲートに入力された信号に基づいて第1の出力ラインに信号を出力する第1のソースフォロアと、
該第1のソースフォロアのゲート−ソース間に接続された第1の容量成分と、
前記入力信号が供給される入力端子と前記第1のソースフォロアのソースに接続された出力端子とを有し、前記入力信号のレベルに応じその出力端子を基準電位に固定する第1の基準電位固定回路と、
前記第1のソースフォロアのソースから供給された信号を入力し、前記第2の制御パルスにより信号の出力を制御する第2のスイッチ素子と、
該第2のスイッチ素子の出力端子に接続されたゲートと、前記第1の制御パルスが供給されるドレインと、次段へ出力信号を供給するとともに、第2の出力ラインに信号を出力するソースとを備えた第2のソースフォロアと、
該第2のソースフォロアのゲート−ソース間に接続された第2の容量成分と、
前記第1のソースフォロアのソースに接続された入力端子と前記第2のソースフォロアのソースに接続された出力端子とを有し、前記第1のソースフォロアのソースからの入力信号のレベルに応じその出力端子を基準電位に固定する第2の基準電位固定回路と、
を有することを特徴とする信号伝送回路。 - 前記入力信号が供給されるとともに、出力端子が前記第1の基準電位固定回路の入力端子に接続され、前記入力信号を所定期間保持する第1のサンプルホールド回路と、
前記第1のソースフォロアのソースから供給された信号が入力されるとともに、出力端子が前記第2の基準電位固定回路の入力端子に接続され、該第1のソースフォロアのソースから供給された信号を所定期間保持する第2のサンプルホールド回路と、
を更に有することを特徴とする請求項1に記載された信号伝送回路。 - 入力端子が前記第1のソースフォロアのソースに接続され、出力端子が前記第2の基準電位固定回路の入力端子及び前記第2のスイッチの入力端子に接続されるとともに、前記第1のソースフォロアのソースから供給された信号を所定期間保持する第1のサンプルホールド回路と、
入力端子が前記第2のソースフォロアのソースに接続され、出力端子が次段の前記第1の基準電位固定回路の入力端子及び第1のスイッチ素子の入力端子にされるとともに、前記第2のソースフォロアのソースからの信号を所定期間保持する第2のサンプルホールド回路と、
を更に有することを特徴とする請求項1に記載された信号伝送回路。 - 前記第1の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第1のトランジスタと、
電源ラインと該第1のトランジスタのドレイン間に接続され、前記第1の制御パルスにより制御される第3のスイッチ素子と、
ゲートが前記第1のトランジスタのドレインに接続され、ソースが所定電位に接続されるとともに、ドレインを出力端子とする第2のトランジスタと、を有することを特徴とする請求項1から請求項3のいずれかに記載された信号伝送回路。 - 前記第2の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第3のトランジスタと、
電源ラインと該第3のトランジスタのドレイン間に接続され、前記第2の制御パルスにより制御される第4のスイッチ素子と、
ゲートが該第3のトランジスタのドレインに接続され、ソースが所定電位に接続されるとともに、ドレインを出力端子とする4のトランジスタと、
を有することを特徴とする請求項1から請求項4までのいずれかに記載された信号伝送回路。 - 前記第1の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第1のトランジスタと、
ソースが該第1のトランジスタのドレインに接続され、ドレインとゲートとが接続され、該ドレインに前記第1の制御パルスが供給される第3のスイッチ素子と、
ゲートが該第1のトランジスタのドレインに接続されるとともに、ソースが所定電位に接続され、ドレインを出力端子とする第2のトランジスタと、
を有することを特徴とする請求項1または請求項3のいずれに記載された信号伝送回路。 - 前記第2の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第3のトランジスタと、
ソースが該第3のトランジスタのドレインに接続され、ドレインとゲートとが接続され、該ドレインに前記第2の制御パルスが供給される第4のスイッチ素子と、
ゲートが該第3のトランジスタのドレインに接続されるとともに、ソースが所定電位に接続され、ドレインを出力端子とする第4のトランジスタと、
有することを特徴とする請求項1から請求項3および請求項6のいずれかに記載された信号伝送回路。 - 前記第1及び第2の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第1のトランジスタと、
ドレインに電源電圧が供給され、ゲートとソースを前記第1のトランジスタのドレインに接続したディプレッショントランジスタと、
ゲートが前記第1のトランジスタのドレインに接続され、ソースが所定電位に接続され、ドレインを出力端子とする第2のトランジスタと、
を有することを特徴とする請求項2又は請求項3に記載された信号伝送回路。 - 前記第1のサンプルホールド回路は、ゲートに前記第1の制御パルスが供給され、ドレインあるいはソースの一方を入力端子とし、他方を出力端子とする第1のトランジスタであり、
前記第2のサンプルホールド回路は、ゲートに前記第2の制御パルスが供給され、ドレインあるいはソースの一方を入力端子とし、他方を出力端子とした第2のトランジスタであることを特徴とする請求項2又は請求項3に記載された信号伝送回路。 - 前記第1および第2のサンプルホールド回路は、ドレインを入力端子とし、ドレインとゲートとが接続され、ソースを出力端子としたトランジスタと、前記基準電位と前記トランジスタのソースとの接続を後段の対応する前記第1及び第2のサンプルホールド回路の入力信号により制御されるスイッチ素子を有することを特徴とする請求項2又は請求項3に記載された信号伝送回路。
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