JPS58191461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58191461A JPS58191461A JP57074753A JP7475382A JPS58191461A JP S58191461 A JPS58191461 A JP S58191461A JP 57074753 A JP57074753 A JP 57074753A JP 7475382 A JP7475382 A JP 7475382A JP S58191461 A JPS58191461 A JP S58191461A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＭＯＳインバータを含む半導体装置の製造方
法に係シ、特に単結晶シリコン基板およびこの上に層間
絶縁膜を介して堆積された多結晶シリコン膜にそれぞれ
ＭＯＢ ）ランジスタを形成してＭＯＳインバータを構
成する方法に関する。
法に係シ、特に単結晶シリコン基板およびこの上に層間
絶縁膜を介して堆積された多結晶シリコン膜にそれぞれ
ＭＯＢ ）ランジスタを形成してＭＯＳインバータを構
成する方法に関する。
Ｍｏｌ集積回路における論理回路や発振回路として、し
ばしばエンノ・ンスメント／デイゾリーシ、ン型（Ｅ／
Ｄ型）あるいはエンノ・ンスメント／エンハンスメント
型（Ｅ／Ｅ型）の素子構成からなるＭＯＳインバータが
用いられる。たとえば、ｎ−チャネルＥ／Ｅ型からなる
リングオシレーターの回路図を第１図に示す、この回路
図でもわかるように構成要素となるＭＯＳインバータが
多数縦続接続され、最終段の出力信号が第１段部に帰還
される構成となっている。これの構成要素となる１段の
ＭＯＳインバータの平面図を示すとおおむね第２図のご
とくになり、これがくりかえし横に並んでいるわけであ
る。この−かられかるように通常は比較幅の広いチャネ
ル幅ＷＤ１チャネル長ＬＤのドライバ用ＭＯ８）ランジ
スタＱｓ と比較的細長いチャネル＠Ｗ５、チャネル長
ＬＬの負荷用ＭＯＢ ）ランジスタＱｓ からなる。
ばしばエンノ・ンスメント／デイゾリーシ、ン型（Ｅ／
Ｄ型）あるいはエンノ・ンスメント／エンハンスメント
型（Ｅ／Ｅ型）の素子構成からなるＭＯＳインバータが
用いられる。たとえば、ｎ−チャネルＥ／Ｅ型からなる
リングオシレーターの回路図を第１図に示す、この回路
図でもわかるように構成要素となるＭＯＳインバータが
多数縦続接続され、最終段の出力信号が第１段部に帰還
される構成となっている。これの構成要素となる１段の
ＭＯＳインバータの平面図を示すとおおむね第２図のご
とくになり、これがくりかえし横に並んでいるわけであ
る。この−かられかるように通常は比較幅の広いチャネ
ル幅ＷＤ１チャネル長ＬＤのドライバ用ＭＯ８）ランジ
スタＱｓ と比較的細長いチャネル＠Ｗ５、チャネル長
ＬＬの負荷用ＭＯＢ ）ランジスタＱｓ からなる。
である。このことかられかるように占有面積としては、
特に負荷用ＭＯ８）ランジスタ部分が大きな面積金山め
ることになる。このことは集積回路の高密度化と言う観
点からみると、大きな問題である。もっとも第２図は、
問題点を明らかにするためあえてわかシやすいものを選
んだが、いづれにしてもドライバ及び負荷のＭＯＳ ）
ランジスタともに形状の大きくなったものが対として同
一平面上にたくさん並ぶことはやはシチッｌＷＪ積の有
効利用會考えると好ましくない。
特に負荷用ＭＯ８）ランジスタ部分が大きな面積金山め
ることになる。このことは集積回路の高密度化と言う観
点からみると、大きな問題である。もっとも第２図は、
問題点を明らかにするためあえてわかシやすいものを選
んだが、いづれにしてもドライバ及び負荷のＭＯＳ ）
ランジスタともに形状の大きくなったものが対として同
一平面上にたくさん並ぶことはやはシチッｌＷＪ積の有
効利用會考えると好ましくない。
この発明は上記の点に鑑み、ＭＯＳインバータを含む回
路の集積度を飛躊的に向上させることを可能とじ九牛導
体装置の製造方法を提供するものである。
路の集積度を飛躊的に向上させることを可能とじ九牛導
体装置の製造方法を提供するものである。
この発明においては、■ＭＯＳインバータを構成するド
ライバ用ＭＯＢ ）ランジスタを単結晶シリ、コン基板
に形成すること、および■この上に層間絶縁膜を介して
堆積した多結晶シリコン膜に負荷用ＭＯ８トランジスタ
を形成すること、を基本とする。またこの場合に、■ド
ライバ用ＭＯ８）ランジスタについては第１の多結晶シ
リコン膜を用いてｆ−）電極と同時にドレインコンタク
） ’Ｉｌ＆を形成すること、■負荷用ＭＯ８）ランジ
スタについては、第２の多結晶シリコン膜をエネルギー
ビームの走査照射によシ再結晶化処理を行い、かつこれ
をドライバ用ＭＯ８）ランジスタ領域上に残してノ譬タ
ーニングしてドライバ用ＭＯＳトランジスタのドレイン
コンタクト電極と接触する領域がソース領域となるよう
に形成すること、を特徴とする。
ライバ用ＭＯＢ ）ランジスタを単結晶シリ、コン基板
に形成すること、および■この上に層間絶縁膜を介して
堆積した多結晶シリコン膜に負荷用ＭＯ８トランジスタ
を形成すること、を基本とする。またこの場合に、■ド
ライバ用ＭＯ８）ランジスタについては第１の多結晶シ
リコン膜を用いてｆ−）電極と同時にドレインコンタク
） ’Ｉｌ＆を形成すること、■負荷用ＭＯ８）ランジ
スタについては、第２の多結晶シリコン膜をエネルギー
ビームの走査照射によシ再結晶化処理を行い、かつこれ
をドライバ用ＭＯ８）ランジスタ領域上に残してノ譬タ
ーニングしてドライバ用ＭＯＳトランジスタのドレイン
コンタクト電極と接触する領域がソース領域となるよう
に形成すること、を特徴とする。
この発明によれば、ＭＯＳインバータの負荷用ＭＯＢ
）ランジスタをドライバ用ＭＯ８）ランジスタの上に横
ねて形成することによシ、その占有面積がドライバ用Ｍ
Ｏ８）ランジスタのみに依存することになプ、リングオ
シレータ等のようにＭＯＳインバータを多数接続した回
路の集積度を大幅に向上させることができる。また負荷
用ＭＯ８）ランジスタを再結晶化したシリコン膜内に形
成すると、その移動度μ、は単結晶シリコンを用いたド
ライバ用ＭＯ８）ランジスタでの移動度μ。の５θ〜６
０％であシ、負荷およびドライバ用ＭＯ８）ランジスタ
の形状を比較的似かよっシ大きくとることができる。
）ランジスタをドライバ用ＭＯ８）ランジスタの上に横
ねて形成することによシ、その占有面積がドライバ用Ｍ
Ｏ８）ランジスタのみに依存することになプ、リングオ
シレータ等のようにＭＯＳインバータを多数接続した回
路の集積度を大幅に向上させることができる。また負荷
用ＭＯ８）ランジスタを再結晶化したシリコン膜内に形
成すると、その移動度μ、は単結晶シリコンを用いたド
ライバ用ＭＯ８）ランジスタでの移動度μ。の５θ〜６
０％であシ、負荷およびドライバ用ＭＯ８）ランジスタ
の形状を比較的似かよっシ大きくとることができる。
以下この発明を第１図に示すリングオシレータに適用し
た実施例につき説明する。第３図（、）〜（ｆ）はその
１段のＭＯＳインバータ部分の製造工程を示す断面図で
ある。まず、第３図（、）に示すように、不純物として
がロンｔ １．５Ｘ１０ ／ｌｘ含んだｐ型（１００
）単結晶シリコン基板１１ｔ−用い、素子分離領域にフ
ィールド酸化膜２７に形成した後、９００℃のドライ酸
化雰囲気中で５３０Ｘのｆ−）ａｔ化膜３を形成した。
た実施例につき説明する。第３図（、）〜（ｆ）はその
１段のＭＯＳインバータ部分の製造工程を示す断面図で
ある。まず、第３図（、）に示すように、不純物として
がロンｔ １．５Ｘ１０ ／ｌｘ含んだｐ型（１００
）単結晶シリコン基板１１ｔ−用い、素子分離領域にフ
ィールド酸化膜２７に形成した後、９００℃のドライ酸
化雰囲気中で５３０Ｘのｆ−）ａｔ化膜３を形成した。
その後、ダート酸化膜３のうちドレイン領域のコンタク
ト電極ｔとシ出す部分に孔をあけ、充分低抵抗なドレイ
ン領域を形成すべく、ひ素不純物をイオン注入技術を用
いて、打ち込んでｎＷｔ４を形成した。イオン注入条件
はドーズ蓋がＩ Ｘ １０’シー２で加速電圧は７０
ｋＶであった。次に全面に′ｉずノンドーグの第１の多
結晶シリコン膜５をたとえば減圧ＣＶＤ装置で６００℃
で３０００１堆積させた。
ト電極ｔとシ出す部分に孔をあけ、充分低抵抗なドレイ
ン領域を形成すべく、ひ素不純物をイオン注入技術を用
いて、打ち込んでｎＷｔ４を形成した。イオン注入条件
はドーズ蓋がＩ Ｘ １０’シー２で加速電圧は７０
ｋＶであった。次に全面に′ｉずノンドーグの第１の多
結晶シリコン膜５をたとえば減圧ＣＶＤ装置で６００℃
で３０００１堆積させた。
これを写真蝕刻法とエツチング技術を用い、第３図（ｂ
）のどと（ｆ−）電極５１およびドレイン領域の一部と
なるｎ十層４に直接接触したドレインコンタクト電極５
３を形成した。この多結晶シリコン５のノ譬ターニング
は所謂シリコンゲート技術におけるセルファライン方式
を採用しており、多結晶シリコン膜５にアタ、りする工
、チャントはｙ−ト酸化膜３及びフィールド酸化膜２に
達するとエツチングを停止する。この工程のあとでもう
一度ひ素イオンをイオン注入する。
）のどと（ｆ−）電極５１およびドレイン領域の一部と
なるｎ十層４に直接接触したドレインコンタクト電極５
３を形成した。この多結晶シリコン５のノ譬ターニング
は所謂シリコンゲート技術におけるセルファライン方式
を採用しており、多結晶シリコン膜５にアタ、りする工
、チャントはｙ−ト酸化膜３及びフィールド酸化膜２に
達するとエツチングを停止する。この工程のあとでもう
一度ひ素イオンをイオン注入する。
この時注入条件はたとえば先と同じで
Ｉ Ｘ １０ ”１０ａｔ２で７０ ｋＶとする。こう
するとドライバ用ＭＯ８）ランジスタのソース領域６と
ドレイン領域７（先のｎ＋層４と一体化する）が形成さ
れる。
するとドライバ用ＭＯ８）ランジスタのソース領域６と
ドレイン領域７（先のｎ＋層４と一体化する）が形成さ
れる。
第４図はこの第３図（ｂ）の状態での２段分の平面図（
第３図はそのＡ −Ａ’断面）であシ、図から明らかな
ようにドレインコンタクト電極５寓は次段のドライバ用
ＭＯ８）ッンノスタのｆｆ−）電極と一体的にノヤター
エンダされている。
第３図はそのＡ −Ａ’断面）であシ、図から明らかな
ようにドレインコンタクト電極５寓は次段のドライバ用
ＭＯ８）ッンノスタのｆｆ−）電極と一体的にノヤター
エンダされている。
次に第３図（、）に示すように層関絶縁展として九とえ
ｔ；ｊ ７” ’ｙ ｙｅ マＣＶＤ ８ ｋｏｚ ｊ
［＃を３５０℃で６００゜ｌだけ堆積させる。これてい
１１での素子はすべてつつまれる。この後、とのｇｔｏ
、膜８を写真蝕刻法とエツチング技術を用いてドレイン
領域ｌ上にＷ６９をあける。ζ０１１１＃の底は先の多
結晶シリコンからなるドレインコンタクト電極ｊｌに達
し九ところでエツチングはストＶ！する。次に第３図（
ｄ）に示すように第２の多結晶シリコン族１０を３００
０１堆積させる。この時、先の窓９０部分は下地の多結
晶シリコンと直接接触する。つ壕）この慾９の部分では
多結晶シリコンは６０００１になっている。そしてこの
多結晶シリコン膜１０にたとえばＩロンを２×１０１２
／ＩＩ２イオン注入した後、これにレーデビームによる
アニールを施し友。即ち、ｙアルプンレーデーを用い、
ビームのラスク走査スピードは九とえば９、８ ｔｘ／
ｓ・Ｃとし、またラインの送）幅は５〜２０μｍとし
た。このとき基板を空気中でセットし、ヒータを用いて
基板面を４９０℃の温度に保った。またレーザーパワー
は７〜１５ｗｔで変化させた。この様な条件で上記多結
晶シリコン膜１０は窓９ｔ一種として再結晶化されてい
くのがみられた。本実施例ではレーデ−ビームのノ４ワ
ーは７〜１５Ｗがいちばんよくこれよシ強いと多結晶シ
リコンがとけて蒸発してしまい、それよシ弱いとほとん
ど再結晶化しないことが認められた。また、７〜１５Ｗ
の間では第２の多結晶シリコン膜１０は充分再結晶化し
、電子線回折試験で膜を観察したところ、菊池線が美し
くみられた。又、透過電子線で観測すると、ごくわずか
の双晶が認められた。すなわちｍ２の多結晶シリコン膜
１０は完全な単結晶にまで再結晶化はしていないが、十
分良質のシリコン膜に再結晶化していることがわかった
。この後、第３図（、）に示すように、再結晶化した第
２の多結晶シリコン膜１０をドライバ用ＭＯ８）ランジ
スタの真上にのみ選択的に残して他をエツチング除去し
、通常のシリコンゲートプロセスを用いて、再結晶化シ
リコン膜の表面を酸化し、ｒ−ト酸化膜１１を成長させ
、さらに第３の多結晶シリコン膜によりダート電極１２
ｆ形成し、イオン注入によりソース領域１３、ドレイン
領域１４ｆ形成した０次に第３図（ｆ）に示すようにこ
れらｔ”全ｍ’ｔおおうｃｖｎｓｔｏ２膜１５１ｉ−唯
１５１ｉ最後に必要部分のコンタク）１−あけ、Ａｔ膜
の蒸着、ノ奇ターニングにより、ドライバ用ＭＯ８）ラ
ンジスタのソース領域６にコンタクトする接地線となる
配線１６１１負荷用ＭＯ８）ランジスタのｒ−）電極１
２およびドレイン領域１４にコ力 ンタクトする電−線となる配ｌＲ１６８’に形成して完
成する。
ｔ；ｊ ７” ’ｙ ｙｅ マＣＶＤ ８ ｋｏｚ ｊ
［＃を３５０℃で６００゜ｌだけ堆積させる。これてい
１１での素子はすべてつつまれる。この後、とのｇｔｏ
、膜８を写真蝕刻法とエツチング技術を用いてドレイン
領域ｌ上にＷ６９をあける。ζ０１１１＃の底は先の多
結晶シリコンからなるドレインコンタクト電極ｊｌに達
し九ところでエツチングはストＶ！する。次に第３図（
ｄ）に示すように第２の多結晶シリコン族１０を３００
０１堆積させる。この時、先の窓９０部分は下地の多結
晶シリコンと直接接触する。つ壕）この慾９の部分では
多結晶シリコンは６０００１になっている。そしてこの
多結晶シリコン膜１０にたとえばＩロンを２×１０１２
／ＩＩ２イオン注入した後、これにレーデビームによる
アニールを施し友。即ち、ｙアルプンレーデーを用い、
ビームのラスク走査スピードは九とえば９、８ ｔｘ／
ｓ・Ｃとし、またラインの送）幅は５〜２０μｍとし
た。このとき基板を空気中でセットし、ヒータを用いて
基板面を４９０℃の温度に保った。またレーザーパワー
は７〜１５ｗｔで変化させた。この様な条件で上記多結
晶シリコン膜１０は窓９ｔ一種として再結晶化されてい
くのがみられた。本実施例ではレーデ−ビームのノ４ワ
ーは７〜１５Ｗがいちばんよくこれよシ強いと多結晶シ
リコンがとけて蒸発してしまい、それよシ弱いとほとん
ど再結晶化しないことが認められた。また、７〜１５Ｗ
の間では第２の多結晶シリコン膜１０は充分再結晶化し
、電子線回折試験で膜を観察したところ、菊池線が美し
くみられた。又、透過電子線で観測すると、ごくわずか
の双晶が認められた。すなわちｍ２の多結晶シリコン膜
１０は完全な単結晶にまで再結晶化はしていないが、十
分良質のシリコン膜に再結晶化していることがわかった
。この後、第３図（、）に示すように、再結晶化した第
２の多結晶シリコン膜１０をドライバ用ＭＯ８）ランジ
スタの真上にのみ選択的に残して他をエツチング除去し
、通常のシリコンゲートプロセスを用いて、再結晶化シ
リコン膜の表面を酸化し、ｒ−ト酸化膜１１を成長させ
、さらに第３の多結晶シリコン膜によりダート電極１２
ｆ形成し、イオン注入によりソース領域１３、ドレイン
領域１４ｆ形成した０次に第３図（ｆ）に示すようにこ
れらｔ”全ｍ’ｔおおうｃｖｎｓｔｏ２膜１５１ｉ−唯
１５１ｉ最後に必要部分のコンタク）１−あけ、Ａｔ膜
の蒸着、ノ奇ターニングにより、ドライバ用ＭＯ８）ラ
ンジスタのソース領域６にコンタクトする接地線となる
配線１６１１負荷用ＭＯ８）ランジスタのｒ−）電極１
２およびドレイン領域１４にコ力 ンタクトする電−線となる配ｌＲ１６８’に形成して完
成する。
このようにしてできたリングオシレータの特性は第５図
に示すとおりである０図は供給電圧ｖＤＤ（ｖ）と１段
当りの伝搬遅延時間を示した。
に示すとおりである０図は供給電圧ｖＤＤ（ｖ）と１段
当りの伝搬遅延時間を示した。
このＭＯ８インバータにおけるβ比の値はＬＬμ。
であった。
発明者らはさらに綿密に調べたとζろ、負荷用ＭＯ８）
ランジスタでの移動度μ、は３２０ｔｘｓ２／Ｖ−１＠
ｅであシ、ドライバ用ＭＯＢ ）ランジスタでの移動度
μ。は６１５３２／Ｖ・ｌｅｅであった。また負荷及び
ドライバ用ＭＯ８）ランジスタともｆ−）酸化膜厚は＃
１とんど同じであシ、その誘電率の大きさもほとんど同
じであった。ここでは従って同じβ比を得るための設計
として、通常のバルクシリコンのみの場合に比べて負荷
用ＭＯ８）ランジスタの長さＬＬは半分でいいととＫな
る。
ランジスタでの移動度μ、は３２０ｔｘｓ２／Ｖ−１＠
ｅであシ、ドライバ用ＭＯＢ ）ランジスタでの移動度
μ。は６１５３２／Ｖ・ｌｅｅであった。また負荷及び
ドライバ用ＭＯ８）ランジスタともｆ−）酸化膜厚は＃
１とんど同じであシ、その誘電率の大きさもほとんど同
じであった。ここでは従って同じβ比を得るための設計
として、通常のバルクシリコンのみの場合に比べて負荷
用ＭＯ８）ランジスタの長さＬＬは半分でいいととＫな
る。
上記の実施例では負荷用ＭＯ８トランジスタはドライバ
用ＭＯ８）ランジスタのほぼ直上に構成することができ
、この面積からはみだすことはなかった。ちなみに本発
明における面積減少の効果を調べるため、従来技術です
なわちビームアニール技術を用いず単結晶シリコン基板
上の平面配置で同じβ比を得る構成と比較した結果、面
積が３０％も減少した。
用ＭＯ８）ランジスタのほぼ直上に構成することができ
、この面積からはみだすことはなかった。ちなみに本発
明における面積減少の効果を調べるため、従来技術です
なわちビームアニール技術を用いず単結晶シリコン基板
上の平面配置で同じβ比を得る構成と比較した結果、面
積が３０％も減少した。
また、本発明の実施例ではｙアルゴンレーデを用いたが
、エレクトロンビームを用いても同じ効果をえることが
できる。しかし、エレクトロンビームはかなり熱吸収率
がいいので基板ウェハーのスキャンスピードｔもう少し
早くスル必要があった。なおこの発明の実施例に示すご
トく、ビームアニール技術を用いているが、これはすで
に述べた様に発明にとって重要な要素である。ちなみに
本発明者らはビームアニールをほどこさないで第２の多
結晶シリコン膜に負荷電ＭＯ８）ランジスタを作ってみ
た。このようなＭＯ８インバータは光分な特性を得られ
ないことが明らかになった。すなわち、本発明者等はモ
ニター用ウェハーを用い、これに熱酸化膜を成長させこ
の上に多結晶シリコン膜＠ ３０００Ｘ形成させた。こ
の成長条件は上の実施例で用いた第２の多結晶シリコン
膜の条件と同じにした。
、エレクトロンビームを用いても同じ効果をえることが
できる。しかし、エレクトロンビームはかなり熱吸収率
がいいので基板ウェハーのスキャンスピードｔもう少し
早くスル必要があった。なおこの発明の実施例に示すご
トく、ビームアニール技術を用いているが、これはすで
に述べた様に発明にとって重要な要素である。ちなみに
本発明者らはビームアニールをほどこさないで第２の多
結晶シリコン膜に負荷電ＭＯ８）ランジスタを作ってみ
た。このようなＭＯ８インバータは光分な特性を得られ
ないことが明らかになった。すなわち、本発明者等はモ
ニター用ウェハーを用い、これに熱酸化膜を成長させこ
の上に多結晶シリコン膜＠ ３０００Ｘ形成させた。こ
の成長条件は上の実施例で用いた第２の多結晶シリコン
膜の条件と同じにした。
しかる後にレーザービームアニールを行５ことなく、通
常のシリコングートグロセスにしたがい、酸化工程でｆ
−）酸化膜を成長させた。ｒ−ト酸化膜は先と同じ（５
３０Ｘであった。これに引続き、多結晶シリコン膜を堆
積させ、ダート用電極材料とした。また、ソース、ドレ
インにはひ素ｔ Ｉ Ｘ １０”／ａｍ２打ち込んだ。
常のシリコングートグロセスにしたがい、酸化工程でｆ
−）酸化膜を成長させた。ｒ−ト酸化膜は先と同じ（５
３０Ｘであった。これに引続き、多結晶シリコン膜を堆
積させ、ダート用電極材料とした。また、ソース、ドレ
インにはひ素ｔ Ｉ Ｘ １０”／ａｍ２打ち込んだ。
テスト用としてチャネル長し＝６００μｍ１チャネル幅
Ｗ＝４００μｍであった。その特性の測定結果を第６図
に示す。このときのドレイン電圧ＶＤは５■であった。
Ｗ＝４００μｍであった。その特性の測定結果を第６図
に示す。このときのドレイン電圧ＶＤは５■であった。
この図から移動度μＦｍヲ求めると１０〜４０ω２／ｖ
−ｓｅｅであった。これは大変率さな値であシ、このよ
うな値ではとうていインバータ回路の一役會になうこと
ができない、また、ドレインリーク電流を求めてみたと
ころ、第７図に示す様に針圧は５〜８ｖであシ、しかも
非常にソフトな挙動金示した。このような条件では使用
不可能である。尚、ここでは単純にドレイン端面に加わ
る電界は、ｆ−）からの効果とドレイン電圧によるもの
と考え、したがって横軸はｌｖ、ｌ＋ｖ、とシタ。
−ｓｅｅであった。これは大変率さな値であシ、このよ
うな値ではとうていインバータ回路の一役會になうこと
ができない、また、ドレインリーク電流を求めてみたと
ころ、第７図に示す様に針圧は５〜８ｖであシ、しかも
非常にソフトな挙動金示した。このような条件では使用
不可能である。尚、ここでは単純にドレイン端面に加わ
る電界は、ｆ−）からの効果とドレイン電圧によるもの
と考え、したがって横軸はｌｖ、ｌ＋ｖ、とシタ。
以上のことかられかるように、ビームアニール技術管用
いることは本発明の効果を得る上で重要な要素の１つで
ある。
いることは本発明の効果を得る上で重要な要素の１つで
ある。
また以上はＥ／Ｅ型ＭＯ８インバータの実施例を用いて
説明したが、Ｅ／Ｄ型のＭＯ８インバータについても同
様の効果があることが認められた。
説明したが、Ｅ／Ｄ型のＭＯ８インバータについても同
様の効果があることが認められた。
第１図はＭＯＢ型インバータを用いたリングオシレータ
の等価回路図、第２図はこのリングオシレータ【従来技
術により構成したときの１段のＭＯ８インバータの平面
図、第３図（ａ）〜（ｆ）は本発明の一実施例による１
段のＭＯ８インバータ部分の製造工程を示す断面図、第
４図は第３図（ｂ）の状態に対応する２段分の平面図、
第５図は本実施例によるＭＯ８インバータの特性を示す
図、纂６図および第７図は比較例のＭＯ８）ランジスタ
の特性を示す図である。 １・・・ｐ型単結晶シリコン基板、２・・・フィールド
酸化膜、３・・・ダート酸化膜、５１・・・ｆ−）電極
（第１の多結晶シリコン膜）、５３・・・ドレインコン
タクト電極（第１の多結晶シリコン膜）、σ・・・ソー
ス領域、１・・・ドレイン領域、８・・・ＣＶＤ５ ｔ
ｏ２膜（層間絶縁膜）、９・・・窓、１０・・・第２の
多結晶シリコン膜、１１・・・ｒ−）酸化膜、１２・・
・ｆ−）電極、１３・・・ソース領域、１４・・・ドレ
イン領域、１５・ＣＶＤ５１０２Ｊ［％ １６１ ＃
Ｊ ６ｍ・・・Ａｊ配線。 出願人代理人 弁理士 鈴 江 武 彦第３図 第３図 第６図 Ｖｏｏ ＝ ５Ｖ ド
の等価回路図、第２図はこのリングオシレータ【従来技
術により構成したときの１段のＭＯ８インバータの平面
図、第３図（ａ）〜（ｆ）は本発明の一実施例による１
段のＭＯ８インバータ部分の製造工程を示す断面図、第
４図は第３図（ｂ）の状態に対応する２段分の平面図、
第５図は本実施例によるＭＯ８インバータの特性を示す
図、纂６図および第７図は比較例のＭＯ８）ランジスタ
の特性を示す図である。 １・・・ｐ型単結晶シリコン基板、２・・・フィールド
酸化膜、３・・・ダート酸化膜、５１・・・ｆ−）電極
（第１の多結晶シリコン膜）、５３・・・ドレインコン
タクト電極（第１の多結晶シリコン膜）、σ・・・ソー
ス領域、１・・・ドレイン領域、８・・・ＣＶＤ５ ｔ
ｏ２膜（層間絶縁膜）、９・・・窓、１０・・・第２の
多結晶シリコン膜、１１・・・ｒ−）酸化膜、１２・・
・ｆ−）電極、１３・・・ソース領域、１４・・・ドレ
イン領域、１５・ＣＶＤ５１０２Ｊ［％ １６１ ＃
Ｊ ６ｍ・・・Ａｊ配線。 出願人代理人 弁理士 鈴 江 武 彦第３図 第３図 第６図 Ｖｏｏ ＝ ５Ｖ ド
Claims (2)
- （１） Ｅ／Ｄ型またはＥ／Ｅ型のＭＯＳインバータ
を含む半導体装置を製造する方法であって、単結晶シリ
コン基板に第１の多結晶シリコン膜からなるｆ−）電極
およびドレインコンタクトｔａを有するドライバ用ＭＯ
８）ランジスタを形成する工程と、この後全面を層間絶
縁膜でおおい前記ドライバ用ＭＯ８）ランジスタのドレ
イン領域上に開孔を形成して第２の多結晶シリコン膜を
堆積する工程と、この第２の多結晶シリコン膜をエネル
ギービームの走査照射によル再結晶化させる工程と、こ
の再結晶化した第２の多結晶シリコン膜を前記ドライバ
用ＭＯ８トランジスタ領域上に残すように７９ターニン
グする工程と、このノ々ターニングされた第２の多結晶
シリコン膜に前記ドライバ用ＭＯ８）ランジスタのドレ
インコンタクト電極と接触する領域をソース領域とする
負荷用ＭＯ８）ランジスタを形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - （２） １１１記ドライバ用ＭＯ８）ランジスタのド
レインコンタクト電極は次Ｒ（０ＭＯ８（：、’〕Ｚ−
Ｐ（Ｄトライバ用ＭｏＳトランジスタのダート電極と連
続的に形成されるものである特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074753A JPS58191461A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074753A JPS58191461A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58191461A true JPS58191461A (ja) | 1983-11-08 |
| JPH049387B2 JPH049387B2 (ja) | 1992-02-20 |
Family
ID=13556336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57074753A Granted JPS58191461A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191461A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109357A (ja) * | 2008-10-03 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2011029579A (ja) * | 2008-10-03 | 2011-02-10 | Semiconductor Energy Lab Co Ltd | 表示装置およびその作製方法 |
| JP2019212927A (ja) * | 2009-09-24 | 2019-12-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1982
- 1982-05-04 JP JP57074753A patent/JPS58191461A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010109357A (ja) * | 2008-10-03 | 2010-05-13 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2011029579A (ja) * | 2008-10-03 | 2011-02-10 | Semiconductor Energy Lab Co Ltd | 表示装置およびその作製方法 |
| US9324874B2 (en) | 2008-10-03 | 2016-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device comprising an oxide semiconductor |
| US9978776B2 (en) | 2008-10-03 | 2018-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10685985B2 (en) | 2008-10-03 | 2020-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2019212927A (ja) * | 2009-09-24 | 2019-12-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH049387B2 (ja) | 1992-02-20 |
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