JP4066231B2 - スイッチングレギュレータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高い入力電源電圧と低い制御用の電源電圧を有しレギュレーションを行うため、出力トランジスタのスイッチングを入力電源電圧よりも高い駆動電圧で行うブーストストラップ方式のＤＣ／ＤＣスイッチングコンバータにおいて、スイッチングを安定させ動作速度を向上させる改良を行なったスイッチングレギュレータに関する。
【０００２】
【従来の技術】
携帯型パソコンなどの直流電源を必要とする機器の多様化により、効率よく電圧変換して所定の電圧を得るためにスイッチングレギュレータを用いたＤＣ／ＤＣコンバータが利用されている。
【０００３】
特に、携帯型の機器では、スイッチングトランジスタのドライバでの電力損失を低減し、スイッチング速度および応答速度の向上を図るため、スイッチングトランジスタにはＭＯＳＦＥＴトランジスタを使用し、ブーストストラップ方式で入力電源電圧よりも高いゲート電圧で駆動する。この場合、例えば、制御回路の電源電圧は５Ｖで、出力回路では１０Ｖ〜３０Ｖなどの高い入力電源電圧をスイッチングして高い出力電圧を得ている。
【０００４】
図３に従来のレベルシフト回路を採用したスイッチングレギュレータの概略回路例を示す。このスイッチングレギュレータは、制御回路１、レベルシフト回路２、ブーストストラップスイッチング回路３、そして平滑回路４とからなる。ＶＤＤには制御用電源、ＶＩＮには入力電源がそれぞれ入力され、所定の出力電圧がＶＯから出力される。
【０００５】
制御回路１は、出力電圧ＶＯが帰還され、所定の基準電圧Ｖｒｅｆ１と比較されて、その差分を増幅して出力する誤差増幅器１ａと、その差分に応じたデューティをもつ制御パルスＰＬを発生するＰＷＭ信号生成回路１ｂとから構成されている。尚、制御回路は制御用電源ＶＤＤにより電源が供給されている。
【０００６】
レベルシフト回路２は、前記制御パルスＰＬを受けて、これを定電流源２ａ、ＮＰＮバイポーラトランジスタＱ３１およびＱ３２、抵抗Ｒから構成される回路により、高い電圧の制御パルスＰＨに変換して次段に出力する。
【０００７】
ブーストストラップスイッチング回路３は、高い電圧の制御パルスＰＨを受けてスイッチング信号を供給するＨｉ側のドライバ回路Ｄｒ１と、そのスイッチング信号により入力電源ＶＩＮをＯＮ／ＯＦＦするＮＭＯＳのトランジスタＴｒ１と、インバータ３ａで反転された低い電圧の制御パルスＰＬを受けてスイッチング信号を供給するＬｏ側のドライバ回路Ｄｒ２と、そのスイッチング信号によりトランジスタＴｒ１と相補的にＯＮ／ＯＦＦするＮＭＯＳのトランジスタＴｒ２と、ショットキーダイオードＳＤ１とコンデンサＣを利用して接続点ｎ１に入力電源の電圧ＶＩＮかそれ以上の電圧を発生するブーストストラップ回路により構成されている。
【０００８】
平滑回路４はショットキーダイオードＳＤ２と、インダクタＬとコンデンサＣＯとで構成されるＬ型の平滑フィルタからなり、出力電圧のリップルを改善している。
【０００９】
次に、レベルシフト回路２とブーストストラップスイッチング回路３を中心にして、その動作を具体的に説明する。Ｈｉ側のトランジスタＴｒ１がＯＦＦされてＬｏ側のトランジスタＴｒ２が相補的にＯＮされると、コンデンサＣにはショットキーダイオードＳＤ１を介して、例えば＋５ＶのＶＤＤから充電電流が流れ込み、５Ｖが充電される。次にトランジスタＴｒ１がＯＮされてトランジスタＴｒ２が相補的にＯＦＦされると、コンデンサＣの他端の接続点ｎ２の電圧が、例えば＋２５Ｖの入力電源の電圧ＶＩＮと同じになり、接続点ｎ１の電圧はコンデンサＣに充電されている５Ｖが接続点ｎ２の電圧分、すなわち＋２５Ｖ持ち上がり、＋３０Ｖとなる。そして、この接続点ｎ１に発生する電圧＋３０Ｖが、ブーストストラップスイッチング回路３のＨｉ側のドライバ回路Ｄｒ１と、レベルシフト回路２のトランジスタＱ３２のコレクタに抵抗Ｒを介して供給されることになる。
【００１０】
レベルシフト回路２のトランジスタＱ３１のコレクタは定電流源２ａを介して制御用電源ＶＤＤに接続されており、そのエミッタは接地されている。トランジスタＱ３２のコレクタは前記のように抵抗Ｒを介してブーストされた接続点ｎ１に接続され、そのコレクタからの出力はＨｉ側のドライバ回路Ｄｒ１に入力されるようになっており、同時にそのエミッタは接地されている。このため、トランジスタＱ３１のベースに入力される＋５Ｖの制御パルスＰＬを、＋３０Ｖの制御パルスＰＨに変換してトランジスタＱ３２からＨｉ側のドライバ回路Ｄｒ１に出力する。
【００１１】
その結果、Ｈｉ側のドライバ回路Ｄｒ１から＋２５ＶのＬｏレベルと＋３０ＶのＨｉレベルをもつ高い電圧の制御パルスがトランジスタＴｒ１のゲート電圧として与えられる。このゲート電圧は入力電源の電圧よりも高いため、トランジスタＴｒ１を高速に駆動し、そのＯＮ抵抗を小さくすることが可能になる。また、トランジスタＴｒ２は低電位側で駆動するため低電圧でよく、制御回路１と同様にＬｏ側のドライバ回路Ｄｒ２も＋５Ｖの制御用電源ＶＤＤにより動作し、＋５Ｖのスイッチング信号を次段のトランジスタＴｒ２のゲートに供給する。
【００１２】
【発明が解決しようとする課題】
しかし、前記のようなトランジスタＱ３１とＱ３２で構成されたレベルシフト回路２では、トランジスタＱ３１がＯＦＦしたときに、トランジスタＱ３２が少数キャリアの蓄積効果により飽和するため、その後、制御パルスＰＨ（トランジスタＱ２のコレクタと抵抗Ｒの接続点の電圧）がＬＯＷレベルからＨＩＧＨレベルへ遷移するときに顕著な遅れが発生する。このため、Ｈｉ側のドライバ回路Ｄｒ１の動作が遅れて電圧安定化動作が遅くなる欠点がある。
【００１３】
また、レベルシフト回路による貫通電流が大きく、消費電流が大きいという問題もあった。
【００１４】
本発明は、上記のような課題を解決するためになされたものであって、従来のような制御パルスＰＨの立ち上がりと立ち下がり時の遅れを大幅に減少させることにより、電圧安定化動作速度が速く、消費電力の少ないスイッチングレギュレータを提供するものである。
【００１５】
【問題を解決するための手段】
上記の目的を達成するため、本発明では、入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、前記第１の制御パルスを第１のＭＯＳトランジスタがゲートで受けることによって前記第１の制御パルスのＨＩＧＨレベルとＬＯＷレベルとの中間のレベルを基準としてこれと前記第１の制御パルスの電圧とを比較して比較した結果に応じて相補的に定電流源の電流が流れる第１と第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインにそのゲートが接続され前記第１のＭＯＳトランジスタのドレインにそのドレインが接続され前記ブースト電圧にそのソースが接続された第３のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインにそのゲートが接続され前記第２のＭＯＳトランジスタのドレインにそのドレインが接続され前記ブースト電圧にそのソースが接続された第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第３のＭＯＳトランジスタのドレインに接続され前記ブースト電圧にそのソースが接続された第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第４のＭＯＳトランジスタのドレインに接続され前記ブースト電圧にそのソースが接続された第６のＭＯＳトランジスタとからなるとともに正帰還接続されて前記第２のＭＯＳトランジスタのドレインの出力電圧のＨＩＧＨレベルの電圧を前記第１の制御パルスのＨＩＧＨレベルより高い電圧に急速に引き上げて前記第２の制御パルスとするスイッチ回路と、からなることを特徴とする。
【００１６】
更に、本発明では、入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、第１と第２のインバータを介して相補的に入力される第１の制御パルスのレベルに応じて、前記第１と第２のインバータからそれぞれ第１と第２のＭＯＳトランジスタに定電流を供給することにより、入力される前記第１の制御パルスの立ち上がりと立ち下がりの遅延をそれぞれ抑制する第１と第２のカレントミラー回路をそれぞれ前記第１と第２のＭＯＳトランジスタとともに構成する第３と第４のＭＯＳトランジスタと、前記第３と第４のＭＯＳトランジスタのそれぞれの上流又は下流にあってそのゲートに制御電圧を常に印加することにより前記第３と第４のＭＯＳトランジスタの電圧変動を抑制する第５と第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタのドレインにそのゲートが接続され前記第５のＭＯＳトランジスタのドレインにそのドレインが接続された第７のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタのドレインにそのゲートが接続され前記第６のＭＯＳトランジスタのドレインにそのドレインが接続された第８のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第７のＭＯＳトランジスタのドレインに接続された第９のＭＯＳトランジスタと、前記第８のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第８のＭＯＳトランジスタのドレインに接続された第１０のＭＯＳトランジスタとからなるとともに正帰還接続され前記第６のＭＯＳトランジスタのドレインの出力電圧のＨＩＧＨレベルの電圧を前記第１の制御パルスのＨＩＧＨレベルより高い電圧に引き上げるスイッチ回路と、前記ブースト電圧にそのソースが接続され、前記第７乃至第１０のＭＯＳトランジスタの各ソースにそのドレインが接続され、流れる電流により前記ブースト電圧からその閾値分降下した電圧をそのドレインより前記スイッチ回路に供給し、前記スイッチ回路でのＨＩＧＨレベルへの遷移を行う第１１のＭＯＳトランジスタと、前記第５と第６のＭＯＳトランジスタのドレインからの出力電圧を受け、その出力電圧のタイミングが重なることによる貫通電流が回路に流れることを抑制する複数のＭＯＳトランジスタで構成した貫通電流抑制回路と、前記貫通電流抑制回路からの出力電圧を受けて前記第２の制御パルスとして出力するインバータ回路と、からなることを特徴とする。
【００１７】
また、本発明では、入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、前記入力電源より高い電圧に接続される高電位側の端子が共通接続されると同時に低電位側の端子が共通接続され、該低電位側の端子に接続された回路に入力される前記第１の制御パルスのレベルに応じてＯＮ／ＯＦＦする第１のトランジスタと、第１のトランジスタと相補的にＯＮ／ＯＦＦする第２のトランジスタとにより構成される第１のスイッチ回路と、前記入力電源より高い電圧に接続される高電位側の端子が共通接続されると同時に低電位側の端子が共通接続され、該低電位側の端子に接続された回路に入力される前記第１の制御パルスのレベルに応じて前記第１のトランジスタと相補的にＯＮ／ＯＦＦする第３のトランジスタと、第３のトランジスタと相補的にＯＮ／ＯＦＦする第４のトランジスタとにより構成される第２のスイッチ回路とを有し、前記第１のトランジスタの入力端子は前記第３のトランジスタの低電位側の端子に、前記第３のトランジスタの入力端子は前記第１のトランジスタの低電位側の端子にそれぞれ接続され、前記第２と第４のトランジスタの入力端子はそれぞれのトランジスタの低電位側の端子と共通接続されることにより、前記第２のトランジスタは前記第１と第３のトランジスタがそれぞれ相補的にＯＮからＯＦＦまたはＯＦＦからＯＮするときの遷移速度を前記第２と第４のトランジスタが無い場合よりも速め、前記第２のスイッチ回路の前記低電位側の端子から前記第２のスイッチ回路を介して前記第１の制御パルスに応じてその電圧よりも高く且つ入力電源より高い電圧の第２の制御パルスを出力することを特徴とする。
【００１８】
上記の構成によれば、低い電圧の制御パルスをレベルシフト回路で高い電圧の立ち上がり、立ち下がりの速い制御パルスに変換して、Ｈｉ側のドライバ回路を介して出力段のＭＯＳトランジスタをスイッチングするため、高い入力電圧のレギュレーションに対してスイッチング動作が速くなって、レギュレーション動作が安定するとともに、ＯＮ抵抗が小さく電力消費の少ないスイッチングレギュレータを提供することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。なお、図３と同一部分は同じ符号を付与し、その詳細な説明は割愛する。図１は本発明の一実施形態であるレベルシフト回路を簡略回路で表したスイッチングレギュレータの概略回路図である。
【００２０】
図１のスイッチングレギュレータは、制御回路１、レベルシフト回路２、ブーストストラップスイッチング回路３、そして平滑回路４とからなる。ＶＤＤには制御用電源、ＶＩＮには入力電源がそれぞれ入力され、所定の出力電圧がＶＯから出力される。レベルシフト回路２を除く他の回路は従来技術として説明した図３の回路の構成と同様であり、その構成と動作の説明は省略し、ここでは本発明の一実施形態であるレベルシフト回路２を中心に説明する。
【００２１】
図１に示す本発明に係るレベルシフト回路２はＮＭＯＳトランジスタＱ１０’とＱ１２’を差動トランジスタとして動作させてコンパレータ２ｅとして構成し、そのソースは電流値Ｉが流れる共通の定電流源２ａを介して接地されている。そのため、トランジスタＱ１２’のゲートは基準電圧Ｖｒｅｆを発生する基準電圧発生回路２ｄを介して接地され、トランジスタＱ１０’のゲートは端子Ｐｕｌｓｅを介して制御パルスであるＰＷＭ信号を受ける。ＰＭＯＳトランジスタＱ１５からＱ１８が正帰還接続されたスイッチ回路２ｆを構成しており、それぞれトランジスタのソースは端子ＢＳＴを介して接続点ｎ１に接続されており、端子ＢＳＴを介してブーストされた電圧、例えば＋３０Ｖが供給されている。トランジスタＱ１６とＱ１８のゲートはそれぞれトランジスタＱ１２’のドレインに接続されてインバータ２ｂ、２ｃを介してＨｉ側のドライバ回路Ｄｒ１に入力される。また、トランジスタＱ１７とＱ１５のゲートはそれぞれトランジスタＱ１０’のドレインに接続されている。インバータ２ｂ、２ｃの電源として端子ＢＳＴを介して例えば＋３０Ｖが、また、端子ＳＷを介して例えば＋２５Ｖが供給される。
【００２２】
ここで、基準電圧発生回路２ｄとトランジスタＱ１０’とＱ１２’は、トランジスタＱ１０’のゲートに入力されるＰＷＭ信号を比較してＯＮ／ＯＦＦするコンパレータとして動作し、基準電圧発生回路２ｄの基準電圧Ｖｒｅｆは、制御用の電源電圧ＶＤＤ、例えば＋５ＶにおけるＨＩＧＨレベル（以下“Ｈ”）、ＬＯＷレベル（以下“Ｌ”）の中間レベル、例えば＋２．５Ｖに設定されている。
【００２３】
ＰＷＭ信号が“Ｌ”から“Ｈ”に遷移すると、遷移時の中間レベルでトランジスタＱ１０’がＯＮになり、トランジスタＱ１２’がＯＦＦになる。反対に、ＰＷＭ信号が“Ｈ”から“Ｌ”に遷移すると、遷移時の中間レベルでトランジスタＱ１０’がＯＦＦになり、トランジスタＱ１２’がＯＮになる。この方法により、ＰＷＭ信号が基準電圧を超えたか、それ以下に下がったかで、トランジスタＱ１２’のドレインから、例えば端子ＢＳＴの電圧＋３０ＶにおけるＨＩＧＨレベル（以下“Ｈｂｓｔ”）とＬＯＷレベル（以下“Ｌｂｓｔ”）の出力を得ることができ、従来の回路に比して、出力の立ち上がりと立ち下がりを速くすることができる。
【００２４】
さらに、例えばＰＷＭ信号が“Ｌ”から“Ｈ”に遷移すると、トランジスタＱ１０’がＯＮになると略同時にトランジスタＱ１５もＯＮすることにより、定電流源２ａに流れる電流ＩがＱ１５に流れて電圧降下を発生する。この電圧降下分がトランジスタＱ１７のゲートの閾値より大きくなるようになっているので、トランジスタＱ１７がトランジスタＱ１５がない場合よりも素早くＯＮになる。同時に、それまでトランジスタＱ１８に流れていた電流ＩによるＱ１８の電圧降下がなくなりトランジスタＱ１６が即座にＯＦＦされる。このため、トランジスタＱ１７のドレインから、高い電圧にレベル変換された“Ｈｂｓｔ”が出力される。反対に、ＰＷＭ信号が“Ｈ”から“Ｌ”に遷移すると、トランジスタＱ１２’がＯＮになると略同時にトランジスタＱ１８もＯＮすることにより、定電流源２ａに流れる電流ＩがＱ１８に流れて電圧降下を発生する。この電圧降下分がトランジスタＱ１６のゲートの閾値より大きくなるようになっているので、トランジスタＱ１６が即座にＯＮになる。同時に、Ｑ１５に流れていた電流ＩがなくなりＱ１５による電圧降下が消滅すると、トランジスタＱ１７が即座にＯＦＦになり、Ｑ１７のドレインより “Ｌｂｓｔ”が出力される。すなわち、このような構成により、Ｑ１０’又はＱ１２’のドレイン電圧が上昇するのをＱ１５又はＱ１８が加速するように動作するため、Ｑ１６とＱ１７のみの構成でそれぞれがＯＮになるときよりも遅延が減少している。また、前記トランジスタＱ１５とＱ１８を抵抗にすることも可能であるが、その場合、高抵抗が必要となり寄生容量の影響が出やすくなる。このように、ＭＯＳトランジスタをＱ１５とＱ１８に使用することにより、“Ｈｂｓｔ”と“Ｌｂｓｔ”の遷移時の波形のスピードアップを図ることができ、更に、トランジスタＱ１６とＱ１７のそれぞれのゲートに過電圧が印加されるのを防止することもできる。
【００２５】
このようにして高い電圧に変換されてトランジスタＱ１２’のドレインから出力される電圧はインバータ２ｂと２ａを介してＨｉ側のドライバ回路Ｄｒ１に供給され、最終段のトランジスタＴｒ１を入力電源の電圧よりも高い電圧でＴｒ２と相補的にＯＮ／ＯＦＦする。
【００２６】
図２は、図１で説明したスイッチングレギュレータのレベルシフト回路２のＣＭＯＳによる他の具体的な回路である。回路の基本的な動作は図１を参照して説明した動作と同じであるが、以下はその補足説明である。
【００２７】
図２に示される端子、ＶＤＤ、Ｐｕｌｓｅ、ＢＳＴ、ＯＵＴ、ＳＷはそれぞれ図１に示される同符号の端子に対応する。また、端子ＧＮＤは接地端子を意味する。ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２でインバータを構成しており、同様にトランジスタＱ３とＱ４、Ｑ５とＱ６、Ｑ７とＱ８もそれぞれインバータを構成している。従って、端子Ｐｕｌｓｅから入力されるＰＷＭ信号でトランジスタＱ９とＱ１１は相補的にＯＮ／ＯＦＦされる。すなわち、ＰＷＭ信号が“Ｈ”のときトランジスタＱ９がＯＮになり、ＰＷＭ信号が“Ｌ”のときトランジスタＱ１１がＯＮになる。ここで、トランジスタＱ５とＱ６，Ｑ７とＱ８との間にそれぞれ設けられた抵抗Ｒ１とＲ２は、トランジスタＱ９とＱ１１に流れる電流を設定するために用いられる。トランジスタＱ９はＱ１０と、トランジスタＱ１１はＱ１２とそれぞれカレントミラー回路を構成している。そのため、Ｐｕｌｓｅ端子が“Ｈ”のＰＷＭ信号を受けたときにはトランジスタＱ１０にはトランジスタＱ９に流れる電流に比例した電流が流れ、“Ｌ”のＰＷＭ信号を受けたときにはトランジスタＱ１２にはトランジスタＱ１１に流れる電流に比例した電流が流れるようになっている。
【００２８】
トランジスタＱ１３とＱ１４のゲートにはそれぞれ＋ＶＤＤが与えられ、常にチャネルが形成されており、Ｑ１０とＱ１２のＯＮ／ＯＦＦ時の電圧の変動を抑えるようになっている。すなわち、前記のようにトランジスタＱ５とＱ６、Ｑ７とＱ８で構成されるそれぞれのインバータに流れる電流に応じた電流を流して駆動することと、トランジスタＱ１３、Ｑ１４により電流を制限していることにより、トランジスタＱ１０とＱ１２をＯＮ／ＯＦＦした際のレベルシフトされた信号の立ち上がりと立ち下がり時の遅れを低減し、図１を参照し説明した本実施形態の簡易回路のトランジスタＱ１０’とＱ１２’で構成されるコンパレータと同様の役割を果たしているとともに、レベルシフト回路の耐圧を向上させ、消費電力を低減するようになっている。
【００２９】
トランジスタＱ１５からＱ１８の動作は、図１を参照して説明した同符号を付したトランジスタから構成されるスイッチ回路２ｆと同じである。トランジスタＱ１９には、Ｑ１０またはＱ１２を介して流れる電流が常時流れ、そのドレイン／ソース間に閾値に相当する電圧降下が生じるようになっている。すなわち、Ｑ１６とＱ１７のＯＮ／ＯＦＦの切り替えはＢＳＴを介し供給されるブーストされた電圧、例えば＋３０ＶよりＱ１９の電圧降下分だけ低い電圧で行われることになり、Ｑ１３とＱ１４のドレイン側に発生する“Ｈｂｓｔ”時の電圧が、端子ＢＳＴの電圧Ｖｂｓｔより電圧降下分だけ低い電圧になり、信号の立ち上がり、立ち下がり時間の短縮に貢献する。言いかえれば、トランジスタＱ１９は下流の回路に過電流が流れないように制限し、トランジスタＱ１６とＱ１７のゲートに過電圧がかからないようにする効果も持っている。
【００３０】
また、Ｑ１３とＱ１４のそれぞれのドレイン側から出力されるレベルは相補的になるが、レベルが重なり合う瞬間にはインバータに貫通電流が流れるため、トランジスタＱ２０からＱ２５で構成される貫通電流抑制回路で大きな貫通電流が流れないようにして出力している。トランジスタＱ２６とＱ２７，Ｑ２８とＱ２９でそれぞれインバータが構成されており、最終段のインバータより端子ＯＵＴを介して高い電圧の制御パルスＰＨをＨｉ側のドライバ回路に出力する。
【００３１】
本実施形態ではレベルシフト回路２の具体的な構成例をＣＭＯＳ回路で説明したが、これに限定されるものではなく、図１で示した概略回路に基づいて、その他の回路により構成してもよい。また、レベルシフト回路２以外の回路の構成例は本発明の解説のためのものであって、本発明の範囲を限定するものではない。
【００３２】
【発明の効果】
以上説明したように、本発明のレベルシフト回路を用いたスイッチングレギュレータによれば、低い電圧のＰＷＭ信号をレベルシフト回路で高い電圧の立ち上がり、立ち下がりの速い制御パルスに変換して、Ｈｉ側のドライバ回路を介して出力段のＭＯＳトランジスタをスイッチングするため、高い入力電圧のレギュレーションに対してスイッチング動作が速くなって、レギュレーション動作が安定するとともに、ＯＮ抵抗が小さく電力消費の少ないスイッチングレギュレータを提供することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態であるレベルシフト回路を簡略回路で表したスイッチングレギュレータの概略回路図
【図２】 レベルシフト回路のＣＭＯＳによる他の具体的な回路図。
【図３】 従来のレベルシフト回路を採用したスイッチングレギュレータの概略回路例。
【符号の説明】
１ 制御回路
１ａ 誤差増幅器
２ レベルシフト回路
２ａ 定電流源
２ｂ、２ｃ インバータ
２ｄ 基準電圧発生回路
２ｅ コンパレータ
２ｆ スイッチ回路
３ ブーストストラップスイッチング回路
３ａ インバータ
４ 平滑回路
ＢＳＴ 端子
Ｃ、ＣＯ コンデンサ
Ｄｒ１、Ｄｒ２ ドライバ回路
ＧＮＤ 端子
Ｉ 電流
Ｌ インダクタ
ｎ１、ｎ２ 接続点
ＯＵＴ 端子
ＰＨ 高い電圧の制御パルス
ＰＬ 低い電圧の制御パルス
Ｐｕｌｓｅ 端子
Ｑ１０’、Ｑ１２’、Ｑ１〜Ｑ２９、Ｑ３１、Ｑ３２ トランジスタ
Ｒ、Ｒ１、Ｒ２ 抵抗
ＳＷ 端子
Ｔｒ１、Ｔｒ２ トランジスタ
ＶＤＤ 制御用電源電圧
ＶＩＮ 入力電源電圧
ＶＯ 出力電圧
Ｖｒｅｆ、Ｖｒｅｆ１ 基準電圧
ＳＤ１、ＳＤ２ ショットキーダイオード
【発明の属する技術分野】
本発明は、高い入力電源電圧と低い制御用の電源電圧を有しレギュレーションを行うため、出力トランジスタのスイッチングを入力電源電圧よりも高い駆動電圧で行うブーストストラップ方式のＤＣ／ＤＣスイッチングコンバータにおいて、スイッチングを安定させ動作速度を向上させる改良を行なったスイッチングレギュレータに関する。
【０００２】
【従来の技術】
携帯型パソコンなどの直流電源を必要とする機器の多様化により、効率よく電圧変換して所定の電圧を得るためにスイッチングレギュレータを用いたＤＣ／ＤＣコンバータが利用されている。
【０００３】
特に、携帯型の機器では、スイッチングトランジスタのドライバでの電力損失を低減し、スイッチング速度および応答速度の向上を図るため、スイッチングトランジスタにはＭＯＳＦＥＴトランジスタを使用し、ブーストストラップ方式で入力電源電圧よりも高いゲート電圧で駆動する。この場合、例えば、制御回路の電源電圧は５Ｖで、出力回路では１０Ｖ〜３０Ｖなどの高い入力電源電圧をスイッチングして高い出力電圧を得ている。
【０００４】
図３に従来のレベルシフト回路を採用したスイッチングレギュレータの概略回路例を示す。このスイッチングレギュレータは、制御回路１、レベルシフト回路２、ブーストストラップスイッチング回路３、そして平滑回路４とからなる。ＶＤＤには制御用電源、ＶＩＮには入力電源がそれぞれ入力され、所定の出力電圧がＶＯから出力される。
【０００５】
制御回路１は、出力電圧ＶＯが帰還され、所定の基準電圧Ｖｒｅｆ１と比較されて、その差分を増幅して出力する誤差増幅器１ａと、その差分に応じたデューティをもつ制御パルスＰＬを発生するＰＷＭ信号生成回路１ｂとから構成されている。尚、制御回路は制御用電源ＶＤＤにより電源が供給されている。
【０００６】
レベルシフト回路２は、前記制御パルスＰＬを受けて、これを定電流源２ａ、ＮＰＮバイポーラトランジスタＱ３１およびＱ３２、抵抗Ｒから構成される回路により、高い電圧の制御パルスＰＨに変換して次段に出力する。
【０００７】
ブーストストラップスイッチング回路３は、高い電圧の制御パルスＰＨを受けてスイッチング信号を供給するＨｉ側のドライバ回路Ｄｒ１と、そのスイッチング信号により入力電源ＶＩＮをＯＮ／ＯＦＦするＮＭＯＳのトランジスタＴｒ１と、インバータ３ａで反転された低い電圧の制御パルスＰＬを受けてスイッチング信号を供給するＬｏ側のドライバ回路Ｄｒ２と、そのスイッチング信号によりトランジスタＴｒ１と相補的にＯＮ／ＯＦＦするＮＭＯＳのトランジスタＴｒ２と、ショットキーダイオードＳＤ１とコンデンサＣを利用して接続点ｎ１に入力電源の電圧ＶＩＮかそれ以上の電圧を発生するブーストストラップ回路により構成されている。
【０００８】
平滑回路４はショットキーダイオードＳＤ２と、インダクタＬとコンデンサＣＯとで構成されるＬ型の平滑フィルタからなり、出力電圧のリップルを改善している。
【０００９】
次に、レベルシフト回路２とブーストストラップスイッチング回路３を中心にして、その動作を具体的に説明する。Ｈｉ側のトランジスタＴｒ１がＯＦＦされてＬｏ側のトランジスタＴｒ２が相補的にＯＮされると、コンデンサＣにはショットキーダイオードＳＤ１を介して、例えば＋５ＶのＶＤＤから充電電流が流れ込み、５Ｖが充電される。次にトランジスタＴｒ１がＯＮされてトランジスタＴｒ２が相補的にＯＦＦされると、コンデンサＣの他端の接続点ｎ２の電圧が、例えば＋２５Ｖの入力電源の電圧ＶＩＮと同じになり、接続点ｎ１の電圧はコンデンサＣに充電されている５Ｖが接続点ｎ２の電圧分、すなわち＋２５Ｖ持ち上がり、＋３０Ｖとなる。そして、この接続点ｎ１に発生する電圧＋３０Ｖが、ブーストストラップスイッチング回路３のＨｉ側のドライバ回路Ｄｒ１と、レベルシフト回路２のトランジスタＱ３２のコレクタに抵抗Ｒを介して供給されることになる。
【００１０】
レベルシフト回路２のトランジスタＱ３１のコレクタは定電流源２ａを介して制御用電源ＶＤＤに接続されており、そのエミッタは接地されている。トランジスタＱ３２のコレクタは前記のように抵抗Ｒを介してブーストされた接続点ｎ１に接続され、そのコレクタからの出力はＨｉ側のドライバ回路Ｄｒ１に入力されるようになっており、同時にそのエミッタは接地されている。このため、トランジスタＱ３１のベースに入力される＋５Ｖの制御パルスＰＬを、＋３０Ｖの制御パルスＰＨに変換してトランジスタＱ３２からＨｉ側のドライバ回路Ｄｒ１に出力する。
【００１１】
その結果、Ｈｉ側のドライバ回路Ｄｒ１から＋２５ＶのＬｏレベルと＋３０ＶのＨｉレベルをもつ高い電圧の制御パルスがトランジスタＴｒ１のゲート電圧として与えられる。このゲート電圧は入力電源の電圧よりも高いため、トランジスタＴｒ１を高速に駆動し、そのＯＮ抵抗を小さくすることが可能になる。また、トランジスタＴｒ２は低電位側で駆動するため低電圧でよく、制御回路１と同様にＬｏ側のドライバ回路Ｄｒ２も＋５Ｖの制御用電源ＶＤＤにより動作し、＋５Ｖのスイッチング信号を次段のトランジスタＴｒ２のゲートに供給する。
【００１２】
【発明が解決しようとする課題】
しかし、前記のようなトランジスタＱ３１とＱ３２で構成されたレベルシフト回路２では、トランジスタＱ３１がＯＦＦしたときに、トランジスタＱ３２が少数キャリアの蓄積効果により飽和するため、その後、制御パルスＰＨ（トランジスタＱ２のコレクタと抵抗Ｒの接続点の電圧）がＬＯＷレベルからＨＩＧＨレベルへ遷移するときに顕著な遅れが発生する。このため、Ｈｉ側のドライバ回路Ｄｒ１の動作が遅れて電圧安定化動作が遅くなる欠点がある。
【００１３】
また、レベルシフト回路による貫通電流が大きく、消費電流が大きいという問題もあった。
【００１４】
本発明は、上記のような課題を解決するためになされたものであって、従来のような制御パルスＰＨの立ち上がりと立ち下がり時の遅れを大幅に減少させることにより、電圧安定化動作速度が速く、消費電力の少ないスイッチングレギュレータを提供するものである。
【００１５】
【問題を解決するための手段】
上記の目的を達成するため、本発明では、入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、前記第１の制御パルスを第１のＭＯＳトランジスタがゲートで受けることによって前記第１の制御パルスのＨＩＧＨレベルとＬＯＷレベルとの中間のレベルを基準としてこれと前記第１の制御パルスの電圧とを比較して比較した結果に応じて相補的に定電流源の電流が流れる第１と第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインにそのゲートが接続され前記第１のＭＯＳトランジスタのドレインにそのドレインが接続され前記ブースト電圧にそのソースが接続された第３のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインにそのゲートが接続され前記第２のＭＯＳトランジスタのドレインにそのドレインが接続され前記ブースト電圧にそのソースが接続された第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第３のＭＯＳトランジスタのドレインに接続され前記ブースト電圧にそのソースが接続された第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第４のＭＯＳトランジスタのドレインに接続され前記ブースト電圧にそのソースが接続された第６のＭＯＳトランジスタとからなるとともに正帰還接続されて前記第２のＭＯＳトランジスタのドレインの出力電圧のＨＩＧＨレベルの電圧を前記第１の制御パルスのＨＩＧＨレベルより高い電圧に急速に引き上げて前記第２の制御パルスとするスイッチ回路と、からなることを特徴とする。
【００１６】
更に、本発明では、入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、第１と第２のインバータを介して相補的に入力される第１の制御パルスのレベルに応じて、前記第１と第２のインバータからそれぞれ第１と第２のＭＯＳトランジスタに定電流を供給することにより、入力される前記第１の制御パルスの立ち上がりと立ち下がりの遅延をそれぞれ抑制する第１と第２のカレントミラー回路をそれぞれ前記第１と第２のＭＯＳトランジスタとともに構成する第３と第４のＭＯＳトランジスタと、前記第３と第４のＭＯＳトランジスタのそれぞれの上流又は下流にあってそのゲートに制御電圧を常に印加することにより前記第３と第４のＭＯＳトランジスタの電圧変動を抑制する第５と第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタのドレインにそのゲートが接続され前記第５のＭＯＳトランジスタのドレインにそのドレインが接続された第７のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタのドレインにそのゲートが接続され前記第６のＭＯＳトランジスタのドレインにそのドレインが接続された第８のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第７のＭＯＳトランジスタのドレインに接続された第９のＭＯＳトランジスタと、前記第８のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第８のＭＯＳトランジスタのドレインに接続された第１０のＭＯＳトランジスタとからなるとともに正帰還接続され前記第６のＭＯＳトランジスタのドレインの出力電圧のＨＩＧＨレベルの電圧を前記第１の制御パルスのＨＩＧＨレベルより高い電圧に引き上げるスイッチ回路と、前記ブースト電圧にそのソースが接続され、前記第７乃至第１０のＭＯＳトランジスタの各ソースにそのドレインが接続され、流れる電流により前記ブースト電圧からその閾値分降下した電圧をそのドレインより前記スイッチ回路に供給し、前記スイッチ回路でのＨＩＧＨレベルへの遷移を行う第１１のＭＯＳトランジスタと、前記第５と第６のＭＯＳトランジスタのドレインからの出力電圧を受け、その出力電圧のタイミングが重なることによる貫通電流が回路に流れることを抑制する複数のＭＯＳトランジスタで構成した貫通電流抑制回路と、前記貫通電流抑制回路からの出力電圧を受けて前記第２の制御パルスとして出力するインバータ回路と、からなることを特徴とする。
【００１７】
また、本発明では、入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、前記入力電源より高い電圧に接続される高電位側の端子が共通接続されると同時に低電位側の端子が共通接続され、該低電位側の端子に接続された回路に入力される前記第１の制御パルスのレベルに応じてＯＮ／ＯＦＦする第１のトランジスタと、第１のトランジスタと相補的にＯＮ／ＯＦＦする第２のトランジスタとにより構成される第１のスイッチ回路と、前記入力電源より高い電圧に接続される高電位側の端子が共通接続されると同時に低電位側の端子が共通接続され、該低電位側の端子に接続された回路に入力される前記第１の制御パルスのレベルに応じて前記第１のトランジスタと相補的にＯＮ／ＯＦＦする第３のトランジスタと、第３のトランジスタと相補的にＯＮ／ＯＦＦする第４のトランジスタとにより構成される第２のスイッチ回路とを有し、前記第１のトランジスタの入力端子は前記第３のトランジスタの低電位側の端子に、前記第３のトランジスタの入力端子は前記第１のトランジスタの低電位側の端子にそれぞれ接続され、前記第２と第４のトランジスタの入力端子はそれぞれのトランジスタの低電位側の端子と共通接続されることにより、前記第２のトランジスタは前記第１と第３のトランジスタがそれぞれ相補的にＯＮからＯＦＦまたはＯＦＦからＯＮするときの遷移速度を前記第２と第４のトランジスタが無い場合よりも速め、前記第２のスイッチ回路の前記低電位側の端子から前記第２のスイッチ回路を介して前記第１の制御パルスに応じてその電圧よりも高く且つ入力電源より高い電圧の第２の制御パルスを出力することを特徴とする。
【００１８】
上記の構成によれば、低い電圧の制御パルスをレベルシフト回路で高い電圧の立ち上がり、立ち下がりの速い制御パルスに変換して、Ｈｉ側のドライバ回路を介して出力段のＭＯＳトランジスタをスイッチングするため、高い入力電圧のレギュレーションに対してスイッチング動作が速くなって、レギュレーション動作が安定するとともに、ＯＮ抵抗が小さく電力消費の少ないスイッチングレギュレータを提供することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。なお、図３と同一部分は同じ符号を付与し、その詳細な説明は割愛する。図１は本発明の一実施形態であるレベルシフト回路を簡略回路で表したスイッチングレギュレータの概略回路図である。
【００２０】
図１のスイッチングレギュレータは、制御回路１、レベルシフト回路２、ブーストストラップスイッチング回路３、そして平滑回路４とからなる。ＶＤＤには制御用電源、ＶＩＮには入力電源がそれぞれ入力され、所定の出力電圧がＶＯから出力される。レベルシフト回路２を除く他の回路は従来技術として説明した図３の回路の構成と同様であり、その構成と動作の説明は省略し、ここでは本発明の一実施形態であるレベルシフト回路２を中心に説明する。
【００２１】
図１に示す本発明に係るレベルシフト回路２はＮＭＯＳトランジスタＱ１０’とＱ１２’を差動トランジスタとして動作させてコンパレータ２ｅとして構成し、そのソースは電流値Ｉが流れる共通の定電流源２ａを介して接地されている。そのため、トランジスタＱ１２’のゲートは基準電圧Ｖｒｅｆを発生する基準電圧発生回路２ｄを介して接地され、トランジスタＱ１０’のゲートは端子Ｐｕｌｓｅを介して制御パルスであるＰＷＭ信号を受ける。ＰＭＯＳトランジスタＱ１５からＱ１８が正帰還接続されたスイッチ回路２ｆを構成しており、それぞれトランジスタのソースは端子ＢＳＴを介して接続点ｎ１に接続されており、端子ＢＳＴを介してブーストされた電圧、例えば＋３０Ｖが供給されている。トランジスタＱ１６とＱ１８のゲートはそれぞれトランジスタＱ１２’のドレインに接続されてインバータ２ｂ、２ｃを介してＨｉ側のドライバ回路Ｄｒ１に入力される。また、トランジスタＱ１７とＱ１５のゲートはそれぞれトランジスタＱ１０’のドレインに接続されている。インバータ２ｂ、２ｃの電源として端子ＢＳＴを介して例えば＋３０Ｖが、また、端子ＳＷを介して例えば＋２５Ｖが供給される。
【００２２】
ここで、基準電圧発生回路２ｄとトランジスタＱ１０’とＱ１２’は、トランジスタＱ１０’のゲートに入力されるＰＷＭ信号を比較してＯＮ／ＯＦＦするコンパレータとして動作し、基準電圧発生回路２ｄの基準電圧Ｖｒｅｆは、制御用の電源電圧ＶＤＤ、例えば＋５ＶにおけるＨＩＧＨレベル（以下“Ｈ”）、ＬＯＷレベル（以下“Ｌ”）の中間レベル、例えば＋２．５Ｖに設定されている。
【００２３】
ＰＷＭ信号が“Ｌ”から“Ｈ”に遷移すると、遷移時の中間レベルでトランジスタＱ１０’がＯＮになり、トランジスタＱ１２’がＯＦＦになる。反対に、ＰＷＭ信号が“Ｈ”から“Ｌ”に遷移すると、遷移時の中間レベルでトランジスタＱ１０’がＯＦＦになり、トランジスタＱ１２’がＯＮになる。この方法により、ＰＷＭ信号が基準電圧を超えたか、それ以下に下がったかで、トランジスタＱ１２’のドレインから、例えば端子ＢＳＴの電圧＋３０ＶにおけるＨＩＧＨレベル（以下“Ｈｂｓｔ”）とＬＯＷレベル（以下“Ｌｂｓｔ”）の出力を得ることができ、従来の回路に比して、出力の立ち上がりと立ち下がりを速くすることができる。
【００２４】
さらに、例えばＰＷＭ信号が“Ｌ”から“Ｈ”に遷移すると、トランジスタＱ１０’がＯＮになると略同時にトランジスタＱ１５もＯＮすることにより、定電流源２ａに流れる電流ＩがＱ１５に流れて電圧降下を発生する。この電圧降下分がトランジスタＱ１７のゲートの閾値より大きくなるようになっているので、トランジスタＱ１７がトランジスタＱ１５がない場合よりも素早くＯＮになる。同時に、それまでトランジスタＱ１８に流れていた電流ＩによるＱ１８の電圧降下がなくなりトランジスタＱ１６が即座にＯＦＦされる。このため、トランジスタＱ１７のドレインから、高い電圧にレベル変換された“Ｈｂｓｔ”が出力される。反対に、ＰＷＭ信号が“Ｈ”から“Ｌ”に遷移すると、トランジスタＱ１２’がＯＮになると略同時にトランジスタＱ１８もＯＮすることにより、定電流源２ａに流れる電流ＩがＱ１８に流れて電圧降下を発生する。この電圧降下分がトランジスタＱ１６のゲートの閾値より大きくなるようになっているので、トランジスタＱ１６が即座にＯＮになる。同時に、Ｑ１５に流れていた電流ＩがなくなりＱ１５による電圧降下が消滅すると、トランジスタＱ１７が即座にＯＦＦになり、Ｑ１７のドレインより “Ｌｂｓｔ”が出力される。すなわち、このような構成により、Ｑ１０’又はＱ１２’のドレイン電圧が上昇するのをＱ１５又はＱ１８が加速するように動作するため、Ｑ１６とＱ１７のみの構成でそれぞれがＯＮになるときよりも遅延が減少している。また、前記トランジスタＱ１５とＱ１８を抵抗にすることも可能であるが、その場合、高抵抗が必要となり寄生容量の影響が出やすくなる。このように、ＭＯＳトランジスタをＱ１５とＱ１８に使用することにより、“Ｈｂｓｔ”と“Ｌｂｓｔ”の遷移時の波形のスピードアップを図ることができ、更に、トランジスタＱ１６とＱ１７のそれぞれのゲートに過電圧が印加されるのを防止することもできる。
【００２５】
このようにして高い電圧に変換されてトランジスタＱ１２’のドレインから出力される電圧はインバータ２ｂと２ａを介してＨｉ側のドライバ回路Ｄｒ１に供給され、最終段のトランジスタＴｒ１を入力電源の電圧よりも高い電圧でＴｒ２と相補的にＯＮ／ＯＦＦする。
【００２６】
図２は、図１で説明したスイッチングレギュレータのレベルシフト回路２のＣＭＯＳによる他の具体的な回路である。回路の基本的な動作は図１を参照して説明した動作と同じであるが、以下はその補足説明である。
【００２７】
図２に示される端子、ＶＤＤ、Ｐｕｌｓｅ、ＢＳＴ、ＯＵＴ、ＳＷはそれぞれ図１に示される同符号の端子に対応する。また、端子ＧＮＤは接地端子を意味する。ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２でインバータを構成しており、同様にトランジスタＱ３とＱ４、Ｑ５とＱ６、Ｑ７とＱ８もそれぞれインバータを構成している。従って、端子Ｐｕｌｓｅから入力されるＰＷＭ信号でトランジスタＱ９とＱ１１は相補的にＯＮ／ＯＦＦされる。すなわち、ＰＷＭ信号が“Ｈ”のときトランジスタＱ９がＯＮになり、ＰＷＭ信号が“Ｌ”のときトランジスタＱ１１がＯＮになる。ここで、トランジスタＱ５とＱ６，Ｑ７とＱ８との間にそれぞれ設けられた抵抗Ｒ１とＲ２は、トランジスタＱ９とＱ１１に流れる電流を設定するために用いられる。トランジスタＱ９はＱ１０と、トランジスタＱ１１はＱ１２とそれぞれカレントミラー回路を構成している。そのため、Ｐｕｌｓｅ端子が“Ｈ”のＰＷＭ信号を受けたときにはトランジスタＱ１０にはトランジスタＱ９に流れる電流に比例した電流が流れ、“Ｌ”のＰＷＭ信号を受けたときにはトランジスタＱ１２にはトランジスタＱ１１に流れる電流に比例した電流が流れるようになっている。
【００２８】
トランジスタＱ１３とＱ１４のゲートにはそれぞれ＋ＶＤＤが与えられ、常にチャネルが形成されており、Ｑ１０とＱ１２のＯＮ／ＯＦＦ時の電圧の変動を抑えるようになっている。すなわち、前記のようにトランジスタＱ５とＱ６、Ｑ７とＱ８で構成されるそれぞれのインバータに流れる電流に応じた電流を流して駆動することと、トランジスタＱ１３、Ｑ１４により電流を制限していることにより、トランジスタＱ１０とＱ１２をＯＮ／ＯＦＦした際のレベルシフトされた信号の立ち上がりと立ち下がり時の遅れを低減し、図１を参照し説明した本実施形態の簡易回路のトランジスタＱ１０’とＱ１２’で構成されるコンパレータと同様の役割を果たしているとともに、レベルシフト回路の耐圧を向上させ、消費電力を低減するようになっている。
【００２９】
トランジスタＱ１５からＱ１８の動作は、図１を参照して説明した同符号を付したトランジスタから構成されるスイッチ回路２ｆと同じである。トランジスタＱ１９には、Ｑ１０またはＱ１２を介して流れる電流が常時流れ、そのドレイン／ソース間に閾値に相当する電圧降下が生じるようになっている。すなわち、Ｑ１６とＱ１７のＯＮ／ＯＦＦの切り替えはＢＳＴを介し供給されるブーストされた電圧、例えば＋３０ＶよりＱ１９の電圧降下分だけ低い電圧で行われることになり、Ｑ１３とＱ１４のドレイン側に発生する“Ｈｂｓｔ”時の電圧が、端子ＢＳＴの電圧Ｖｂｓｔより電圧降下分だけ低い電圧になり、信号の立ち上がり、立ち下がり時間の短縮に貢献する。言いかえれば、トランジスタＱ１９は下流の回路に過電流が流れないように制限し、トランジスタＱ１６とＱ１７のゲートに過電圧がかからないようにする効果も持っている。
【００３０】
また、Ｑ１３とＱ１４のそれぞれのドレイン側から出力されるレベルは相補的になるが、レベルが重なり合う瞬間にはインバータに貫通電流が流れるため、トランジスタＱ２０からＱ２５で構成される貫通電流抑制回路で大きな貫通電流が流れないようにして出力している。トランジスタＱ２６とＱ２７，Ｑ２８とＱ２９でそれぞれインバータが構成されており、最終段のインバータより端子ＯＵＴを介して高い電圧の制御パルスＰＨをＨｉ側のドライバ回路に出力する。
【００３１】
本実施形態ではレベルシフト回路２の具体的な構成例をＣＭＯＳ回路で説明したが、これに限定されるものではなく、図１で示した概略回路に基づいて、その他の回路により構成してもよい。また、レベルシフト回路２以外の回路の構成例は本発明の解説のためのものであって、本発明の範囲を限定するものではない。
【００３２】
【発明の効果】
以上説明したように、本発明のレベルシフト回路を用いたスイッチングレギュレータによれば、低い電圧のＰＷＭ信号をレベルシフト回路で高い電圧の立ち上がり、立ち下がりの速い制御パルスに変換して、Ｈｉ側のドライバ回路を介して出力段のＭＯＳトランジスタをスイッチングするため、高い入力電圧のレギュレーションに対してスイッチング動作が速くなって、レギュレーション動作が安定するとともに、ＯＮ抵抗が小さく電力消費の少ないスイッチングレギュレータを提供することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態であるレベルシフト回路を簡略回路で表したスイッチングレギュレータの概略回路図
【図２】 レベルシフト回路のＣＭＯＳによる他の具体的な回路図。
【図３】 従来のレベルシフト回路を採用したスイッチングレギュレータの概略回路例。
【符号の説明】
１ 制御回路
１ａ 誤差増幅器
２ レベルシフト回路
２ａ 定電流源
２ｂ、２ｃ インバータ
２ｄ 基準電圧発生回路
２ｅ コンパレータ
２ｆ スイッチ回路
３ ブーストストラップスイッチング回路
３ａ インバータ
４ 平滑回路
ＢＳＴ 端子
Ｃ、ＣＯ コンデンサ
Ｄｒ１、Ｄｒ２ ドライバ回路
ＧＮＤ 端子
Ｉ 電流
Ｌ インダクタ
ｎ１、ｎ２ 接続点
ＯＵＴ 端子
ＰＨ 高い電圧の制御パルス
ＰＬ 低い電圧の制御パルス
Ｐｕｌｓｅ 端子
Ｑ１０’、Ｑ１２’、Ｑ１〜Ｑ２９、Ｑ３１、Ｑ３２ トランジスタ
Ｒ、Ｒ１、Ｒ２ 抵抗
ＳＷ 端子
Ｔｒ１、Ｔｒ２ トランジスタ
ＶＤＤ 制御用電源電圧
ＶＩＮ 入力電源電圧
ＶＯ 出力電圧
Ｖｒｅｆ、Ｖｒｅｆ１ 基準電圧
ＳＤ１、ＳＤ２ ショットキーダイオード
Claims (3)
- 入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、
前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、
前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、
前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、
前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、
前記第１の制御パルスを第１のＭＯＳトランジスタがゲートで受けることによって前記第１の制御パルスのＨＩＧＨレベルとＬＯＷレベルとの中間のレベルを基準としてこれと前記第１の制御パルスの電圧とを比較して比較した結果に応じて相補的に定電流源の電流が流れる第１と第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのドレインにそのゲートが接続され前記第１のＭＯＳトランジスタのドレインにそのドレインが接続され前記ブースト電圧にそのソースが接続された第３のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインにそのゲートが接続され前記第２のＭＯＳトランジスタのドレインにそのドレインが接続され前記ブースト電圧にそのソースが接続された第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第３のＭＯＳトランジスタのドレインに接続され前記ブースト電圧にそのソースが接続された第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第４のＭＯＳトランジスタのドレインに接続され前記ブースト電圧にそのソースが接続された第６のＭＯＳトランジスタとからなるとともに正帰還接続されて前記第２のＭＯＳトランジスタのドレインの出力電圧のＨＩＧＨレベルの電圧を前記第１の制御パルスのＨＩＧＨレベルより高い電圧に急速に引き上げて前記第２の制御パルスとするスイッチ回路と、からなることを特徴とするスイッチングレギュレータ。 - 入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、
前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、
前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、
前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、
前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、
第１と第２のインバータを介して相補的に入力される第１の制御パルスのレベルに応じて、前記第１と第２のインバータからそれぞれ第１と第２のＭＯＳトランジスタに定電流を供給することにより、入力される前記第１の制御パルスの立ち上がりと立ち下がりの遅延をそれぞれ抑制する第１と第２のカレントミラー回路をそれぞれ前記第１と第２のＭＯＳトランジスタとともに構成する第３と第４のＭＯＳトランジスタと、
前記第３と第４のＭＯＳトランジスタのそれぞれの上流又は下流にあってそのゲートに制御電圧を常に印加することにより前記第３と第４のＭＯＳトランジスタの電圧変動を抑制する第５と第６のＭＯＳトランジスタと、
前記第６のＭＯＳトランジスタのドレインにそのゲートが接続され前記第５のＭＯＳトランジスタのドレインにそのドレインが接続された第７のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタのドレインにそのゲートが接続され前記第６のＭＯＳトランジスタのドレインにそのドレインが接続された第８のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第７のＭＯＳトランジスタのドレインに接続された第９のＭＯＳトランジスタと、前記第８のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第８のＭＯＳトランジスタのドレインに接続された第１０のＭＯＳトランジスタとからなるとともに正帰還接続され前記第６のＭＯＳトランジスタのドレインの出力電圧のＨＩＧＨレベルの電圧を前記第１の制御パルスのＨＩＧＨレベルより高い電圧に引き上げるスイッチ回路と、
前記ブースト電圧にそのソースが接続され、前記第７乃至第１０のＭＯＳトランジスタの各ソースにそのドレインが接続され、流れる電流により前記ブースト電圧からその閾値分降下した電圧をそのドレインより前記スイッチ回路に供給し、前記スイッチ回路でのＨＩＧＨレベルへの遷移を行う第１１のＭＯＳトランジスタと、
前記第５と第６のＭＯＳトランジスタのドレインからの出力電圧を受け、その出力電圧のタイミングが重なることによる貫通電流が回路に流れることを抑制する複数のＭＯＳトランジスタで構成した貫通電流抑制回路と、
前記貫通電流抑制回路からの出力電圧を受けて前記第２の制御パルスとして出力するインバータ回路と、からなることを特徴とするスイッチングレギュレータ。 - 入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、
前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、
前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、
前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、
前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、
前記入力電源より高い電圧に接続される高電位側の端子が共通接続されると同時に低電位側の端子が共通接続され、該低電位側の端子に接続された回路に入力される前記第１の制御パルスのレベルに応じてＯＮ／ＯＦＦする第１のトランジスタと、第１のトランジスタと相補的にＯＮ／ＯＦＦする第２のトランジスタとにより構成される第１のスイッチ回路と、
前記入力電源より高い電圧に接続される高電位側の端子が共通接続されると同時に低電位側の端子が共通接続され、該低電位側の端子に接続された回路に入力される前記第１の制御パルスのレベルに応じて前記第１のトランジスタと相補的にＯＮ／ＯＦＦする第３のトランジスタと、第３のトランジスタと相補的にＯＮ／ＯＦＦする第４のトランジスタとにより構成される第２のスイッチ回路とを有し、
前記第１のトランジスタの入力端子は前記第３のトランジスタの低電位側の端子に、前記第３のトランジスタの入力端子は前記第１のトランジスタの低電位側の端子にそれぞれ接続され、前記第２と第４のトランジスタの入力端子はそれぞれのトランジスタの低電位側の端子と共通接続されることにより、前記第２のトランジスタは前記第１と第３のトランジスタがそれぞれ相補的にＯＮからＯＦＦまたはＯＦＦからＯＮするときの遷移速度を前記第２と第４のトランジスタが無い場合よりも速め、前記第２のスイッチ回路の前記低電位側の端子から前記第２のスイッチ回路を介して前記第１の制御パルスに応じてその電圧よりも高く且つ入力電源より高い電圧の第２の制御パルスを出力することを特徴とするスイッチングレギュレータ。
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