JP4756954B2 - クロックアンドデータリカバリ回路 - Google Patents
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Description
12、102 ラッチ回路(フリップフロップ)
13、103 位相比較回路
14、104 フィルタ
15、16、17、105 アップダウンカウンタ
18 アップダウン制御回路
106 制御回路
201 入力バッファ
202 クロックアンドデータリカバリ回路
203 シリアルパラレル変換回路
204 PLL回路
205 分周回路
206 パラレルシリアル変換回路
207 セレクタ
208 出力バッファ
Claims (10)
- 位相シフト回路から複数のラッチ回路に供給される多相クロック信号のうち、予め定められたクロック信号群を入力データ信号の遷移点を検出するエッジ検出用のクロック信号とし、他のクロック信号群を入力されたデータ信号をサンプルするためのデータサンプリング用のクロック信号とし、
前記複数のラッチ回路でサンプルされたデータによる位相比較結果に基づき、前記クロック信号の位相の遅れと進みを制御する位相制御信号を生成して前記位相シフト回路に供給する回路を備え、前記位相シフト回路は前記位相制御信号に基づき、前記エッジ検出用のクロック信号の位相と前記データサンプリング用のクロック信号の位相を可変にシフトさせ、データ及びクロック信号を復元するクロックアンドデータリカバリ回路であって、
前記エッジ検出用のクロック信号の位相の制御は、前記位相比較結果に基づきアップダウン制御されるアップダウンカウンタのカウント値に応じた前記位相制御信号によって行われ、
前記データサンプリング用のクロック信号の位相の制御用に、
前記位相比較結果に基づきアップダウン制御される1段目のアップダウンカウンタと、
2段目のアップダウンカウンタと、
前記1段目のアップダウンカウンタのカウント値の現在値が最大値であり、且つ、前記位相比較結果がアップを示すときに、前記2段目のアップダウンカウンタをアップさせるように制御し、前記1段目のアップダウンカウンタのカウント値の現在値が最小値であり、且つ、前記位相比較結果がダウンを示すときに、前記2段目のアップダウンカウンタをダウンさせるように制御する制御回路と、
を備え、前記データサンプリング用のクロック信号の位相の制御は、前記2段目のアップダウンカウンタのカウント値に応じた前記位相制御信号によって行われる、ことを特徴とするクロックアンドデータリカバリ回路。 - 前記データサンプリング用のクロック信号の位相の制御用の前記1段目アップダウンカウンタのカウント値の最大値と最小値を制御する制御信号を入力し、前記1段目アップダウンカウンタの最大値と最小値を可変に設定自在としてなる、ことを特徴とする請求項1記載のクロックアンドデータリカバリ回路。
- 前記データサンプリング用のクロック信号の位相の制御用の前記1段目アップダウンカウンタのカウント値の範囲は、前記2段目のアップダウンカウンタのカウント値の範囲よりも狭く設定される、ことを特徴とする請求項1記載のクロックアンドデータリカバリ回路。
- 入力データ信号を、互いに位相が離間している複数相のクロック信号でサンプルして出力する複数のラッチ回路と、
前記複数のラッチ回路の出力に基づきクロック信号の位相の進みと遅れを検知する位相比較回路と、
前記位相比較回路から出力される位相比較結果を平滑化して、アップダウン信号を出力するフィルタと、
を備え、
前記複数相のクロック信号のうちエッジ検出用のクロック信号を入力する前記ラッチ回路で前記入力データ信号の遷移点を検出し、前記複数相のクロック信号のうちデータサンプリング用クロック信号を入力する前記ラッチ回路にて前記入力データ信号をサンプルし、
前記フィルタからのアップダウン信号を受けてカウント値をアップ又はダウンさせ、第1の位相制御信号を出力する第1のアップダウンカウンタと、
第2の位相制御信号を出力する第2のアップダウンカウンタと、
前記フィルタからのアップダウン信号を受けてカウント値をアップ又はダウンさせ、第1の位相制御信号を出力する第3のアップダウンカウンタと、
前記第1のアップダウンカウンタと、前記第2のアップダウンカウンタとからそれぞれ出力される前記第1の位相制御信号と前記第2の位相制御信号に応じて、前記エッジ検出用のクロック信号と前記データサンプリング用のクロック信号の位相をそれぞれ別々に可変制御する位相シフト回路と、
前記第3のアップダウンカウンタのカウント値と、前記フィルタからのアップダウン信号に基づき、前記第2のアップダウンカウンタのアップ、ダウンを制御する信号を生成し、前記第2のアップダウンカウンタに供給するアップダウン制御回路と、
を備えている、ことを特徴とするクロックアンドデータリカバリ回路。 - 前記第3のアップダウンカウンタのカウント値の最大値と最小値を制御する制御信号を入力し、前記第3のアップダウンカウンタのカウント値の最大値と最小値を可変に設定自在としてなる、ことを特徴とする請求項4記載のクロックアンドデータリカバリ回路。
- 前記アップダウン制御回路は、前記第3のアップダウンカウンタのカウント値が最大値であるときに、前記フィルタからアップ信号を入力した場合に、前記第2のアップダウンカウンタにアップ信号を出力し、前記第3のアップダウンカウンタのカウント値が最小値であるときに、前記フィルタからダウン信号を入力した場合に、前記第2のアップダウンカウンタにダウン信号を出力する、ことを特徴とする請求項4記載のクロックアンドデータリカバリ回路。
- 前記第3のアップダウンカウンタのカウント値の範囲は、前記第2のアップダウンカウンタのカウント値の範囲よりも狭く設定される、ことを特徴とする請求項4記載のクロックアンドデータリカバリ回路。
- 前記第1のアップダウンカウンタと、前記第2のアップダウンカウンタとは、同一の構成とされ、カウント値の範囲は同一とされる、ことを特徴とする請求項4記載のクロックアンドデータリカバリ回路。
- 請求項1乃至8のいずれか一記載のクロックアンドデータリカバリ回路を備えた半導体装置。
- 請求項1乃至8のいずれか一に記載の前記クロックアンドデータリカバリ回路と、
入力バッファと、
を備え、
前記クロックアンドデータリカバリ回路は、前記入力バッファからの入力シリアルデータを受け、
前記クロックアンドデータリカバリ回路から出力されるデータ信号と、送信シリアルデータとを入力し一方を出力するセレクタと、
前記セレクタの出力を入力して出力する出力バッファを備えたことを特徴とするインタフェース回路。
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