JP2007174023A - クロック同期方法およびクロック同期回路 - Google Patents
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Abstract
【解決手段】 受信フレームが、クロックの同期のために利用される予め定められた信号を有する任意のビット数のクロック同期情報を備え、受信装置が、入力信号識別手段と、積分手段と、最適位相判定手段とを備え、受信装置が、受信フレームを受信したときに、入力信号識別手段が、前記受信フレームのクロック同期情報を識別し、積分手段が、前記入力信号識別手段の識別結果を位相毎に累積加算し、最適位相判定手段が、前記積分手段の累積加算結果を位相毎に比較することにより、クロック同期を得るために最適な位相を判定する。
【選択図】 図1
Description
PLLは、入力信号がプラスからマイナスに、またはマイナスからプラスに変化する変化点でゼロになること、即ちゼロクロスを利用しており、これをトリガとしてPLLを動作させ、クロック同期を確立している。
例えばこの場合に、そのデバイス内のクロックジッタと入力信号の位相ジッタとの合計がクロック同期回路にとっての入力位相変動となるため、同期はずれが発生しやすくなる。その結果、無線装置の入力電力が小さく、回路内ノイズとのS/N比が悪い場合には、クロック同期回路の入力信号にもノイズが入力されるために、クロック同期回路が同期はずれを起こし、受信可能となる時間確立が低下するという不具合があった。特に、携帯電話等の無線通信においては、電波受信条件が悪い場合が多く、クロック同期はずれにより、通話品質の劣化が生じやすいという不具合があった。
また、本願発明は、フレーム毎にクロック位相の変動が大きく、クロック同期はずれを起こしても、同期引き込み時間が速く、データ受信ができない時間確率を低減することを可能とするクロック同期方法およびクロック同期回路を提供することも目的としている。
前記受信装置が、前記受信フレームを受信したとき、
前記クロック同期情報に含まれる1の波形状のアナログデータの時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別し、
前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
前記累積加算結果を位相毎に比較することにより、クロック同期を得る最適な位相を判定することを特徴とする。
前記受信フレーム中のクロック同期情報に含まれるアナログデータの1波形の時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別する入力信号識別手段と、
該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
該積分手段により累積加算したディジタルデータの複数のクロック位相毎の累積加算結果を比較する最適位相判定手段とを備えることを特徴とする。
前記受信装置が、前記受信フレームを受信したとき、
前記クロック同期情報に含まれるアナログデータの1波形の時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別し、
前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
前記累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が前記受信フレームの前記予め定められたクロック同期情報のディジタルデータの値の累積加算結果に最も近い累積加算結果が得られた位相を、クロック同期を得るために最適な位相であると判定することを特徴とする。
前記受信フレーム中のクロック同期情報に含まれるアナログデータの1波形の時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別する入力信号識別手段と、
該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
該積分手段により累積加算したディジタルデータの複数のクロック位相毎の累積加算結果を比較することにより、各位相の中から前記累積加算結果が前記受信フレームの前記予め定められたクロック同期情報のディジタルデータの値の累積加算結果に最も近い累積加算結果が得られた位相を、クロック同期を得るために最適な位相であると判定する最適位相判定手段を備えることを特徴とする。
前記受信装置が、前記受信フレームを受信したとき、
前記クロック同期情報に含まれるアナログデータの1波形の時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別し、
前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
前記累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が最大の位相を、クロック同期を得るために最適な位相であると判定することを特徴とする。
前記受信フレーム中のクロック同期情報に含まれるアナログデータの1波形の時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別する入力信号識別手段と、
該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
前記積分手段の累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が最大の位相を、クロック同期を得るために最適な位相であると判定する最適位相判定手段を備えることを特徴とする。
また、フレーム毎に位相変動が激しい受信状態においても、各フレーム受信期間におけるデータ誤り率を最も下げる効果があるために、通信期間内における平均誤り率を低下させることができる。
また、積分手段を用いることにより、クロック同期において誤った位相に同期する確率を下げることができる。
さらに、受信フレームのクロック同期情報がフレーム同期用ビットの機能を果たすので、フレーム同期ビットが不要になり、伝送効率をあげることができる。
図1は、本発明の一実施形態の全体構成図である。
図2は、本発明の一実施形態の一部分を表した図である。
図3は、受信したクロック位相情報と識別クロックとの位相関係を模式的に表した図である。
図4は、受信したアナログデータのクロック位相情報と識別クロックとの位相関係を模式的に表した図である。
図5は、受信フレームの構成例を表した図である。
図6は、クロック同期情報が4ビットであり、入力信号と識別クロックとの位相関係が図4に示すような場合に、簡易な入力信号検出手段を使用した場合の積分手段の積分結果の例を示す図である。
図7は、本発明の他の実施例を示す構成図である。
図8は、受信フレームの他の構成例を表した図である。
図9は、PLLの回路図である。
<構成の説明>
本発明の一実施形態によるクロック同期方法およびクロック同期回路の構成例を、図1を用いて説明する。
本実施形態のクロック同期方法を適用したクロック同期回路は、図1に示すごとく、入力データをディジタルデータに変換する複数のA/Dコンバータ1(入力信号識別手段に相当)と、前記A/Dコンバータ1によって識別したクロック位相毎の前記変換したディジタルデータの値が入力され、クロック位相毎に累積加算する複数の積分手段2と、該積分手段2により累積加算したクロック位相毎の累積加算値を比較する最適位相判定手段3と、クロックパルスを生成し、該パルスをA/Dコンバータ1と最適クロック位相選択手段5に供給する識別クロック生成手段4と、前記クロックパルスと最適位相判定手段3の判定結果が入力され、選択された最適クロック位相を出力する最適クロック位相選択手段5とを備える。
図1を用いて説明する。
本実施形態によるクロック同期回路は、識別クロック生成手段4が、クロック同期情報に含まれるアナログデータの1波形の時間幅をn分割する任意の異なる位相である識別クロック(CK1〜CKn)を生成する。A/Dコンバータ1は、受信フレームのクロック同期情報を識別クロック(CK1〜CKn)を用いて、値(ディジタル値)を識別する。
高周波回路部からベースバンド部である本実施形態のクロック同期回路のA/Dコンバータ1に入力される受信データ波形は、図3のように矩形波ではなく、図4に示すようになまっている場合が多い。その波形を入力して、時間幅をn分割した位相であるCK1〜CKnのタイミングによってA/Dコンバータ1を動作させると、図4の例では、CK2のタイミングにおいてはA/Dコンバータ1の出力値は大きな値となり、CK1とCKnのタイミングではCK2のタイミングの場合に比較すると小さな値となる。
識別クロック位相マージンは、デバイス内のクロック逓倍器のクロックジッタ、送受での相対クロック精度誤差による1フレーム期間中に生じる位相ずれ等によって決まる。
<構成の説明>
本発明の他の実施形態によるクロック同期方法およびクロック同期回路の構成例を、図7を用いて説明する。
本発明のクロック同期方法およびクロック同期回路を実施する実施形態2の回路は、入力データをディジタルデータに変換するA/Dコンバータ1と、該A/Dコンバータ1によって識別した複数のクロック位相毎のディジタルデータの値を該複数のクロック位相毎に累積加算する複数の積分手段2と、各積分手段2が接続し、該積分手段2により累積加算したディジタルデータの複数の累積加算値を比較する一つの最適位相判定手段3と、クロックパルスを生成する識別クロック生成手段4と、前記クロックパルスと最適位相判定手段3の判定結果を入力し、選択された最適クロック位相を出力する最適クロック位相選択手段5とを備える。識別クロック生成手段4で生成したクロックパルスは該A/Dコンバータ1にも入力する。
受信フレームの構成例は実施形態1と同様である。
本発明の前記実施形態1との主な差異点は、回路の消費電力を抑えるためにA/Dコンバータ1を一つにした点である。
受信フレームのクロック同期情報が、4ビットにて構成され、全て"1"であるとして説明する。
受信データである受信フレームは、入力信号識別手段である一つのA/Dコンバータ1に入力する。A/Dコンバータ1には、識別クロック生成手段4からクロックパルスが入力される。このクロックパルスをトリガとして、A/Dコンバータ1の識別結果が2以上のn個の積分手段2に分配される。各積分手段2は積分結果を最適位相判定手段3に出力する。最適位相判定手段3は、前記積分結果が最大である位相がどれかを判定する。最適位相判定手段3は、前記判定結果を最適クロック位相選択手段5に出力し、最適クロック位相選択手段5は該判定結果を元に、識別クロック生成手段4から入力した各位相から最適クロック位相を選択し、出力する。
実施形態2によれば、A/Dコンバータの数を削減でき、回路規模および消費電力を削減できる。
<構成の説明>
実施形態3は、受信フレームの構成を、例えば図8のようにクロック同期情報をA,B,Cの3種類に増やし、該A,B,Cの位相を送信側でずらして送信するように変更するものである。
回路構成は実施形態1を用いても、実施形態2を用いてもよい。
クロック位相情報は、"1"だけでなく"0"を含むことができる。クロック位相情報のビットが"0"の場合、ノイズにより入力信号識別手段が"0"より大きい値を出力することも考えられる。この場合も考慮に入れると、クロック位相情報のディジタルデータの累積加算結果を予め定めておき、最適位相判定手段3が積分手段2から出力された累積加算結果のうち、前記予め定められたクロック位相情報のディジタルデータの累積加算結果に最も近い累積加算結果が得られた位相を、クロック同期を得るために最適な位相であると判定するように構成することができる。
このため、PLLを用いなくてもクロック同期が可能であり、このため入力信号のビットレートに対して、高安定固定発信機の周波数を数十倍にする必要がなく、数倍程度で済む。従って、入力データがギガヘルツオーダーの速度になっても、特殊な専用デバイスを開発する必要がなくなる。
また、フレーム毎に位相変動が激しい受信状態においても、各フレーム受信期間におけるデータ誤り率を最も下げる効果があるために、通信期間内における平均誤り率を最もよくすることができる。
また、積分手段を用いることにより、クロック同期において誤った位相に同期する確率を下げることができる。
Claims (6)
- 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期方法であって、
前記受信装置が、前記受信フレームを受信したとき、
前記クロック同期情報に含まれる1の波形状のアナログデータの時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別し、
前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
前記累積加算結果を位相毎に比較することにより、クロック同期を得る最適な位相を判定することを特徴とするクロック同期方法。 - 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期回路であって、
前記受信フレーム中のクロック同期情報に含まれるアナログデータの1波形の時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別する入力信号識別手段と、
該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
該積分手段により累積加算したディジタルデータの複数のクロック位相毎の累積加算結果を比較する最適位相判定手段とを備えることを特徴とするクロック同期回路。 - 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期方法であって、
前記受信装置が、前記受信フレームを受信したとき、
前記クロック同期情報に含まれるアナログデータの1波形の時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別し、
前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
前記累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が前記受信フレームの前記予め定められたクロック同期情報のディジタルデータの値の累積加算結果に最も近い累積加算結果が得られた位相を、クロック同期を得るために最適な位相であると判定することを特徴とするクロック同期方法。 - 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期回路であって、
前記受信フレーム中のクロック同期情報に含まれるアナログデータの1波形の時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別する入力信号識別手段と、
該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
該積分手段により累積加算したディジタルデータの複数のクロック位相毎の累積加算結果を比較することにより、各位相の中から前記累積加算結果が前記受信フレームの前記予め定められたクロック同期情報のディジタルデータの値の累積加算結果に最も近い累積加算結果が得られた位相を、クロック同期を得るために最適な位相であると判定する最適位相判定手段を備えることを特徴とするクロック同期回路。 - 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期方法であって、
前記受信装置が、前記受信フレームを受信したとき、
前記クロック同期情報に含まれるアナログデータの1波形の時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別し、
前記識別した複数のクロック位相毎のディジタルデータの値を該クロック位相毎に累積加算して累積加算結果を得、
前記累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が最大の位相を、クロック同期を得るために最適な位相であると判定することを特徴とするクロック同期方法。 - 予め定められた任意ビット数の波形状のアナログデータから成るクロック同期情報を含む受信フレームをディジタルデータに変換し、該クロック同期情報を用いて受信フレームのクロック位相と受信装置が発振するクロックの位相との同期をとる受信装置のクロック同期回路であって、
前記受信フレーム中のクロック同期情報に含まれるアナログデータの1波形の時間幅を分割する複数のクロック位相を用いて前記ディジタルデータの値を識別する入力信号識別手段と、
該識別手段によって識別した複数のクロック位相毎のディジタルデータの値を、該クロック位相毎に累積加算する積分手段と、
前記積分手段の累積加算結果を位相毎に比較することにより、各位相の中から前記累積加算結果が最大の位相を、クロック同期を得るために最適な位相であると判定する最適位相判定手段を備えることを特徴とするクロック同期回路。
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