JP5286845B2 - データリカバリ回路 - Google Patents

Description

本発明は、シリアル転送されたデータを復元するためのデータリカバリ回路に関する。

近年、機器間、ボード間、チップ間における大容量・高速データ伝送の要求を満たすため、ＵＳＢ（Universal Serial Bus）、Serial ATA(Advanced Technology Attachment)、IEEE1394、1G/10G Ethernet（登録商標）、InfiniBand、RapidIO、Fibre Channel、PCI Expressといった様々な高速インタフェース規格が提唱され、実用に供されているが、高速化・大容量化の傾向は今後ますます強まるものと思われる。

それらのインタフェース規格の多くは、シリアル転送方式が採用されており、予め定められた周波数でデータが伝送される。伝送されるデータには、その周波数のクロックが重畳され（エンベデッドクロック）、データ受信部は、受信したデータからこのクロックを検出し、検出したクロック信号に基づいて受信データを復元している。

これらの復元動作を行う回路は、クロックデータリカバリ（Clock Data Recovery、以下、単に「ＣＤＲ」という。）回路と呼ばれている。従来のＣＤＲ回路では、一般にＰＬＬ（Phase Locked Loop）回路が用いられ、ＰＬＬに含まれるＶＣＯ（Voltage Controlled Oscillator）の発振信号（クロック）が受信データの位相に同期するよう制御され、再生クロックとして用いられる。

この再生クロックを基準として受信データをラッチすることにより、受信データが正確に復元される。しかしながら、データの転送速度が高速化し、例えばＧｂｐｓを超えるオーダーになると、ＶＣＯの発振周波数もＧＨｚオーダーを超えるため、そのようなＶＣＯを組み込んだＣＤＲ回路では、チップサイズの増大化、消費電力の増大化、コストアップなどといったマイナス要因が増大する。

また、データの転送速度の高速化により配線遅延が無視できなくなるので、素子配置や配線レイアウトなどへの充分な配慮が必要となり、設計が益々困難になっている。また、配線遅延は、使用するデバイス特性に大きく依存するので、プロセス毎にレイアウトの再設計を行う必要が生じ（または、回路の再設計まで必要となり）、回路の再利用性を低下させ、開発期間の増大化を招く。

このような問題を解決するものとして、オーバーサンプリング型のＣＤＲ回路が提案されている（例えば、非特許文献1参照）。

図２４は、従来のＣＤＲ回路の構成図である。図２４に示すように、ＣＤＲ回路は、多相クロック生成部９００がＰＬＬやＤＬＬ（Delayed Locked Loop）などにより構成され、基準クロック（ＲｅｆＣＬＫ）から所定位相ずつシフトした、等間隔の位相差を有する多相クロックを生成する。

フリップフロップ（以下、「Ｆ／Ｆ」という。）回路９０１は、入力データ（Ｄａｔａ）をデータ端子に共通入力し、多相クロック生成部９００から供給される多相クロックの各クロック（ＣＬＫ１〜ＣＬＫＮ）をそれぞれクロック端子に入力して、各クロックの立上りで（または立下りで）入力データを取り込む。すなわち、Ｆ／Ｆ回路９０１から出力されるデータは、入力データが少しずつ位相のずれたクロックでサンプリングされたものとなる。

デジタルＰＬＬ（以下、「ＤＰＬＬ」という。）９０２は、Ｆ／Ｆ回路９０１から供給されるビット列から、論理が反転する反転タイミングを検出し、そのタイミングに同期する位相のクロックを多相クロックの中から選択し、再生クロック（ＲｅｃＣＬＫ）として復元する。

また、ＤＰＬＬ９０２は、再生クロック（ＲｅｃＣＬＫ）と所定の位相差（例えば、逆位相）を持つクロックで取り込んだデータを再生データ（ＲｅｃＤａｔａ）として選択し、出力する。なお、再生クロック（ＲｅｃＣＬＫ）を選択するときには、ＤＰＬＬ９０２は、データの反転タイミングをフィルタで平滑化して検出している。

そして、後段の信号処理部（不図示）は、この再生クロック（ＲｅｃＣＬＫ）に基づいて動作する。このような回路構成は、多相クロック生成部９００以外はデジタル回路で構成できるので、実現が比較的容易である。しかしながら、多相クロック生成部９００が生成する多相クロックの各クロック間の位相差が等間隔でない場合には、ＣＤＲ回路が誤動作することがあった。

図２５は、多相クロックの各クロックの位相差が等間隔でない場合の問題点の一例を示す図である。なお、図２５において、多相クロック生成部９００から出力される多相クロックは、４位相であるものとして説明する。

まず、ＣＬＫ２の位相が理想状態よりΔだけ遅れ、再生クロック（ＲｅｃＣＬＫ）としてＣＬＫ２が選択され、信号処理部がＣＬＫ２に同期して各データを処理しているものとする。

時刻Ｔｓｗで再生クロック（ＲｅｃＣＬＫ）としてＣＬＫ１が選択されたとすると、元々の位相差に加えてさらにΔだけ再生クロックの周期（Ｔ'）が短くなるため、信号処理部内でＦ／Ｆをセットアップする時間（Ｔｓｕ'）が十分確保できなくなり、ＣＤＲ回路が誤動作することがある。

これは、例え、多相クロック生成部９００の出力端で多相クロックの各クロックの位相差が等間隔になるように設計されていても、再生クロック（ＲｅｃＣＬＫ）の出力端までの各クロックのスキュー（例えば、配線や負荷などによる）による影響で、ＣＤＲ回路が誤動作することがある。さらに、このスキューは、データの転送速度が高速になるほど顕著になる。従って、各部で多相クロックの遅延量の合せ込みを行う必要が生じ、実現が容易ではないため、上述の問題点を解決するには至っていない。

また、この多相クロック生成部９００において、位相インターポレータを用い、位相調整を行うものがある（例えば、特許文献１参照）。

しかしながら、位相インターポレータのような回路を設ければ、位相差が等間隔の多相クロックを出力させることは可能になるが、装置の増大化を招くほか、高速化に伴う配線遅延が無視できない。

この配線遅延を回避する方法として、各部入力においてそれぞれ多相クロックの位相を合わせる方法が考えられる。しかし、この方法は、転送データに含まれるクロックの周波数より高いオーバーサンプリング周波数（図２５の例では、転送データに含まれるクロックの４倍の周波数）で動作するオーバーサンプリング型ＣＤＲ回路を実現するのと同等の困難牲がある。

このため、入力データからクロックを復元し、復元したクロックに基づいて信号処理を行う、従来のアナログ型ＰＬＬを用いたＣＤＲ回路やオーバーサンプリング型ＣＤＲ回路を用いる装置においては、転送速度が高速化するのに伴って、ＣＤＲ部を設計する困難性が高まるので、開発期間が増大し、その実現が益々困難になってきている。

これらの問題を解決するＣＤＲ回路として、周波数がｆ１のクロックに同期してシリアル転送されたデータを、周波数がｆ２のクロックを所定位相ずつずらして生成された多相クロックによりオーバーサンプリングしてサンプリングデータを取得するサンプリング部と、取得されたサンプリングデータから平均的にｆ１／ｆ２ビットを検出し、受信されたデータを復元するデータ復元部と、を備えることにより、データ転送速度が高速であっても、データ転送速度の数分の１のクロック周波数でデータリカバリ処理を行うことができるためにシステムの高速化にも容易に対応できるうえ、転送されるデータのジッタや、オーバーサンプリング時に使用する多相クロックの位相間隔が不均一であることの影響を受けにくくするものがあった（例えば、特許文献２参照）。

また、ＤＰＬＬで再生されている位相情報から一定基準値以上はなれた位置にデータエッジを検出した場合には、データエッジの位置をＤＰＬＬが再生している位相情報に近づけることによって、データのアイ開口が広がるように補正するものもある（例えば、特許文献３参照）。
B．Kim et．al."A 30-MHz Hybrid Analog/Digtal Clock Recovery Circuit in 2-um CMOS", IEEE JSSC, December 1990, pp1385-1394 特開２００２−１９０７２４号公報 特開２００５−１９２１９２号公報 特願２００７−２４３９０３号

しかしながら、特許文献２および特許文献３に記載されたものは、周波数がｆ１のクロックに同期してシリアル転送されるデータを、周波数ｆ２のクロックを所定位相ずらして生成された多相クロックによりオーバーサンプリングし、その後、並列化部でオーバーサンプリングしたデータを１つのクロックに同期したデータにまとめて出力する構成としているため、消費電力が大きくなってしまうという課題があった。

例えば、周波数が２．５ＧＨｚのクロックに同期してシリアル転送されるデータに対して、周波数１．２５ＧＨｚのクロックを５０ｐｓずつずらした多相クロックにより８倍のオーバーサンプリングを行う場合には、８ｂｉｔ×２ＵＩ＝１６ビットのデータを同時にサンプリングしなければならない。ここで、ＵＩは、Unit Intervalのことで、２．５ＭＨｚのクロックに同期したシリアルデータでは４００ｐｓの期間となる。

図２６に示すように、従来のオーバーサンプリング部２０１は、入力されたシリアルデータ（Ｄａｔａ）を多相クロック生成部２０２から供給される１６相の多相クロックｃｋ０〜ｃｋ１５で Ｆ／Ｆ０〜Ｆ／Ｆ１５によりサンプリングする。

その後、並列化部２０５により、各クロックｃｋ０〜ｃｋ１５に同期したデータは最終的に１つのクロック（ここでは、ｃｋ０）に同期したデータとしてシンボルデータ復元部２０３によって出力される。

並列化部２０５では、図２７に示すように、多相クロックｃｋ０〜ｃｋ１５の各クロックに同期したデータＱ０〜Ｑ１５のうち、データＱ０〜Ｑ７はｃｋ０に同期したデータＱＱ［０：７］として、データＱ８〜Ｑ１５はｃｋ８に同期したデータＱＱ［８：１５］としてＦ／Ｆによってそれぞれラッチされる。

その後、ＱＱ［０：７］およびＱＱ［８：１５］は、ｃｋ０に同期したデータＯＶＳ［０：１５］としてＦ／Ｆによってそれぞれラッチされる。したがって、並列化部２０５内部には、Ｆ／Ｆが１６×２＝３２個配置されることになり、オーバーサンプリング部１全体では４８個ものＦ／Ｆが配置されることになる。

このように、従来のデータリカバリ回路においては、多くのＦ／Ｆを高速で動作させる必要があるため消費電流が大きくなってしまうといった課題があった。

本発明は、従来のデータリカバリ回路と比較して消費電流を減らすことができるデータリカバリ回路を提供することを目的としている。

本発明のデータリカバリ回路は、シリアル転送されたシリアルデータをオーバーサンプリングすることにより復元するデータリカバリ回路であって、多相クロックを生成する多相クロック生成部と、前記多相クロックのうち一部のクロックを停止させる多相クロック制御部と、前記多相クロック制御部によって停止されなかったクロックに基づいて、前記シリアルデータをサンプリングするサンプリング部と、前記サンプリング部によってサンプリングされたサンプリングデータに基づいて、前記シリアルデータを復元するデータ復元部と、を備え、前記多相クロック制御部は、前記サンプリングデータから検出されたエッジ位置を示すエッジデータの位相に同期した位相情報に基づいて、停止させるクロックを決定する構成を有している。

本発明は、従来のデータリカバリ回路と比較して消費電流を減らすことができるデータリカバリ回路を提供することができる。

以下に、本発明のデータリカバリ回路の実施形態について説明する。

（第１の実施形態）
図１は、本発明のデータリカバリ回路の第１の実施形態を適用したシリアル転送部の物理層部を示す概略構成図である。図１に示す物理層部１００は、データの送信を行う送信部１０１と、データの受信を行う受信部１０２とを有する。

このシリアル転送部を用いてデータの送受信を行うときは、物理層部１００と同等機能を有し、１組の送信部１２２と受信部１２１とを有する物理層部１２０を伝送路１０６、１０７を介して対向させて配置する。

物理層部１００は、基準クロックＲｅｆＣＬＫ１から周波数ｆａのクロックを生成するＰＬＬ１１３を、物理層部１２０は、基準クロックＲｅｆＣＬＫ２から周波数ｆｂのクロックを生成するＰＬＬ１２３をそれぞれ備えている。物理層部１００、１２０は、ＰＬＬ１１３、１２３によってそれぞれ生成される、周波数がそれぞれｆａ、ｆｂのクロックに基づいて動作する。なお、以下の説明においては、物理層部１００、１２０の送信部と受信部とからなる各組を「ポート」という。

データのシリアル転送は、ポート相互間においてポイント・ツー・ポイントで行われる。本実施形態における伝送路１０６、１０７は、送信と受信とは別個の伝送路により同時に行うことが可能な全２重回線を構成しているが、必ずしも全２重回線である必要はなく、半２重回線により構成されている場合でも、本発明のデータリカバリ回路を適用することができる。なお、伝送路１０６、１０７は、２本の線路によりそれぞれ構成されているが、無線により構成されていてもよい。

送信部１０１は、上位層から供給される送信データＤｔｘに対して所定の変換規則に従った符号化を行うエンコーダ部１０３と、エンコーダ部１０３で符号化されたデータをシリアル変換するシリアライザ１０４と、シリアル変換されたデータを伝送路１０６に送信する送信出力部１０５とを有する。

伝送路１０６上のデータは、差動信号で伝送される。また、エンコーダ部１０３は、送信データＤｔｘに８Ｂ／１０Ｂ変換を施す。８Ｂ／１０Ｂ変換は、８ビットのデータから１０ビットのデータ（以下、「シンボルデータ」という。）に変換するものであり、Ｋコード（またはＫキャラクタ）と呼ばれる１ビットの制御用の特殊符号（ＤｔｘＫ）を８ビットのデータに加える。

ＰＬＬ１１３は、供給される基準クロックＲｅｆＣＬＫ１を基に、データ転送のため、各規格に定められた転送クロックＢＣＬＫと、転送クロックＢＣＬＫを１０分周（エンコーダ部１０３が８Ｂ／１０Ｂ変換を行う場合）した内部動作のためのクロックＰＣＬＫとを生成する。例えば、データ転送が２．５Ｇｂｐｓで行われる場合は、ＰＬＬ１１３は、２．５ＧＨｚの転送クロックＢＣＬＫと、２５０ＭＨｚのクロックＰＣＬＫを生成する。

ＰＬＬ１１３は、エンコーダ部１０３にクロックＰＣＬＫを供給し、シリアライザ１０４にクロックＰＣＬＫと転送クロックＢＣＬＫとを供給することにより、各部を動作させる。また、物理層部１００と上位層とのデータの受け渡しも、クロックＰＣＬＫに同期して行われる。

受信部１０２は、伝送路１０７により伝送された差動信号を二値化する受信入力部１０８と、受信入力部１０８によって２値化されたデータにデジタル処理を施してイコライズするＤＥＱ１１５と、受信入力部１０８で２値化されたデータを復元するデータリカバリ部１０９と、復元したデータを１０ビットのシンボルデータにパラレル変換するデシリアライザ１１０と、送信側と受信側のクロックとの周波数差を吸収するエラスティックバッファ１１１と、１０ビットのシンボルデータを８ビットのデータに１０Ｂ／８Ｂ変換するデコーダ１１２とを備えている。

なお、物理層部１００に対向する物理層部１２０においても、送信部１２２は、供給される基準クロックＲｅｆＣＬＫ２に基づいてＰＬＬ１２３で生成される周波数ｆｂの転送クロックにデータを同期させて送信する。

エラスティックバッファ１１１は、例えば、特殊符号の追加または削除を行うことにより、周波数差を吸収する。なお、この周波数差の許容値は、インタフェース規格毎に定められる。また、本実施形態において、エラスティックバッファ１１１は、デコーダ１１２の前段に設けられているが、後段に設けることにしてもよい。

また、本実施形態において、受信部１０２のデータリカバリ部１０９およびデシリアライザ１１０が本発明のデータリカバリ回路を構成するものとして説明するが、本発明のデータリカバリ回路の構成を限定するものではない。また、物理層部１００のこれ以外の構成および機能は、データリカバリ回路の第１の実施形態との組み合わせにおいて任意に変更可能である。

また、本実施形態の物理層部１００は、データリカバリ部１０９に供給する多相クロックやエラスティックバッファ１１１などに供給するクロックＰＣＬＫをＰＬＬ１１３で生成するが、ＰＬＬ１１３で生成されたクロックＰＣＬＫや転送クロックＢＣＬＫは、シリアライザ１０４やエンコーダ部１０３等の送信部１０１にも供給され、ＰＬＬ１１３が共用化されている。これは、対向する物理層部１００、１２０が、独立の基準クロックＲｅｆＣＬＫ１、ＲｅｆＣＬＫ２から生成されたクロックによりそれぞれ動作するようにしたためである。

図２は、本発明のデータリカバリ回路の第１の実施形態を示すブロック図である。図２に示すように、第１の実施形態のデータリカバリ回路は、オーバーサンプリング部１と、多相クロック生成部２と、多相クロック制御部１０００と、シンボルデータ復元部３とを備えている。

ここで、オーバーサンプリング部１およびシンボルデータ復元部３の一部は、図１に示すデータリカバリ部１０９を構成し、シンボルデータ復元部３の他の一部は、図１に示すデシリアライザ１１０を構成している。

また、多相クロック生成部２は、図１に示すＰＬＬ１１３の一部を構成している。また、デシリアライザ１１０は、必ずしもデータリカバリ回路に設ける必要はなく、別個に設けてもよい。

また、本実施形態において、オーバーサンプリング部１は、本発明におけるサンプリング部を構成し、シンボルデータ復元部３は、本発明におけるデータ復元部を構成する。

多相クロック生成部２は、基準クロックＲｅｆＣＬＫから生成された所定周波数のクロックを所定位相ずつシフトし、ほぼ等間隔の位相差を有する多相クロックを生成する。本実施形態では、多相クロック生成部２は、周期ＵＩが定められている転送クロックＢＣＬＫの約１／２の周波数ｆ２を有し、位相差が例えば１／８ＵＩの多相クロックｔｃｋ０〜ｔｃｋ１５を生成する。

例えば、データ転送速度が２．５Ｇｂｐｓ(ＵＩが４００ｐｓ)の場合には、多相クロック生成部２は、周期が８００ｐｓ（周波数が１．２５ＧＨｚ）で位相差が５０ｐｓずつである１６個のクロックを生成する。

なお、多相クロックの周波数ｆ２は、転送クロックＢＣＬＫの周波数の１／２である必要はなく、転送クロックＢＣＬＫの周波数の１／４でもよく、転送クロックＢＣＬＫの周波数と同一でもよい。例えば、多相クロック生成部２は、周波数ｆ２が転送クロックＢＣＬＫの周波数の１／４の３２個のクロックを多相クロックとして生成してもよい。

さらに、多相クロック生成部２によって生成される多相クロックの位相差は、転送クロックＢＣＬＫの周期ＵＩの１／８ＵＩに限定する必要はない。また、本実施形態のデータリカバリ回路は、多相クロック生成部２を含んで構成されているが、多相クロック生成部２をデータリカバリ回路とは別個に構成してもよい。

多相クロック制御部１０００は、多相クロック生成部２によって生成された多相クロックｔｃｋ０〜ｔｃｋ１５にそれぞれ対応するクロックｃｋ０〜ｃｋ１５と、クロックｔｃｋ０と同位相のｐｃｋ０と、ｃｋ８と同位相のｐｃｋ８とを出力する。

また、多相クロック制御部１０００は、シンボルデータ復元部３を構成する後述する選択信号生成部７によって出力される選択信号Ｓｅｌと、シンボルデータ復元部３を構成する後述するデータ選択部６によって出力される遅延選択信号ｄＳｅｌと、データリカバリ回路の実装状態に対する最適値として不図示のレジスタに設定された値を表す制御信号Ｃｔｌとに基づいて、クロックｐｃｋ０およびｐｃｋ８を除くクロックｃｋ０〜ｃｋ１５のうちいくつかのクロックを停止する。

なお、本実施形態においては、制御信号Ｃｔｌが２ビットで表され、選択信号Ｓｅｌが３ビットで表されるものとして説明するが、制御信号Ｃｔｌおよび選択信号Ｓｅｌをそれぞれ表すビットの数を限定するものではない。

具体的には、多相クロック制御部１０００は、図３に示すように、クロック選択部１００１と、セレクタ１０１０〜１０２５と、バッファ回路１０２０、１０２１とを備えている。

クロック選択部１００１は、図４に示す選択テーブルに基づいて、制御信号Ｃｔｌ、選択信号Ｓｅｌおよび遅延選択信号ｄＳｅｌに従った切替信号ｓ０〜ｓ１５をセレクタ１０１０〜１０２５にそれぞれ出力する。

例えば、図４において、クロック選択部１００１は、制御信号Ｃｔｌ［１：０］＝０の場合には、選択信号Ｓｅｌおよび遅延選択信号ｄＳｅｌの値にかかわらずクロックｔｃｋ０〜ｔｃｋ１５の何れも停止させないよう各切替信号ｓ０〜ｓ１５を出力する。

また、クロック選択部１００１は、制御信号Ｃｔｌ［１：０］＝１かつ選択信号Ｓｅｌ［２：０］＝１の場合には、遅延選択信号ｄＳｅｌの値にかかわらず、クロックｔｃｋ０、ｔｃｋ２、ｔｃｋ８およびｔｃｋ１０を停止させ、他のクロックを停止させないよう各切替信号ｓ０〜ｓ１５を出力する。

また、クロック選択部１００１は、制御信号Ｃｔｌ［１：０］＝１、選択信号Ｓｅｌ［２：０］＝７かつ遅延選択信号ｄＳｅｌ［２：０］＝０の場合には、クロックｔｃｋ６、ｔｃｋ８およびｔｃｋ１４を停止させ、他のクロックを停止させないよう各切替信号ｓ０〜ｓ１５を出力する。

図３において、セレクタ１０１０は、一方の入力端子にクロックｔｃｋ０が入力され、他方の入力端子には"０"（Ｌｏｗ）が入力され、クロック選択部１００１から出力された切替信号ｓ０に応じて、クロックｔｃｋ０または"０"の一方をクロックｃｋ０として出力する。

なお、本実施形態において、セレクタ１０１０は、切替信号ｓ０が"０"（Ｌｏｗ）のとき"０"（Ｌｏｗ）を選択し、"１"（Ｈｉｇｈ）のときクロックｔｃｋ０を選択するものとする。

各セレクタ１０１１〜１０２５も、セレクタ１０１０と同様に、一方の入力端子に各クロックｔｃｋ１〜ｔｃｋ１５が入力され、他方の入力端子に"０"（Ｌｏｗ）が入力され、クロック選択部１００１から出力された各切替信号ｓ１〜ｓ１５に応じて、各クロックｔｃｋ１〜ｔｃｋ１５または"０"の一方を各クロックｃｋ１〜ｃｋ１５として出力する。

バッファ回路１０２０は、セレクタ１０１０と略同じ遅延量を有し、入力されたクロックｔｃｋ０を遅延させ、セレクタ１０１０によってクロックｔｃｋ０が選択されたときに出力されるクロックｃｋ０と略同位相のクロックｐｃｋ０を出力する。

バッファ回路１０２１は、セレクタ１０１８と略同じ遅延量を有し、入力されたクロックｔｃｋ８を遅延させ、セレクタ１０１８によってクロックｔｃｋ８が選択されたときに出力されるクロックｃｋ８と略同位相のクロックｐｃｋ８を出力する。

図２において、オーバーサンプリング部１は、多相クロック制御部１０００から供給される多相クロックｃｋ０〜ｃｋ１５により受信データＤａｔａを取り込み、オーバーサンプルデータＯＶＳＤをシンボルデータ復元部３に出力する。

シンボルデータ復元部３は、オーバーサンプルデータＯＶＳＤから１０ビットのシンボルデータＳＹＭを復元し、シンボルクロックＳＹＭＣＬＫを生成するもので、データリカバリ機能とデシリアライザ機能とを有する。なお、シンボルデータ復元部３は、多相クロックのうちの１つのクロック(図ではｐｃｋ０が例示されている)で動作する。

このように、データリカバリ回路に、転送クロックＢＣＬＫの周波数ｆ１よりも低い周波数ｆ２に設定された多相クロックを用いれば、多相クロック生成部２の発振周波数を下げることができるので、高速化に対応しやすい。

次に、各部の詳細について説明する。

オーバーサンプリング部１は、１６個のＦ／Ｆ（Ｆ／Ｆ０〜Ｆ／Ｆ１５）からなるＦ／Ｆ回路４と、入力されたデータを１つのクロック（例えば、ｐｃｋ０）に同期させて出力する並列化部５と、データのビットを補完するビット補完部８００とを備えている。

Ｆ／Ｆ０〜Ｆ／Ｆ１５には、データ端子に受信データＤａｔａがそれぞれ共通に入力され、Ｆ／Ｆ０〜Ｆ／Ｆ１５は、多相クロックｃｋ０〜ｃｋ１５がそれぞれ立上るタイミングで受信データＤａｔａを取り込み、Ｑ０〜Ｑ１５をそれぞれ出力する。

並列化部５は、例えば、２段構成のＦ／Ｆを有し、Ｑ０〜Ｑ１５を、一旦出力Ｑ０〜Ｑ７と出力Ｑ８〜Ｑ１５とに分けてラッチした後に、それらを合わせ、出力Ｑ０〜Ｑ１５を、例えば、多相クロックの１つのクロック（ここではｐｃｋ０とする）に同期させたオーバーサンプルデータＴＯＶＳＤを出力する。

ここで、Ｆ／Ｆ０〜Ｆ／Ｆ１５にそれぞれ入力されるクロックｃｋ０〜ｃｋ１５の一部が停止されるため、クロックが停止されたＦ／Ｆから出力されたビットＱ０〜Ｑ１５を補完する必要がある。このため、ビット補完部８００は、選択信号生成部７から入力された選択信号Ｓｅｌに従って、ビットの補完を行う。

図４において、制御信号Ｃｔｌ［１：０］＝３かつ選択信号Ｓｅｌ［２：０］＝２の場合には、シンボルデータ復元部３でサンプリングされるビットは、「００１０００１０００１０００１０」のなかで１が立っているビットである。ここで、ビットの並びは左から「ｂ０，ｂ１，...，ｂ１５」であるものとする。ビット補完部８００は、この１が立っているビットでその周りのビットを補完する。

例えば、制御信号Ｃｔｌ［１：０］＝３かつ選択信号Ｓｅｌ［２：０］＝２の場合には、ビット補完部８００は、オーバーサンプルデータＴＯＶＳＤ［１５：０］の各ビットを以下に示すように補完したＯＶＳＤ［１５：０］を出力する。

ＯＶＳＤ［ ０］＝ＴＯＶＳＤ［２］
ＯＶＳＤ［ １］＝ＴＯＶＳＤ［２］
ＯＶＳＤ［ ２］＝ＴＯＶＳＤ［２］
ＯＶＳＤ［ ３］＝ＴＯＶＳＤ［２］
ＯＶＳＤ［ ４］＝ＴＯＶＳＤ［２］
ＯＶＳＤ［ ５］＝ＴＯＶＳＤ［２］
ＯＶＳＤ［ ６］＝ＴＯＶＳＤ［６］
ＯＶＳＤ［ ７］＝ＴＯＶＳＤ［１０］
ＯＶＳＤ［ ８］＝ＴＯＶＳＤ［１０］
ＯＶＳＤ［ ９］＝ＴＯＶＳＤ［１０］
ＯＶＳＤ［１０］＝ＴＯＶＳＤ［１０］
ＯＶＳＤ［１１］＝ＴＯＶＳＤ［１０］
ＯＶＳＤ［１２］＝ＴＯＶＳＤ［１０］
ＯＶＳＤ［１３］＝ＴＯＶＳＤ［１０］
ＯＶＳＤ［１４］＝ＴＯＶＳＤ［１４］
ＯＶＳＤ［１５］＝（次の）ＴＯＶＳＤ［２］

なお、（次の）ＴＯＶＳＤ［２］は、１クロック遅れて入力されるＴＯＶＳＤのｂ２を意味する。また、制御信号Ｃｔｌと選択信号Ｓｅｌとが他の組み合わせであった場合にも、ビット補完部８００は、オーバーサンプルデータＴＯＶＳＤ［１５：０］の各ビットを図４に示した選択テーブルに基づいて補完したＯＶＳＤ［１５：０］を出力する。

図５は、オーバーサンプリング部１の各主要信号の信号波形の一例を示す図である。図５において、（ａ）は、受信データＤａｔａの波形例、（ｂ）は、データ転送クロック（実際にはオーバーサンプリング部１には存在しないが、説明の都合上記載した。）、（ｃ−０）〜（ｃ−１５）は、多相クロックｃｋ０〜ｃｋ１５、（ｄ−０）〜（ｄ−１５）は、多相クロックによりＦ／Ｆ０〜Ｆ／Ｆ１５に取り込まれ、Ｆ／Ｆ０〜Ｆ／Ｆ１５からそれぞれ出力されるデータＱ０〜Ｑ１５、（ｅ−０）、（ｅ−１）は、並列化部５に一旦取り込まれたデータＱ０〜Ｑ５、データＱ８〜Ｑ１５、（ｆ）は、並列化部５から出力されるオーバーサンプルデータＯＶＳＤを表している。

なお、図５においては、多相クロック制御部１０００に入力される制御信号Ｃｔｌが０の場合、すなわち、全てのクロックｃｋ０〜ｃｋ１５が停止されていない場合におけるオーバーサンプリング部１の各主要信号の信号波形を示している。

多相クロック制御部１０００に入力される制御信号Ｃｔｌが０以外の場合には、図４に示したように、選択信号Ｓｅｌの値に応じてクロックｓ０〜ｓ１５のうち何れかのクロックが停止される。

（ｃ−０）〜（ｃ−１５）にそれぞれ示す多相クロックｃｋ０〜ｃｋ１５の周期は、（ｂ）に示すデータ転送クロックの周期（ＵＩ）の２倍（２ＵＩ）に設定され、各多相クロックｃｋ０〜ｃｋ１５は、隣接したクロック相互の位相差が等間隔になるように位相がシフトされている。

（ａ）に示す受信データＤａｔａに付された黒丸は、多相クロックｃｋ０〜ｃｋ１５による各サンプリング点であり、この多相クロックｃｋ０〜ｃｋ１５により取り込まれた各Ｆ／Ｆ０〜Ｆ／Ｆ１５の出力データＱ０〜Ｑ１５は、（ｄ−０）から（ｄ−１５）のように変化する。なお、図５において、ビット列の左側はＬＳＢで、時間的に速いサンプル点を表している。

並列化部５は、一旦、クロックｐｃｋ０でＱ０〜Ｑ７を取り込み、（ｅ−０）に示すようにＱＱ［０：７］を出力し、クロックｐｃｋ８でＱ８〜Ｑ１５を取り込み、（ｅ−１）に示すようにＱＱ［８：１５］を出力する。

そして、並列化部５は、次のクロックｐｃｋ０でＱＱ［０：７］及びＱＱ［８：１５］を取り込んで並列同期化し、（ｆ）に示すように、オーバーサンプルデータＯＶＳＤ［０：１５］を出力する。

このように、並列化部５が、クロックｐｃｋ０でＱ０〜Ｑ７を取り込み、クロックｐｃｋ８でＱ８〜Ｑ１５を取り込んだ後、次のクロックｐｃｋ０でＱ０〜Ｑ１５を取り込むのは、一度にＱ０〜Ｑ１５を取り込むと、Ｑ１５やＱ１４に対する並列化部５のセットアップ時間が不足し、それらのデータが正常に取り込まれなくなるためである。

ここで、本実施形態では、並列化部５におけるデータの取り込みを、上述のように２段階に設定しているが、より安定してデータが取り込めるよう段数をさらに増やしてもよい。

一般に、受信データＤａｔａが立上る、あるいは立下るタイミングは、ランダムに、あるいは多種多様な要因により図５の斜線部（ア）で示すように変動する、いわゆるジッタが発生する。

このため、データが遷移するタイミング付近のサンプリングデータは、変動して正確に復元できないことがある。しかし、本実施形態によれば、図３において破線で囲んで示したように、このような問題も解決することができる。

次に、オーバーサンプルデータＯＶＳＤから、受信データを復元するシンボルデータ復元部３の構成およびその作用について説明する。

図２において、シンボルデータ復元部３は、データ選択部６と、選択信号生成部７と、デシリアライザ８と、コンマ検出部９とを備え、オーバーサンプルデータＯＶＳＤから１０ビットのシンボルデータＳＹＭを復元するとともに、位相が調整させたシンボルクロックＳＹＭＣＬＫを生成する。

オーバーサンプルデータＯＶＳＤは、本実施形態においては、転送データ２ビットを８位相のクロックでサンプリングした、１６ビット構成のデータである。したがって、シンボルデータ復元部３は、この１６ビットのオーバーサンプリングデータＯＶＳＤから、所定位相のクロックで取り込んだデータ（ビット）を選択して出力すればよい。

ただし、対向する物理層部１２０の送信部１２２から送られるデータに含まれる転送クロックと、物理層部１００の受信部１０２でサンプリングに用いる多相クロック（クロックｃｋ０〜ｃｋ１５）とが全く同一の周波数（または、多相クロックの周波数が転送クロックの周波数の自然数分の１）であれば、シンボルデータ復元部３がオーバーサンプリングデータＯＶＳＤを取り込む位相は、固定されたままの状態でよい。

しかし、通常は、多相クロックと転送クロックとは、ある範囲内の周波数差を有するので、シンボルデータ復元部３は、取り込み位相を徐々にずらし、本実施形態の場合には、通常は２個で、時折１個または３個のデータを選択的に出力する必要がある。

例えば、多相クロックと転送クロックとの周波数差が０．１％（１０００ｐｐｍ）であるとすると、転送データ１０００ビットに対して１ビットのずれが生じ、オーバーサンプリングに用いられるクロックｐｃｋ０の５００サイクルに１回、１個または３個のデータが出力される。

選択信号生成部７は、オーバーサンプルデータＯＶＳＤのビット取り込み位相を指示する選択信号Ｓｅｌを生成する。

データ選択部６は、選択信号生成部７から出力される選択信号Ｓｅｌに従って、オーバーサンプリング部１から出力されたオーバーサンプルデータＯＶＳＤから１〜３個の復元データ（ｄ０、ｄ１、ｄ２）を選択的に出力する。また、データ選択部６は、復元データの有効部分を示す状態信号Ｓ０、Ｓ１も出力する。

コンマ検出部９は、転送データに所定間隔で挿入された特殊符号として、コンマと呼ばれるコンマ符号を検出しコンマ検出信号Ｄｅｔを出力する。

デシリアライザ８は、コンマ検出信号Ｄｅｔをもとに、データ選択部６から供給される１〜３個の復元データ（ｄ０、ｄ１、ｄ２）を１０ビットのシンボルデータＳＹＭにパラレル変換する。また、デシリアライザ８は、シンボルクロックＳＹＭＣＬＫの生成も行う。

図６は、選択信号生成部７の構成例を示す図である。図６において、選択信号生成部７は、両エッジ検出部２０と、ＤＰＬＬ５６６とを備え、多相クロック制御部１０００から供給されるクロックｐｃｋ０を基準にして動作するように構成されている。

両エッジ検出部２０は、オーバーサンプルデータＯＶＳＤのビット列から立上り及び立下りの両エッジを検出し、そのエッジ位置を示すエッジデータＲｘＥｄｇｅを出力する。

具体的には、両エッジ検出部２０は、オーバーサンプルデータＯＶＳＤ［０：１５］と、オーバーサンプルデータＯＶＳＤを、１位相差分遅らせたデータｄＯＶＳＤ［０：１５］との排他的論理和を演算する。

なお、ｄＯＶＳＤ［０：１５］は、１クロック前のＯＶＳＤ［１５］をｐＯＶＳＤ［１５］と表せば、ｄＯＶＳＤ［０：１５］＝｛ｐＯＶＳＤ［１５］，ＯＶＳＤ［０：１４］｝で求めることができる。

ＤＰＬＬ５６６は、比較部２１と、ループフィルタ５６２と、デジタルＶＣＯ５６３とを備え、入力されたエッジデータＲｘＥｄｇｅの位相に同期した位相を表す６ビットの位相データ（本発明における位相情報）Ｓｔを出力する。

比較部２１は、エッジデータＲｘＥｄｇｅのエッジの位相とデジタルＶＣＯ５６３が出力する位相データＳｔを比較し、その位相差データＰＤＤａｔを出力する。

比較部２１の構成を図７に示す。図７において、比較部２１は、第１位相差検出部５３０ａ、５３０ｃと、第２位相差検出部５３０ｂ、５３０ｄと、クリップ回路５３１ａ〜５３１ｄと、加算回路５３２とを備えている。

第１位相差検出部５３０ａは、オーバーサンプリングデータＯＶＳＤの０ビット目〜３ビット目、第２位相差検出部５３０ｂは、オーバーサンプリングデータＯＶＳＤの４ビット目〜７ビット目、第１位相差検出部５３０ｃは、オーバーサンプリングデータＯＶＳＤの８ビット目〜１１ビット目、第２位相差検出部５３０ｄは、オーバーサンプリングデータＯＶＳＤの１２ビット目〜１５ビット目に対してそれぞれ設けられている。

比較部２１が受信する信号のパルス幅は、各種のジッタの影響により狭まっている可能性があるため、１ＵＩに相当する時間内に複数のデータエッジが存在する場合がある。そのような場合であっても、各位相差検出部５３０ａ〜５３０ｄが２つ以上のデータエッジを検出しないように、比較部２１は、上述したように構成されている。

本実施形態では、オーバーサンプル時の受信信号の最短のパルス幅が１／２ＵＩ以上であるシステムを仮定し、エッジ検出を１／２ＵＩずつ行うことにしている。実際に使用するシステムの受信信号のパルス幅がさらに狭くなる可能性がある場合には、位相検出単位を更に細かく分けて行うことにより対応することが可能である。

各位相差検出部５３０ａ〜５３０ｄは、入力されたエッジデータＲｘＥｄｇｅの４ビット部分にエッジが存在しない場合には０を、エッジが存在する場合には、第１位相差検出部５３０ａ、５３０ｃでは図８、第２位相差検出部５３０ｂ、５３０ｄでは図９に示すようにデジタルＶＣＯ５６３から出力される位相データＳｔとの位相差を表す信号を出力する。

各クリップ回路５３１ａ〜５３１ｄは、入力データを位相補正用規定値でクリップする。例えば、±８でクリップする場合には、各クリップ回路５３１ａ〜５３１ｄは、入力データの値が−８以上かつ８以下のときには入力データをそのまま出力、８を超えるときには８を出力、−８未満のときには−８を出力する。なお、各クリップ回路５３１ａ〜５３１ｄは、他の値で入力データをクリップする場合も同様である。

加算回路５３２は、クリップ回路５３１ａ〜５３１ｄの出力を加算し、位相差データＰＤＤａｔとして出力する。このように、エッジデータＲｘＥｄｇｅの各４ビット部分の位相差データをクリップ後に加算した位相差データＰＤＤａｔが、比較部２１から出力される。

図６において、比較部２１から出力された位相差データＰＤＤａｔは、ループフィルタ５６２に入力される。ループフィルタ５６２は、ＤＰＬＬ５６６のループ特性を決定するフィルタであり、比較部２１が出力する位相差データＰＤＤａｔを平滑化したデータＶＣＯＩＮをデジタルＶＣＯ５６３に出力する。ループフィルタ５６２の特性を変更することにより、ＤＰＬＬ５６６の特性を変更することができる。

図１０にループフィルタ５６２の一例を示す。図１０においてループフィルタ５６２は乗算器５７０、５７１、加算器５７２、５７５、リミット回路５７３およびＦ／Ｆ５７４を備えている。

乗算器５７０、５７１は、それぞれ固定倍率ａ、ｂの乗算器であり、入力された位相差データＰＤＤａｔを固定倍する。乗算器５７０、５７１の倍率ａ、ｂを図示しないレジスタにより設定できる構成とすることによりＤＰＬＬ５６６の特性を変更することができる。

また、加算器５７２、リミット回路５７３およびＦ／Ｆ５７４は、積算器を構成している。リミット回路５７３は、加算器５７２にオーバーフローあるいはアンダーフローが発生した時に出力を最大値あるいは最小値にリミットする回路である。

図６において、デジタルＶＣＯ５６３は、アナログＰＬＬのＶＣＯに相当し、位相データＳｔを出力する。本実施形態では、デジタルＶＣＯ５６３は、６ビット（６４値）でデータを出力するものする。この場合には、デジタルＶＣＯ５６３から出力される位相データＳｔの１ＬＳＢは、１／６４サイクル（１／６４ＵＩ）の位相に相当する。

図１１にデジタルＶＣＯ５６３の構成例を示す。図１１において、デジタルＶＣＯ５６３は、加算器５８０およびＦ／Ｆ５８１を備えている。加算器５８０は、入力データＶＣＯＩＮとＦ／Ｆ５８１からのフィードバックデータを加算することにより積算器を構成している。デジタルＶＣＯ５６３は、Ｆ／Ｆ５８１が保持するビットのうち、上位６ビットをデジタルＶＣＯ５６３の位相データＳｔとして出力する。

この構成により、デジタルＶＣＯ５６３は、比較部２１から出力される位相差データＰＤＤａｔがループフィルタ５６２で平滑化されたデータを積算していくため、デジタルＶＣＯ５６３から出力される位相データＳｔは、位相を表す。

ここで、位相データＳｔのビット数を多くすればするほど、位相データＳｔの１ビットが表す位相が小さくなり、デジタルＶＣＯ５６３が位相データＳｔで表現できる位相の精度が上がる。

デジタルＶＣＯ５６３から出力される位相データＳｔは、比較部２１に戻され、比較部２１、ループフィルタ５６２、デジタルＶＣＯ５６３によるフィードバック制御が行われる。

このため、位相データＳｔは、エッジデータＲｘＥｄｇｅの位相に追従することになる。なお、本実施形態において、ＤＰＬＬ５６６から出力される選択信号Ｓｅｌは、位相データＳｔの上位３ビットからなる。

図２において、データ選択部６は、オーバーサンプリング部１から出力されたオーバーサンプリングデータＯＶＳＤと、選択信号Ｓｅｌとにより復元データｄ０、ｄ１、ｄ２を復元するとともに、復元データの有効部分を示す状態信号Ｓ０、Ｓ１を出力する。

図１２にデータ選択部６の構成を示す。図１２に示すように、データ選択部６は、Ｆ／Ｆ７００、データ生成部７０１およびデータ状態信号生成部７０２を備えている。Ｆ／Ｆ７００は、入力された選択信号Ｓｅｌを１クロック分遅らせた遅延選択信号ｄＳｅｌを生成する。

データ生成部７０１は、入力されたオーバーサンプリングデータＯＶＳＤと選択信号Ｓｅｌおよび遅延選択信号ｄＳｅｌとから復元データｄ０、ｄ１、ｄ２を生成する。図１３にデータ生成部７０１の入力信号と出力信号の関係を示す。

データ状態信号生成部７０２は、データ生成部７０１が出力するデータの有効部分を示す状態信号Ｓ０、Ｓ１を生成する。図１４にデータ状態信号生成部７０２の入力信号と出力信号の関係を示す。

図１５は、デシリアライザ８の構成例を示す図である。図１５に示すように、デシリアライザ８は、復元データｄ０、ｄ１、ｄ２が入力されるシフトレジスタ３６と、シンボル変換部３７と、シンボル同期制御部３８とを備えている。シフトレジスタ３６は、復元データｄ０、ｄ１、ｄ２を状態信号Ｓ０、Ｓ１に従って逐次シフトして保持し、保持した復元データをパラレルデータＰＤａｔａとして出力する。

図１６は、デシリアライザ８を構成するシフトレジスタ３６の詳細な構成例を示す図である。図１６に示すシフトレジスタ３６は、Ｆ／Ｆ４０（０）〜(１１)と、マルチプレクサ４１（１）〜(１１)とを備えている。なお、図１６において、Ｆ／Ｆ４０（５）より後段のものは図示が省略されている。

Ｆ／Ｆ４０（０）〜(１１)は、縦列接続されてシフトレジスタを構成する。マルチプレクサ４１（１）〜(１１)は、状態信号Ｓ０、Ｓ１に従って、Ｆ／Ｆ４０（０）〜(１１)へ入力させる復元データｄ０、ｄ１、ｄ２をそれぞれ選択する。

各マルチプレクサ４１（１）〜(１１)は、入力された復元データｄ１、ｄ０、ｄ２の３入力のうち、上から３ビットシフト、２ビットシフト、１ビットシフトに対応し、｛Ｓ１、Ｓ０｝＝｛０，１｝のときは１ビットシフトを行うため一番下の入力を、｛Ｓ１，Ｓ０｝＝｛１，１｝のときは３ビットシフトを行うため一番上の入力を、その他のときは２ビットシフトを行うため真中の入力を選択して出力する。

また、Ｆ／Ｆ４０（０）〜(１１)は、出力Ｑ０〜Ｑ１１をパラレルデータＰＤａｔａ［０：１１］として出力する。これにより、１〜３個ずつ復元されるデータがパラレル変換される。

図２において、コンマ検出部９は、デシリアライザ８から出力されたパラレルデータＰＤａｔａ中に所定のコンマ符号のパターンが含まれているか否かを検出し、その検出結果を表す検出信号Ｄｅｔと、検出された場合の検出位置信号ＤｅｔＰｏｓ（例えば、検出されたコンマ符号のパターンのＬＳＢのビット数）をデシリアライザ８に出力する。

なお、８Ｂ／１０Ｂ変換におけるコンマ符号は、左側をＦＲＢ（Ｆｉｒｓｔ Ｒｅｃｉｅｖｅｄ Ｂｉｔ）とすると、「００１１１１１０１０」又は「１１０００００１０１」である。ここで、シンボルの区切りを示す属性を有する他の符号として、「００１１１１１００１」や「１１０００００１１０」が検出される場合もある。

例えば、ＰＤａｔａ［１１：０］が「１００１１１１１０１０１」のときは、ＰＤａｔａ［１０：１］がコンマ符号と一致するので、検出信号Ｄｅｔとして「Ｈ」、検出位置信号ＤｅｔＰｏｓとして１がコンマ検出部９から出力される。

図１７は、図１５に示したシンボル同期制御部３８とシンボル変換部３７とを説明する信号波形図である。図１７において、ＰＤａｔａ［１１］は、最初に受信されたビット（ＦＲＢ）であり、ＰＤａｔａ［０］は、最後に受信されたビット（ＬＲＢ）である。

また、（ａ）は、クロックｃｋ０、（ｂ）は、ＰＤａｔａ［１１：０］、（ｃ）は、検出信号Ｄｅｔ、（ｄ）は、検出位置信号ＤｅｔＰｏｓ、（ｅ−０）、（ｅ−１）は、状態信号Ｓ０'、Ｓ１'（ここで、Ｓ０'、Ｓ１'は、Ｓ０，Ｓ１をそれぞれ１クロック分遅延させた信号である。）、（ｇ）は、パラレルデータＰＤａｔａを１クロック遅延させたｄＰＤａｔａ、（ｈ）は、シンボルクロックＳＹＭＣＬＫ（ラッチイネーブル信号ＬＥと同一信号）、（ｉ）は、パラレルデータＰＤａｔａのシンボル有効位置を示すシンボル位置信号ＬＥＰｏｓ、（ｊ）は、１０ビットのシンボルデータＳＹＭ信号を表している。

今、（ｂ）に示すパラレルデータＰＤａｔａ中にコンマ符号のパターンＣＯＭが検出されると（拡大図の下線部）、コンマ検出部９から（ｃ）に示す検出信号Ｄｅｔと（ｄ）に示す検出位置信号ＤｅｔＰｏｓとが出力される。

シンボル同期制御部３８は、カウンタを内蔵しており、この検出信号Ｄｅｔをスタート信号、検出位置信号ＤｅｔＰｏｓをカウント初期値とし、カウントを開始する。このカウンタは、デシリアライザ８に入力される１〜３個の復元データの個数分だけカウントされる。

すなわち、シンボル同期制御部３８は、状態信号Ｓ０'、Ｓ１'に基づいてカウントを行い、カウント値が１０ビット（１シンボル分）貯まる毎に、（ｈ）に示すラッチイネーブル信号ＬＥを出力（ＬＥを「Ｈ」に）し、カウント値を−１０にする。

同時に、シンボル同期制御部３８は、パラレルデータＰＤａｔａの有効位置を示す（ｉ）に示すシンボル位置信号ＬＥＰｏｓとしてカウント値を出力する。なお、状態信号は、各ブロックでの処理時間分遅延（本例では１クロック分）させた（ｅ−１）、（ｅ−２）にそれぞれ示すＳ０'、Ｓ１'を用いてカウントされる。

シンボル同期制御部３８は、｛Ｓ１'，Ｓ０'｝が｛０，１｝のときは、カウントを１進め、｛Ｓ１'，Ｓ０'｝が｛１，１｝のときは、カウントを３進め、その他のときは、カウントを２進める。

シンボル変換部３７は、パラレルデータＰＤａｔａを１クロック分遅延させた（ｇ）に示すｄＰＤａｔａから、ラッチイネーブル信号ＬＥが「Ｈ」のときにシンボル位置信号ＬＥＰｏｓにしたがって（ｊ）に示す１０ビットのシンボルデータＳＹＭ［０：９］を取り出す。

したがって、シンボル位置信号ＬＥＰｏｓが、０、１、２であればそれぞれ、ｄＰＤａｔａ［９：０］［１０：１］［１１：２］が取り出される。なお、シンボル位置信号ＬＥＰｏｓが３以上であれば、それ以前のクロックで取り出されるので、ここで取り出すデータは、存在しない。

また、シンボル同期制御部３８からは、ラッチイネーブル信号ＬＥと同一の信号がシンボルクロックＳＹＭＣＬＫとして出力される。このようにすれば、シンボルクロックＳＹＭＣＬＫに同期させて１０ビットのシンボルデータＳＹＭが復元できる。

なお、シンボルクロックＳＹＭＣＬＫの周期は、通常、クロック（ｃｋ０）の５クロック分（転送用クロックの１０クロック分）であるが、送信側と受信側の周波数差により、４クロック分または６クロック分になることがある。この差分は、図１を参照して説明したエラスティックバッファ１１１で吸収される。

図１８は、ＰＬＬ１１３の構成例を示す図である。図１８に示すＰＬＬ１１３は、分周器５０、５８と、位相周波比較器５１と、ローパスフィルタ５２と、電圧制御発振器５３と、分周回路５５とを備えており、基準クロックＲｅｆＣＬＫから、転送クロックＢＣＬＫと、内部動作用クロックＰＣＬＫと、多相クロックｃｋ０〜ｃｋ１５とを生成する。

電圧制御発振器５３は、４段の差動バッファ５４ａ〜５４ｄが接続されたリングオシレータで構成され、８位相のクロックｃ０〜ｃ７を生成し、そのうちの１つを転送クロックＢＣＬＫとして出力する。

分周器５０は、転送クロックＢＣＬＫを１０分周し、位相周波比較器５１にフィードバックする。位相周波比較器５１は、基準クロックＲｅｆＣＬＫと分周器５０の出力との位相比較を行い、この位相差情報に基づき内在するチャージポンプを駆動する。

ローパスフィルタ５２は、チャージポンプ出力を平滑化し制御電圧Ｖｃを電圧制御発振器５３に供給する。電圧制御発振器５３内の差動バッファ５４ａ〜５４ｄは、この制御電圧Ｖｃに従って遅延量が変化し、位相同期制御を行う。例えば、基準クロックＲｅｆＣＬＫとして２５０ＭＨｚのクロックを供給すると、電圧制御発振器５３は、２．５ＧＨｚの転送クロックＢＣＬＫを生成する。

分周器５８は、転送クロックＢＣＬＫを１０分周してクロックＰＣＬＫを生成する。分周回路５５は、クロックｃ０〜ｃ７が入力される８つの２分周器（トグルＦ／Ｆなどにより構成）５６ａ〜５６ｈを備え、分周回路５５からは、正転及び反転信号が出力される。

また、これら２分周器５６ａ〜５６ｆは、リセット回路５７の出力ＲＳＴＢによりリセットされ、図５に示す（ｃ−０）ｃｋ０から（ｃ−１５）ｃｋ１５となるように各クロックの位相を調整する。

すなわち、８位相クロックｃ０〜ｃ７が２分周されることにより、転送クロックＢＣＬＫの１／２の周波数で、１６位相のクロックｃｋ０〜ｃｋ１５が２分周器５６ａ〜５６ｈによって生成される。

図１９は、複数の物理層部とＰＬＬとの関係を示す図である。図１９におけるＰＬＬ１５０は、多相クロック生成部２を兼ね、複数の物理層部（ここでは第１及び第２レーン物理層部１５１、１５２を示し、他は図示が省略されている。）に、転送クロックＢＣＬＫとクロックＰＣＬＫと多相クロックｃｋ０〜ｃｋ１５とを共通に供給するように構成されている。

第１レーン物理層部１５１は、送信部１０１−１と、受信部１０２−１（本実施形態のデータリカバリ回路を有する）とを備え、第２レーン物理層部１５２も、第１レーン物理層部１５１と同様に送信部１０１−２と、受信部１０２−２（本実施形態のデータリカバリ回路を有する）とを備えている。

ＰＬＬ１５０には、基準クロックＲｅｆＣＬＫが供給され、ＰＬＬ１５０は、各送信部１０１−１、１０１−２に転送クロックＢＣＬＫ、クロックＰＣＬＫを供給し、各受信部１０２−１、１０２−２に多相クロックｃｋ０〜ｃｋ１５を供給する。このように、ＰＬＬ１５０を複数の物理層部で共用化することもできる。

以上に説明したように、本実施形態のデータリカバリ回路は、データリカバリに必要としないオーバーサンプリングデータＯＶＳＤのビットに対応するＦ／Ｆに供給するクロックを停止するため、従来のデータリカバリ回路と比較して消費電流を減らすことができる。

また、本実施形態のデータリカバリ回路をＬＳＩ化する場合には、発熱対策のため高価なパッケージを用いる必要や、大量の電流を回路に供給するために多数の電源用パッドを用いる必要がなくなる。

さらに、確保しなければならないパッド間隔とパッド数との関係でＬＳＩのチップサイズが決まるため、本実施形態のデータリカバリ回路をＬＳＩ化する場合には、チップサイズを抑えることができ、コストを抑えることができる。

また、本実施形態のデータリカバリ回路は、転送クロックＢＣＬＫの１／２の周波数で１６位相によるオーバーサンプリングから、例えば転送クロックＢＣＬＫの１／４の周波数で３２位相によるオーバーサンプリングに容易に変更し、動作周波数をさらに下げることにより、転送データのレートをさらに高くすることもできる。

また、本実施形態のデータリカバリ回路は、受信データとは同期していないクロックによってデータを復元することができるので、多相クロックの生成は転送クロックＢＣＬＫの生成と共用化可能であり、チップサイズを抑えることができる。

（第２の実施形態）
本発明のデータリカバリ回路の第２の実施形態を図２０に示す。なお、本実施形態においては、本発明のデータリカバリ回路の第１の実施形態の構成要素と同一な構成要素には、同一の符号を付して説明を省略する。

図２０において、本実施形態のデータリカバリ回路は、オーバーサンプリング部２００１と、多相クロック生成部２と、多相クロック選択部２０００と、シンボルデータ復元部３とを備えている。

多相クロック選択部２０００は、多相クロック生成部２によって生成された多相クロックｔｃｋ０〜ｔｃｋ１５のうち、データのサンプリングに使用するクロックを選択して出力する。なお、多相クロック選択部２０００は、本発明のデータリカバリ回路の第１の実施形態で説明した多相クロック制御部１０００と同様に、クロックｐｃｋ０、ｐｃｋ８を出力する。

具体的には、多相クロック選択部２０００は、クロックｃｋａとしてｔｃｋ０を常に選択する。また、多相クロック選択部２０００は、図４に示した選択テーブルにおいて、制御信号Ｃｔｌ［１：０］＝３のときに、１が立っているクロックｃ０〜ｃ１５に対応するクロックｔｃｋ０〜ｔｃｋ１５をクロックｃｋｂ〜ｃｋｅとしてそれぞれ選択する。

すなわち、多相クロック選択部２０００は、選択信号Ｓｅｌ＝０の場合には、ｃｋｂとしてｔｃｋ０を選択し、ｃｋｃとしてｔｃｋ４を選択し、ｃｋｄとしてｔｃｋ８を選択し、ｃｋｅとしてｔｃｋ１２を選択する。

また、多相クロック選択部２０００は、選択信号Ｓｅｌ＝１の場合には、ｃｋｂとしてｔｃｋ１を選択し、ｃｋｃとしてｔｃｋ５を選択し、ｃｋｄとしてｔｃｋ９を選択し、ｃｋｅとしてｔｃｋ１３を選択する。

また、多相クロック選択部２０００は、選択信号Ｓｅｌ＝２の場合には、ｃｋｂとしてｔｃｋ２を選択し、ｃｋｃとしてｔｃｋ６を選択し、ｃｋｄとしてｔｃｋ１０を選択し、ｃｋｅとしてｔｃｋ１４を選択する。

また、多相クロック選択部２０００は、選択信号Ｓｅｌ＝３の場合には、ｃｋｂとしてｔｃｋ３を選択し、ｃｋｃとしてｔｃｋ７を選択し、ｃｋｄとしてｔｃｋ１１を選択し、ｃｋｅとしてｔｃｋ１５を選択する。

また、多相クロック選択部２０００は、選択信号Ｓｅｌ＝４の場合には、ｃｋｂとしてｔｃｋ０を選択し、ｃｋｃとしてｔｃｋ４を選択し、ｃｋｄとしてｔｃｋ８を選択し、ｃｋｅとしてｔｃｋ１２を選択する。

また、多相クロック選択部２０００は、選択信号Ｓｅｌ＝５の場合には、ｃｋｂとしてｔｃｋ１を選択し、ｃｋｃとしてｔｃｋ５を選択し、ｃｋｄとしてｔｃｋ９を選択し、ｃｋｅとしてｔｃｋ１３を選択する。

また、多相クロック選択部２０００は、選択信号Ｓｅｌ＝６の場合には、ｃｋｂとしてｔｃｋ２を選択し、ｃｋｃとしてｔｃｋ６を選択し、ｃｋｄとしてｔｃｋ１０を選択し、ｃｋｅとしてｔｃｋ１４を選択する。

また、多相クロック選択部２０００は、選択信号Ｓｅｌ＝７の場合には、ｃｋｂとしてｔｃｋ３を選択し、ｃｋｃとしてｔｃｋ７を選択し、ｃｋｄとしてｔｃｋ１１を選択し、ｃｋｅとしてｔｃｋ１５を選択する。

なお、本実施例では、構成が単純になるように、多相クロック選択部２０００が上述したように出力するクロックを選択するようにしたが、選択信号Ｓｅｌ＝７かつ遅延選択信号ｄＳｅｌ＝０の場合のみ、５つのクロックが必要となる。このため、多相クロック選択部２０００は、選択信号Ｓｅｌ＝７かつ遅延選択信号ｄＳｅｌ＝０とならない場合には、クロックｃｋａを停止するようにしてもよい。

また、多相クロック選択部２０００は、選択信号Ｓｅｌ＝０かつ遅延選択信号ｄＳｅｌ＝７の場合には、３つのクロックのみが必要となるため、クロックｃｋａおよびｃｋｂを停止するようにしてもよい。

オーバーサンプリング部２００１は、５個のＦ／Ｆ（Ｆ／Ｆａ〜Ｆ／Ｆｅ）からなるＦ／Ｆ回路２００２と、入力されたデータを１つのクロック（例えば、ｐｃｋ０）に同期させて出力する並列化部２００３と、データのビットマッピングを行うビットマッピング部２００４と、ビット補完部８００とを備えている。

Ｆ／Ｆ回路２００２の構成する各Ｆ／Ｆａ〜Ｆ／Ｆｅは、それぞれ入力されるクロックのタイミングでシリアル伝送データ（Ｄａｔａ）をサンプルする。

並列化部２００３は、入力されたビットデータ（Ｑａ〜Ｑｅ）を１つのクロック（本実ここではｐｃｋ０とする）に同期させた５ビットのデータＰＯＶＳＤを出力する。

並列化部２００３は、図２１に示すように、Ｆ／Ｆ２０１０ａ〜２０１０ｅ、２０１１ａ〜２０１１ｅを有し、これら各Ｆ／Ｆのうち、Ｆ／Ｆ２０１０ａ〜２０１０ｃ、２０１１ａ〜２０１１ｅには、ｐｃｋ０が入力され、Ｆ／Ｆ２０１０ｄ〜２０１０ｅには、ｐｃｋ８が入力される。

また、Ｆ／Ｆ２０１０ａ〜２０１０ｅには、ビットデータＱａ〜Ｑｅがそれぞれ入力される。Ｆ／Ｆ２０１０ａ〜２０１０ｅの出力データは、Ｆ／Ｆ２０１１ａ〜２０１０ｅにそれぞれ入力され。

このように、Ｆ／Ｆ２０１１ａ〜２０１１ｅの出力データＱａ〜Ｑｅは、５ビットのデータＰＯＶＳＤを構成する。

ビットマッピング部２００４は、並列化部２００３によって出力された５ビットのデータＰＯＶＳＤを、本発明の第１の実施形態と同じように１６ビットのデータＴＯＶＳＤとして出力するためのマッピングを行う。

選択信号Ｓｅｌ＝２の場合には、ビットマッピング部２００４の入出力データの関係は例えば図２２に示すようになる。例えば、ビットマッピング部２００４は、ＰＯＶＳＤの各ビット「００１１０」（左側からＰＯＶＳＤ［０］、ＰＯＶＳＤ［１］、ＰＯＶＳＤ［２］、ＰＯＶＳＤ［３］、ＰＯＶＳＤ［４］）を１６ビットのデータＴＯＶＳＤにおける実際のサンプリング位置にマッピングする。

すなわち、図２２においては、ビットマッピング部２００４は、ＰＯＶＳＤ［０］をＴＯＶＳＤ［０］に、ＰＯＶＳＤ［１］をＴＯＶＳＤ［２］に、ＰＯＶＳＤ［２］をＴＯＶＳＤ［６］に、ＰＯＶＳＤ［３］をＴＯＶＳＤ［１０］に、ＰＯＶＳＤ［４］をＴＯＶＳＤ［１４］にそれぞれマッピングする。

上述したＴＯＶＳＤの各ビット以外のビットに関しては、どのような値になっていても問題ないが、本実施形態において、ビットマッピング部２００４は、これらビットに"０"をマッピングするものとする。ＴＯＶＳＤは、ビット補完部８００に入力され、ビットが補完されたデータＯＶＳＤとして出力される。

なお、本実施形態において、オーバーサンプリング部２００１は、第１の実施形態のオーバーサンプリング部１と同じオーバーサンプリングデータＯＶＳＤを得ることができるため、シンボルデータ復元部３は、第１の実施形態と同じ構成のものを使用することができる。

図２３は、オーバーサンプリング部２００１の各主要信号の信号波形の一例を示す図である。図２３において、（ａ）は、受信データＤａｔａの波形例、（ｂ）は、データ転送クロック（実際にはオーバーサンプリング部２００１には存在しないが、説明の都合上記載した。）、（ｃ−ａ）〜（ｃ−ｅ）は、多相クロックｃｋａ〜ｃｋｅ、（ｄ−ａ）〜（ｄ−ｅ）は、多相クロックによりＦ／Ｆａ〜Ｆ／Ｆｅに取り込まれ、Ｆ／Ｆａ〜Ｆ／Ｆｅからそれぞれ出力されるデータＱａ〜Ｑｅ、（ｅ−０）、（ｅ−１）は、並列化部２００３に一旦取り込まれたデータＰＱＱ［０：２］（Ｆ／Ｆ２０１０ａ〜Ｆ／Ｆ２０１０ｃの出力に相当）、データＰＱＱ［３：４］（Ｆ／Ｆ２０１０ｄ〜Ｆ／Ｆ２０１０ｅの出力に相当）、（ｆ−０）は、並列化部２００３から出力されるオーバーサンプルデータＰＯＶＳＤ、（ｇ−０）は、ビットマッピング部２００４によってマッピングされたオーバーサンプルデータＴＯＶＳＤを表している。

なお、図２３においては、多相クロック生成部２００１に入力される選択信号Ｓｅｌが２の場合におけるオーバーサンプリング部２００１の各主要信号の信号波形を示している。

（ｃ−ａ）〜（ｃ−ｅ）に示す多相クロックｃｋ０〜ｃｋ１５の周期は、（ｂ）に示すデータ転送クロックの周期（ＵＩ）の２倍（２ＵＩ）に設定され、各多相クロックｃｋ０〜ｃｋ１５は、隣接したクロック相互の位相差が等間隔になるように位相がシフトされている。

（ａ）に示す受信データＤａｔａの黒丸は、多相クロックｃｋ０〜ｃｋ１５による各サンプリング点であり、この多相クロックｃｋ０〜ｃｋ１５により取り込まれた各Ｆ／Ｆａ〜Ｆ／Ｆｅの出力データＱａ〜Ｑｅは、（ｄ−ａ）から（ｄ−ｅ）に示すように変化する。なお、図２３において、ビット列の左側はＬＳＢで、時間的に速いサンプル点を表している。

並列化部２００３は、一旦、クロックｐｃｋ０でＱａ〜Ｑｃを取り込み、（ｅ−０）に示すようにＰＱＱ［０：２］を出力し、クロックｐｃｋ８でＱｄ〜Ｑｅを取り込み、（ｅ−１）に示すようにＰＱＱ［３：４］を出力する。

そして、並列化部２００３は、次のクロックｐｃｋ０でＰＱＱ［０：２］及びＰＱＱ［３：４］を取り込んで並列同期化し、（ｆ−０）に示すように、オーバーサンプルデータＰＯＶＳＤ［０：４］を出力する。

以上に説明したように、本実施形態のオーバーサンプリング部２００１は、第１の実施形態のオーバーサンプリング部１と比較して、Ｆ／Ｆの数を４８個から１５個に減らすことができる。したがって、消費電流を大幅に減らすことができ、回路規模を小さくすることができる。

なお、本実施形態では、ビットマッピング部２００４によって出力されるデータＯＶＳＤのデータフォーマットを第１の実施形態にあわせるようにビットマッピング部２００４を構成したが、オーバーサンプリング部２００１の構成からビットマッピング部２００４を省き、シンボルデータ復元部３が各ビットをマッピングするようにしてもよい。

また、図２０は、オーバーサンプリング部２００１がサンプリングするビット数が３〜５ビットの場合に対応した構成を示しており（図４における制御信号Ｃｔｌ＝３の場合に相当する）、Ｆ／Ｆ回路２００２には、５個のＦ／Ｆが必要となる。

また、図４に示した選択テーブルにおいて、制御信号Ｃｔｌ＝２の場合には、サンプリングするビット数が７〜９ビットとなるため、Ｆ／Ｆ回路２００２には、９個のＦ／Ｆが必要になり、並列化部２００３には、１８個のＦ／Ｆが必要になる。

したがって、本実施形態では、２ＵＩあたりのサンプリングを行うためＦ／Ｆの数を５個としているが、図４において、制御信号Ｃｔｌ＝２に対応した９個のＦ／ＦをＦ／Ｆ回路２００２に設け、多相クロック選択部２０００は、９本の多相クロックを出力し、制御信号Ｃｔｌ信号に応じて、各クロックを停止するようにしてもよい。

本発明のデータリカバリ回路の第１の実施形態を適用したシリアル転送部の物理層部を示すブロック図である。 本発明のデータリカバリ回路の第１の実施形態を示すブロック図である。 本発明のデータリカバリ回路の第１の実施形態を構成する多相クロック制御部を示すブロック図である。 本発明のデータリカバリ回路の第１の実施形態を構成する多相クロック制御部が参照する選択テーブルを示す概念図である。 本発明のデータリカバリ回路の第１の実施形態を構成するオーバーサンプリング部の各主要信号の一例を示すタイミングチャートである。 本発明のデータリカバリ回路の第１の実施形態を構成する選択信号生成部を示すブロック図である。 図６に示す選択信号生成部を構成する比較部を示すブロック図である。 図７に示す比較部を構成する第１位相差検出部の特性を示すグラフである。 図７に示す比較部を構成する第２位相差検出部の特性を示すグラフである。 図６に示す選択信号生成部を構成するループフィルタを示すブロック図である。 図６に示す選択信号生成部を構成するデジタルＶＣＯを示すブロック図である。 本発明のデータリカバリ回路の第１の実施形態を構成するデータ選択部を示すブロック図である。 図１２に示すデータ選択部を構成するデータ生成部の入力信号と出力信号の関係を示す図である。 図１２に示すデータ選択部を構成するデータ状態信号生成部の入力信号と出力信号の関係を示す図である。 本発明のデータリカバリ回路の第１の実施形態を構成するデシリアライザを示すブロック図である。 図１５に示すデシリアライザを構成するシフトレジスタを示すブロック図である。 図１５に示すデシリアライザを構成するシンボル同期制御部とシンボル変換部との動作を説明するためのタイミングチャートである。 図１に示す物理層部を構成するＰＬＬを示すブロック図である。 複数の物理層部に対して１つのＰＬＬを設けた場合のブロック図である。 本発明のデータリカバリ回路の第２の実施形態を示すブロック図である。 本発明のデータリカバリ回路の第２の実施形態を構成する並列化部を示すブロック図である。 本発明のデータリカバリ回路の第２の実施形態を構成するビットマッピング部によるマッピングを説明するための概念図である。 本発明のデータリカバリ回路の第２の実施形態を構成するオーバーサンプリング部の各主要信号の一例を示すタイミングチャートである。 従来から用いられているＣＤＲ回路のブロック図である。 図２４に示すＣＤＲ回路において、多相クロックの各クロックの位相差が等間隔でない場合の問題点の一例を示すタイミングチャートである。 従来のデータリカバリ回路を示すブロック図である。 従来のデータリカバリ回路を構成するオーバーサンプリング部の各主要信号の一例を示すタイミングチャートである。

符号の説明

１、２０１、２００１ オーバーサンプリング部（サンプリング部）
２、２０２、９００ 多相クロック生成部
３、２０３ シンボルデータ復元部（データ復元部）
４、９０１、２００２ Ｆ／Ｆ回路
５、２０５、２００３ 並列化部
６ データ選択部
７ 選択信号生成部
８、１１０ デシリアライザ
９ コンマ検出部
２０ 両エッジ検出部
２１ 比較部
３６ シフトレジスタ
３７ シンボル変換部
３８ シンボル同期制御部
４０、５７４、５８１、７００、２０１０ａ〜２０１０ｅ、２０１１ａ〜２０１１ｅ Ｆ／Ｆ
４１ マルチプレクサ
５０、５８ 分周器
５１ 位相周波比較器
５２ ローパスフィルタ
５３ 電圧制御発振器
５４ａ〜５４ｄ 差動バッファ
５５ 分周回路
５６ａ〜５６ｈ ２分周器
５７ リセット回路
１００、１２０ 物理層部
１０１、１２２ 送信部
１０２、１２１ 受信部
１０３ エンコーダ部
１０４ シリアライザ
１０５ 送信出力部
１０６、１０７ 伝送路
１０８ 受信入力部
１０９ データリカバリ部
１１１ エラスティックバッファ
１１２ デコーダ
１１３、１２３、１５０ ＰＬＬ
１１５ ＤＥＱ
１５１ 第１レーン物理層部
１５２ 第２レーン物理層部
５３０ａ、５３０ｃ 第１位相差検出部
５３０ｂ、５３０ｄ 第２位相差検出部
５３１ａ〜５３１ｄ クリップ回路
５３２ 加算回路
５６２ ループフィルタ
５６３ デジタルＶＣＯ
５６６、９０２ ＤＰＬＬ
５７０ 乗算器
５７２、５８０ 加算器
５７３ リミット回路
７０１ データ生成部
７０２ データ状態信号生成部
８００ ビット補完部
１０００ 多相クロック制御部
１００１ クロック選択部
１０１０〜１０２５ セレクタ
１０２０、１０２１ バッファ回路
２０００ 多相クロック選択部
２００４ ビットマッピング部

Claims (6)

1. シリアル転送されたシリアルデータをオーバーサンプリングすることにより復元するデータリカバリ回路であって、
   多相クロックを生成する多相クロック生成部と、
   前記多相クロックのうち一部のクロックを停止させる多相クロック制御部と、
   前記多相クロック制御部によって停止されなかったクロックに基づいて、前記シリアルデータをサンプリングするサンプリング部と、
   前記サンプリング部によってサンプリングされたサンプリングデータに基づいて、前記シリアルデータを復元するデータ復元部と、を備え、
   前記多相クロック制御部は、前記サンプリングデータから検出されたエッジ位置を示すエッジデータの位相に同期した位相情報に基づいて、停止させるクロックを決定することを特徴とするデータリカバリ回路。
2. 前記多相クロック制御部は、前記サンプリングデータから検出されたエッジ位置を示すエッジデータの位相に同期した位相情報に加えて、予め定められた設定値とに基づいて、停止させるクロックを決定することを特徴とする請求項１に記載のデータリカバリ回路。
3. シリアル転送されたシリアルデータをオーバーサンプリングすることにより復元するデータリカバリ回路であって、
   多相クロックを生成する多相クロック生成部と、
   前記多相クロックのうち一部のクロックを選択する多相クロック選択部と、
   前記多相クロック選択部によって選択された一部のクロックに基づいて、前記シリアルデータをサンプリングするサンプリング部と、
   前記サンプリング部によってサンプリングされたサンプリングデータに基づいて、前記シリアルデータを復元するデータ復元部と、を備え、
   前記多相クロック選択部は、前記サンプリングデータから検出されたエッジ位置を示すエッジデータの位相に同期した位相情報に基づいて、クロックを選択することを特徴とするデータリカバリ回路。
4. 前記多相クロック制御部は、前記サンプリングデータから検出されたエッジ位置を示すエッジデータの位相に同期した位相情報に加えて、予め定められた設定値とに基づいて、クロックを選択することを特徴とする請求項３に記載のデータリカバリ回路。
5. シリアル転送されたシリアルデータをオーバーサンプリングすることにより復元するデータリカバリ回路に、
   多相クロックを生成する多相クロック生成ステップと、
   前記多相クロックのうち一部のクロックを停止させる多相クロック制御ステップと、
   前記多相クロック制御ステップで得られた多相クロックに基づいて、前記シリアルデータをサンプリングするサンプリングステップと、
   前記サンプリングステップでサンプリングされたサンプリングデータに基づいて、前記シリアルデータを復元するデータ復元ステップと、を実行させ、
   前記多相クロック制御ステップは、前記サンプリングデータから検出されたエッジ位置を示すエッジデータの位相に同期した位相情報に基づいて、停止させるクロックが決定されるデータリカバリ方法。
6. シリアル転送されたシリアルデータをオーバーサンプリングすることにより復元するデータリカバリ回路に、
   多相クロックを生成する多相クロック生成ステップと、
   前記多相クロックのうち一部のクロックを選択する多相クロック選択ステップと、
   前記多相クロック選択ステップで選択された一部のクロックに基づいて、前記シリアルデータをサンプリングするサンプリングステップと、
   前記サンプリングステップでサンプリングされたサンプリングデータに基づいて、前記シリアルデータを復元するデータ復元ステップと、を実行させ、
   前記多相クロック選択部は、前記サンプリングデータから検出されたエッジ位置を示すエッジデータの位相に同期した位相情報に基づいて、クロックが選択されるデータリカバリ方法。

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