JP6201401B2 - タイミング制御回路 - Google Patents

Description

本明細書で言及する実施例は、タイミング制御回路に関する。

近年、コンピュータやその他の情報処理機器に適用する部品の性能は、著しく向上している。例えば、ＳＲＡＭ(Static Random Access Memory)やＤＲＡＭ(Dynamic Random Access Memory)等の半導体記憶装置、および、ＣＰＵ(Central Processing Unit：プロセッサ)やスイッチ用ＬＳＩ(Large Scale Integration)等の性能向上は目を見張るものがある。

そして、これらの半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは構成要素間の信号伝送速度を向上させなければ、システムの性能を向上させることが難しいという事態になって来ている。

すなわち、ＤＲＡＭ等の主記憶装置とプロセッサの間、ネットワークを介したサーバ間やボード(プリント配線基板)間、或いは、半導体チップ間や１つのチップ内における素子や回路ブロック間において、信号伝送速度の向上が重要になって来ている。

ところで、信号伝送を高速化するには、例えば、パラレル転送方式で問題となる配線長差によるビット間スキューを排除することができるシリアル転送方式を適用するのが好ましい。

具体的に、データを高速送受信する回路(例えば、ＳｅｒＤｅｓ(Serializer and Deselializer)：パラレルシリアル変換回路)の通信速度は、数十Ｇｂｐｓに達しようとしている。そして、イーサネット（登録商標）では、既に２５Ｇｂｐｓの伝送規格が登場しており、さらに、４０Ｇｂｐｓや５６Ｇｂｐｓ（例えば、ＣＥＩ−５６Ｇ−ＶＳＲ）の標準化も進んでいる。

ところで、従来、高いデータ転送レートでも正確なデータ送受信を可能とする様々なタイミング制御回路の提案がなされている。

特開２００７−０８２１４７号公報 特開２００１−０４４９７６号公報 特開平０５−０２２２７４号公報 特開２００９−２１２７３５号公報

従来、ＳｅｒＤｅｓは、例えば、入力データとクロックのタイミング調整を行うために、位相補完器(位相インターポレータ：Phase Interpolator)を使用している。この位相補完器を使用することにより、データのサンプリングポイントを正確に調整することができるが、回路の占有面積が大きくなると共に、消費電力の増大を招くといった問題がある。

一実施形態によれば、第１可変遅延回路と第１マルチプレクサと、第２可変遅延回路と、判定回路と、制御回路と、を有し、位相補完器を使用することなくタイミング制御を行うタイミング制御回路が提供される。前記第１可変遅延回路は、第１通信速度の第１データを受け取り、前記第１データに対して可変の遅延を与え、前記第１マルチプレクサは、前記第１可変遅延回路の出力を受け取り、第１制御信号に従って、前記第１通信速度と異なる第２通信速度の第２データに変換して出力する。

また、前記第２可変遅延回路は、前記第１通信速度の第３データを受け取り、前記第３データに対して前記第１可変遅延回路の遅延に対応した遅延を与え、前記判定回路は、前記第２可変遅延回路の出力と前記第１制御信号のタイミングを比較判定する。そして、前記制御回路は、前記判定回路の出力に従って、前記第１可変遅延回路および前記第２可変遅延回路の遅延を制御する。

開示のタイミング制御回路は、回路の占有面積および消費電力の大幅な増加を招くことなく、データのサンプリングポイントを正確に調整することができるという効果を奏する。

図１は、マルチプレクサの一例を示すブロック図である。 図２は、図１に示すマルチプレクサの動作を説明するためのタイミング図である。 図３は、タイミング制御回路の一例を示すブロック図である。 図４は、一実施形態のタイミング制御回路を示すブロック図である。 図５は、タイミング制御回路の第１実施例を示すブロック図である。 図６は、図５に示すタイミング制御回路の動作を説明するためのタイミング図である。 図７は、図５に示すタイミング制御回路における判定回路の動作を説明するためのタイミング図である。 図８は、図５に示すタイミング制御回路における制御回路の動作を説明するための論理回路の真理値表を示す図である。 図９は、図５に示すタイミング制御回路における可変遅延回路と後段の２：１マルチプレクサの動作を説明するためのタイミング図である。 図１０は、タイミング制御回路の第２実施例を示すブロック図(その１)である。 図１１は、タイミング制御回路の第２実施例を示すブロック図(その２)である。 図１２は、図１０および図１１に示すタイミング制御回路の動作を説明するためのタイミング図である。

まず、本実施例のタイミング制御回路の実施例を詳述する前に、マルチプレクサおよびタイミング制御回路の例、並びに、その問題点を、図１〜図３を参照して説明する。

図１は、マルチプレクサの一例を示すブロック図であり、図２は、図１に示すマルチプレクサの動作を説明するためのタイミング図である。図１に示されるように、マルチプレクサ(２：１マルチプレクサ)は、フリップフロップ(ＦＦ)１０１，１０２およびセレクタ１０３を含む。

図２に示されるように、ＦＦ１０１は、入力データＤin<0>のデータＤ０，Ｄ２，Ｄ４，…を、クロックｃｌｋの立ち上がりタイミングで取り込んで保持する。また、ＦＦ１０２は、入力データＤin<1>のデータＤ１，Ｄ３，Ｄ５，…を、クロックｃｌｋの立ち下がりタイミングで取り込んで保持する。

セレクタ１０３は、ＦＦ１０１に保持された出力データｑ０(Ｄ０，Ｄ２，…)と、ＦＦ１０２に保持された出力データｑ１(Ｄ１，Ｄ３，…)を、クロックｃｌｋのレベル(低レベル『０』と高レベル『１』)に従って選択し、データ(第２データ)Ｄoutを出力する。

ここで、ＦＦ１０１および１０２に入力されるデータＤin<0>およびＤin<1>は、例えば、２０Ｇｂｐｓの信号であり、また、セレクタ１０３から出力されるデータＤoutは、例えば、データＤin<0>およびＤin<1>の２倍の４０Ｇｂｐｓの信号である。

すなわち、図１に示す２：１マルチプレクサは、２０ＧＨｚのクロックｃｌｋを使用して、２０Ｇｂｐｓの２つのパラレル信号から４０Ｇｂｐｓのシリアル信号を出力するようになっている。なお、参照符号ｔdcqは、例えば、ＦＦ１０１，１０２による遅延時間を示している。

ここで、図２に示されるように、セレクタ１０３により、ＦＦ１０１の出力データｑ０およびＦＦ１０２の出力データｑ１を選択することができる期間(選択可能期間)は、それぞれのデータＤ０，Ｄ１，Ｄ２，…の遷移期間を除く安定した期間とする。

すなわち、セレクタ１０３によるデータｑ０とｑ１の切り換えタイミングを、ＦＦ１０１および１０２の出力データｑ０およびｑ１の選択可能期間に含まれるように設定しないと、セレクタ１０３が正しい値を選択して出力することが困難になる。

ところで、このようなマルチプレクサを適用したＳｅｒＤｅｓは、例えば、動作速度の高速化により、クロックとデータのタイミングマージンを十分に確保することが困難になってきている。そのため、高速動作を行うＳｅｒＤｅｓは、例えば、動作中に温度や電源電圧が変化すると、タイミングが変動して誤動作するおそれがある。

図３は、タイミング制御回路の一例を示すブロック図であり、４つのパラレル信号をシリアル信号に変換するタイミング制御回路の例を示す。図３において、参照符号１１０はデータ送信部(４：２マルチプレクサ)、１２０はデータ受信部(２：１マルチプレクサ)、１３０は位相比較部、そして、１４０は位相調整部(位相補完器)を示す。

図３に示すタイミング制御回路は、４：２マルチプレクサ１１０の出力データの位相と２：１マルチプレクサを制御する受信クロックＣＫrの位相を位相比較部１３０で比較し、その比較結果を位相補完器１４０に出力する。

位相補完器１４０は、入力された送信クロックＣＫsの位相を、位相比較部１３０からの比較結果に従って制調整し、位相調整された送信クロックＣＫs'を４：２マルチプレクサ１１０に出力する。

これにより、２：１マルチプレクサ１２０の入力データ(４：２マルチプレクサ１１０からの出力データ)と受信側クロックＣＫrの同期を取るようになっている。

すなわち、２：１マルチプレクサ１２０は、受信側クロックＣＫrに従って、例えば、図２におけるデータｑ０，ｑ１の選択可能期間において、選択動作を正しく行ってシリアルデータを出力する。

例えば、４：２マルチプレクサ１１０は、４つの１０Ｇｂｐｓのパラレルデータを２つの２０Ｇｂｐｓのパラレルデータに変換し、２：１マルチプレクサ１２０は、２つの２０Ｇｂｐｓのパラレルデータを４０Ｇｂｐｓのシリアルデータに変換する。

なお、４：２マルチプレクサ１１０は、例えば、２つの１０Ｇｂｐｓのパラレルデータを２０Ｇｂｐｓのシリアルデータに変換する２：１マルチプレクサを２つ含んでもよい。

ここで、シリアル信号に変換して出力する最終段の２：１マルチプレクサ１２０が最も高い周波数の信号を扱うことになるため、この最終段の２：１マルチプレクサ１２０に入力するデータとクロック(受信クロック)のタイミングマージンが最も小さくなる。

これは、４つのパラレル信号をシリアル信号に変換する場合だけではなく、複数のパラレル信号(例えば、８または１６個のパラレル信号)をシリアル信号に変換する最終段の２：１マルチプレクサでも同様に、タイミングマージンが最も小さくなる。

このように、シリアル変換したデータの周波数が高くなると、タイミングマージンが小さくなるため、例えば、位相補完器１４０による送信側クロックの位相制御を高い精度で行うことが求められる。

ここで、位相補完器１４０により位相調整された送信クロックＣＫs'を使用することにより、データのサンプリングポイントを正確に制御することができる。しかしながら、位相補完器１４０は、アナログ回路であるため、回路構造が複雑で回路の占有面積が大きくなるだけでなく、消費電力の増大も招くことになる。

以下、本実施例のタイミング制御回路を、添付図面を参照して詳述する。図４は、一実施形態のタイミング制御回路を示すブロック図であり、４つのパラレル信号をシリアル信号に変換するタイミング制御回路の例を示す。

図４に示されるように、一実施形態のタイミング制御回路は、４：２マルチプレクサ１１、可変遅延回路２１、２：１マルチプレクサ３、判定回路４、および、制御回路５を含む。さらに、一実施形態のタイミング制御回路は、パターン生成回路１２、および、可変遅延回路(レプリカ回路：第２可変遅延回路)２２を含む。

４：２マルチプレクサ１１は、送信クロックＣＫs(第２制御信号)に従って、４入力データを２出力データＤａ(第１データ)に変換して出力する。可変遅延回路(第１可変遅延回路)２１は、２入力データ(２出力データ)Ｄａに対して所定の遅延を与えた２出力データＤｂを２：１マルチプレクサ３(第１マルチプレクサ)に出力する。

２：１マルチプレクサ３は、受信クロックＣＫr(第１制御信号)に従って、２入力データ(２出力データ)ＤｂをシリアルデータＤoutに変換して出力する。

パターン生成回路１２は、送信クロックＣＫsに従って、所定パターン(例えば、低レベル『０』と高レベル『１』が交互に繰り返すパターン『０１０１０１…』)のデータＤａ'(第３データ)を生成して可変遅延回路２２に出力する。

ここで、可変遅延回路２２は、可変遅延回路２１と同じ回路構成とされ、実際に使用する回路と同じ遅延を与えるレプリカ回路として利用される。なお、パターン生成回路１２は、実際の４：２マルチプレクサ１１と同様の回路構成としてもよいが、後に、図５を参照して説明するように、実質的に同様の機能が達成されれば、同じ回路構成でなくてもよい。

判定回路４は、パターン生成回路１２の出力(データＤａ')を可変遅延回路２２で遅延した信号(データＤｂ')および受信クロックＣＫrを受け取って位相を比較判定し、制御回路５を介してデータＤｂ，Ｄｂ'の遅延を制御する。

判定回路４および制御回路５は、可変遅延回路２２からのデータＤｂ'と受信クロックＣＫr(clk0°：第１制御信号)が適切な位相関係となるように制御することで、２：１マルチプレクサ３が可変遅延回路２１からのデータＤｂを正確に処理できるようにする。

ここで、本実施形態のタイミング制御回路において、可変遅延回路２１は、入力されたデータＤａに対して適切な遅延を与え、その遅延したデータＤｂを２：１マルチプレクサ３に出力する。

２：１マルチプレクサ３は、適切な位相関係とされたデータＤｂを、受信クロックＣＫrに従って制御する。なお、送信クロックＣＫsは、受信クロックＣＫrの周波数ｆの半分の周波数(ｆ／２)とされている。

上述した本実施形態のタイミング制御回路において、可変遅延回路２１(２２)は、例えば、後述するように、遅延素子およびセレクタによる単純なデジタル回路で形成することができる。

すなわち、本実施形態のタイミング制御回路は、回路構造が複雑で占有面積および消費電力が大きいアナログ位相補完器を使用することなく、データのサンプリングポイントを正確に調整することができる。

図５は、タイミング制御回路の第１実施例を示すブロック図であり、図４を参照して説明した４つのパラレル信号をシリアル信号に変換するタイミング制御回路の実施例を示すものである。図６は、図５に示すタイミング制御回路の動作を説明するためのタイミング図である。

図５に示されるように、４：２マルチプレクサ１１は、２つの２：１マルチプレクサ１１１および１１２を含み、可変遅延回路２１は、２つのマルチプレクサに対応する２つの可変遅延部２１１および２１２を含む。

ここで、２：１マルチプレクサ１１１および１１２，並びに，２：１マルチプレクサ３は、同じ回路構成とされ、それぞれ２つのＦＦ(1111，1112，1121，1122，31，32)および１つのセレクタ(1113，1123，33)を含む。なお、図５に示すマルチプレクサ３，１１１，１１２は単なる例であり、各信号の論理および回路構成は、様々なものを適用することができる。

すなわち、２：１マルチプレクサ３，１１１，１１２は、例えば、図１を参照して説明したものと同じ回路構成とし、各ＦＦおよびセレクタに対するクロック(制御信号)の論理を適宜変更してもよい。

図６において、クロックhclk0°(第２制御信号)は、クロックｃｌｋの周波数ｆ(例えば、２０ＧＨｚ)の半分の周波数(ｆ／２)で位相が０°の信号を示し、クロックhclk90°は、クロックｃｌｋの周波数ｆの半分の周波数で位相が９０°の信号を示す。従って、クロックhclk0°とhclk90°は、同じ周波数(例えば、１０ＧＨｚ)で位相が９０°異なっている。

図５および図６に示されるように、２：１マルチプレクサ１１１は、４つのパラレル入力データＤＴ<0>〜ＤＴ<3>における２つの入力データＤＴ<0>およびＤＴ<2>を受け取り、クロックhclk0°に従ってシリアル変換した出力データＤａ<0>を出力する。

同様に、２：１マルチプレクサ１１２は、４つのパラレル入力データＤＴ<0>〜ＤＴ<3>における２つの入力データＤＴ<1>およびＤＴ<3>を受け取り、クロックhclk90°に従ってシリアル変換した出力データＤａ<1>を出力する。

従って、データＤａ<0>は、Ｄ０，Ｄ２，Ｄ４，Ｄ６，…と変化し、データＤａ<1>は、クロックｃｌｋの半周期(hclkの１／４周期)分遅れて、Ｄ１，Ｄ３，Ｄ５，Ｄ７，…と変化する。

データＤａ<0>は、可変遅延部２１１に入力されて適切な遅延が与えられ、データＤｂ<0>として２：１マルチプレクサ３のＦＦ３１に入力される。同様に、データＤａ<1>は、可変遅延部２１２に入力されて適切な遅延が与えられ、データＤｂ<1>として２：１マルチプレクサ３のＦＦ３２に入力される。

可変遅延部２１１，２は、同じ回路構成とされ、直列接続された複数(図５では３つ)の遅延素子2111〜2113，2121〜2123、および、遅延時間(遅延)の異なる４つの信号から１つを選択するセレクタ2114，2124を含む。ここで、各遅延素子2111〜2113，2121〜2123は、例えば、直列接続した二段のインバータで形成し、例えば、数ｐｓ〜十ｐｓ程度の遅延を与えることができる。

なお、図５において、可変遅延部２１１および２１２は、遅延の異なる４つの信号から１つを選択し、すなわち、４段階の遅延を切り替えているが、これに限定されるものではなく、さらに多くの遅延素子を設けて遅延制御をより細かく行ってもよい。

図６において、参照符号(Ｉ)〜(III)は、可変遅延部２１１(２１２)の出力Ｄｂ<0>(Ｄｂ<1>)と、２：１マルチプレクサ３におけるＦＦのデータ取り込みタイミングを規定するクロックｃｌｋ(clk0°)の遷移タイミングの関係を説明するためのタイミングを示す。

なお、可変遅延部２１２における動作は、可変遅延部２１１と同様なので、可変遅延部２１１に関して説明を行う。

ここで、図６の(Ｉ)は、可変遅延部２１１の出力Ｄｂ<0>の遅延(遅延時間)ｔdが小さいとき、すなわち、理想的な状態に対してクロックclk0°の遷移(立ち上がり／立ち下がり)タイミングが遅いときを示す。

また、図６の(II)は、可変遅延部２１１の出力Ｄｂ<0>の遅延ｔdが大きいとき、すなわち、理想的な状態に対してクロックclk0°の遷移タイミングが早いときを示す。さらに、図６の(III)は、可変遅延部２１１の出力Ｄｂ<0>の遅延ｔdが適切なとき、すなわち、出力Ｄｂ<0>に対してクロックclk0°の遷移タイミングが理想的な状態を示す。

本第１実施例のタイミング制御回路は、パターン生成回路１２，可変遅延回路(レプリカ回路)２２，判定回路４および制御回路５によって、可変遅延部２１１(２１２)の出力Ｄｂ<0>(Ｄｂ<1>)の遅延ｔdを、理想的な状態(III)に収束させるようになっている。

パターン生成回路１２は、入力が低レベル『０』および高レベル『１』とされたセレクタ１２１を含み、クロックhclk0°のレベルに従って、『０』および『１』を交互に切り替えて出力する。

図５において、パターン生成回路１２がセレクタ１２１だけを含み、２：１マルチプレクサにおけるＦＦを含まないのは、２：１マルチプレクサの出力Ｄa<0>，Ｄa<1>(第１データ)は、セレクタ1113，1123の切り替え動作に従って変化するからである。

すなわち、パターン生成回路１２が出力するデータＤａ'(『０１０１０１…』)は、２：１マルチプレクサにおけるセレクタ1113，1123に対応するレプリカ用のセレクタ１２１だけでＤa<0>，Ｄa<1>を再現することができる。

可変遅延回路２２は、例えば、可変遅延部２１１の遅延素子およびセレクタに対応する遅延素子２２１〜２２３およびセレクタ２２４を含み、制御回路５からの制御信号ＣＳ'(ＣＳ<0>)に従って可変遅延部２１１と同じ遅延を与える。

従って、データＤa'に対して可変遅延回路２２により遅延を与えたデータＤb'(『０１０１０１…』)は、データＤa<0>に対して可変遅延部２１１により遅延を与えたデータＤb<0>を再現することになる。

可変遅延回路２２の出力データＤb'は、判定回路４に入力され、２：１マルチプレクサ３におけるＦＦ３１，３２のデータ取り込みタイミングを規定するクロック(受信クロックＣＫr)clk0°と比較判定される。判定回路４は、３つのＦＦ４１〜４３およびエクスクルーシブオア(ＸＯＲ)ゲート４４を含む。

図７は、図５に示すタイミング制御回路における判定回路の動作を説明するためのタイミング図である。ここで、図７(a)は、ノードｎ０の信号(データＤb')に対して、クロックclk0°(ｃｌｋ)の遷移タイミング(立ち上がりタイミング)がデータＤb'の中央となった理想的な状態(図６の(III)に相当)を示す。

また、図７(b)は、クロックclk0°の立ち上がりタイミングがノードｎ０のデータＤb'の早い位置になったとき、すなわち、可変遅延回路２２による遅延が長いとき(図６の(II)に相当)を示す。

そして、図７(c)は、クロックclk0°の立ち上がりタイミングがノードｎ０のデータＤb'の遅い位置になったとき、すなわち、可変遅延回路２２による遅延が短いとき(図６の(Ｉ)に相当)を示す。

図５の判定回路４および図７(b)に示されるように、クロックclk0°の立ち上がりタイミングがノードｎ０のデータＤb'の早い位置のとき、ノードｎ１のデータとノードｎ３のデータは、常に異なるレベルとなり、ＸＯＲゲート４４は『１』を出力する。

すなわち、図７(b)の場合、ノードｎ１のデータが『１』のとき、ノードｎ３のデータは『０』となり、逆に、ノードｎ１のデータが『０』のとき、ノードｎ３のデータは『１』となる。その結果、ＸＯＲゲート４４の出力(信号Ｓｄ)は、常に『１』となる。

また、図５の判定回路４および図７(c)に示されるように、クロックclk0°の立ち上がりタイミングがノードｎ０のデータＤb'の遅い位置のとき、ノードｎ１のデータとノードｎ３のデータは、常に同じレベルとなり、ＸＯＲゲート４４は『０』を出力する。

すなわち、図７(c)の場合、ノードｎ１のデータが『１』のとき、ノードｎ３のデータも『１』となり、逆に、ノードｎ１のデータが『０』のとき、ノードｎ３のデータも『０』となる。その結果、ＸＯＲゲート４４の出力(信号Ｓｄ)は、常に『０』となる。

なお、実際のタイミング制御回路において、図７(a)に示す理想的な状態は存在せず、図７(b)のように、ＸＯＲゲート４４が『１』を出力するか、或いは、図７(c)のように、ＸＯＲゲート４４が『１』を出力し、理想的な状態に収束することになる。

このようにして、判定回路４(ＸＯＲゲート４４)は、『０』または『１』の信号Ｓｄを制御回路５に出力する。図５に示されるように、制御回路５は、フィルタ５１，論理回路５２，ＦＦ５３，５４およびインバータ５５を含む。

ところで、可変遅延回路２２が切り替わってから、判定回路４がタイミングを判定(再判定)するまでにはタイムラグがあり、その間に可変遅延回路２２が無駄に切り替わるのを防ぐためにフィルタ５１が設けられている。

ここで、フィルタ５１は、例えば、判定回路４の判定結果(Ｓｄ)を間引くためにカウンタ回路を適用することができる。フィルタ５１の出力は、論理回路５２に入力され、以下のような処理が行われる。

図８は、図５に示すタイミング制御回路における制御回路の動作を説明するための論理回路の真理値表を示す図であり、図９は、図５に示すタイミング制御回路における可変遅延回路と後段の２：１マルチプレクサの動作を説明するためのタイミング図である。ここで、制御回路５において、論理回路５２は、フィルタ５１の出力を受け取り、例えば、２ビットの信号［１：０］をＦＦ５３に出力する。

図８の論理回路５２の真理値表は、フィルタ５１の出力(論理回路５２の入力)、並びに、論理回路５２の出力(可変遅延部２１１，２１２および可変遅延回路(レプリカ)２２における各セレクタの制御信号)入力を示している。

なお、図８において、セレクタ制御信号の１０進数表記の『０』〜『３』は、各セレクタの遅延の異なる選択位置に対応している。例えば、可変遅延部２１１において、１０進数表記『０』は、全ての遅延素子2111〜2113により遅延した遅延素子2113の出力の選択を意味し、１０進数表記『１』は、２つの遅延素子2111，2112により遅延した遅延素子2112の出力の選択を意味する。

図５に示されるように、論理回路５２の出力は、クロックCLK0°により制御されるＦＦ５３に入力され、ＦＦ５３の出力は、クロックCLK0°をインバータ５５で判定した信号により制御されるＦＦ５４に入力される。

ＦＦ５３から取り出された制御信号ＣＳ<0>(ＣＳ')は、可変遅延部２１１のセレクタ2114,および,可変遅延回路(レプリカ)のセレクタ２２４に与えられて所定の遅延を有する信号を選択すると共に、論理回路５２にフィードバックされる。なお、ＦＦ５４から取り出された制御信号ＣＳ<1>は、可変遅延部２１２のセレクタに与えられて所定の遅延を有する信号を選択する。

なお、可変遅延部２１１のセレクタ2114は、クロックclk0°の立ち上がりで動作するＦＦ５３からの制御信号ＣＳ<0>で制御されるようになっており、クロックclk0°の立ち下がりでデータＤｂ<0>を取り込むＦＦ３１に対して逆相で切り替え動作を行う。

同様に、可変遅延部２１２のセレクタ2124は、クロックclk0°の立ち下がりで動作するＦＦ５４からの制御信号ＣＳ<1>で制御されるようになっており、クロックclk0°の立ち上がりでデータＤｂ<1>を取り込むＦＦ３２に対して逆相で切り替え動作を行う。

すなわち、図９に示されるように、可変遅延部２１１，２１２の切り替わりタイミングと、２：１マルチプレクサ３におけるＦＦ３１，３２のデータ取り込みタイミングが、クロックclk0°の逆のエッジとなるように制御されている。

これにより、２：１マルチプレクサ３(ＦＦ３１，３２)は、可変遅延回路２１(可変遅延部２１１，２１２のセレクタ)が遅延回路のパスを切り替える逆相のタイミングでデータを取り込むため、常に安定した動作を行うことができる。

なお、以上の説明では、制御信号ＣＳ<0>により制御されるセレクタ2114の遅延パス切り替えタイミングと、クロックclk0°の立ち下がりで制御されるＦＦ３１のデータ取り込みタイミングは、１８０°異なる逆相となっているが、必ずしも逆相でなくてもよい。

すなわち、セレクタ2114とＦＦ３１の動作が所定の余裕を持った異なるタイミングとなれば、逆相でなくてもよい。これは、セレクタ2124とＦＦ３２の動作に関しても同様であり、両者の動作タイミングは必ずしも逆相でなくてもよいことになる。

このようにして得られた２：１マルチプレクサ３のＦＦ３１の出力データＤc<0>およびＦＦ３２の出力データＤc<1>は、セレクタ３３に入力され、クロックclk0°のレベルに従って一方が選択されて出力データＤoutとして出力される。

すなわち、セレクタ３３は、反転したクロックclk0°のレベルが高レベル『１』のとき、すなわち、クロックclk0°が『０』のとき、Ｄc<0>を選択して出力し、また、クロックclk0°が『１』のとき、Ｄc<1>を選択して出力する。これにより、クロックclk0°に同期してシリアル変換された出力Ｄoutが得られることになる。

以上、詳述したように、本第１実施例のタイミング制御回路は、位相補完器を使用することなく、単純なデジタル回路で形成するめ、占有面積および消費電力の大幅な増加を招くことなく、データのサンプリングポイントを正確に調整することができる。

図１０および図１１は、タイミング制御回路の第２実施例を示すブロック図であり、８つのパラレル信号を２つのパラレル信号に変換するタイミング制御回路の実施例を示すものである。

図１０および図１１において、参照符号７０１は８：４マルチプレクサ、７０２は可変遅延回路、７０３は４：２マルチプレクサ、７０４は判定回路、そして、７０５は制御回路を示す。さらに、参照符号７１０はパターン生成回路、および、７２０は可変遅延回路(レプリカ回路：第２可変遅延回路)を示す。

８：４マルチプレクサ７０１は、クロックqclkに従って動作する４つの２：１マルチプレクサ７１１〜７１４を含み、８つのパラレル入力データＤＴ<0>〜ＤＴ<7>を受け取り、クロックqclkに従った４つのパラレルデータＤd<0>〜Ｄd<3>(第１データ)を出力する。

なお、クロックqclk0°およびqclk90°(第２制御信号)は、クロックｃｌｋの周波数ｆ(例えば、２０ＧＨｚ)の四分の一の周波数(ｆ／４：例えば、５ＧＨｚ)で、クロックqclk0°は位相が０°の信号を示し、クロックqclk90°は位相が９０°の信号を示す。

また、クロックhclk0°およびhclk90°(第１制御信号)は、クロックｃｌｋの周波数ｆ(例えば、２０ＧＨｚ)の半分の周波数(ｆ／２：例えば、１０ＧＨｚ)で、クロックhclk0°は位相が０°の信号を示し、クロックhclk90°は位相が９０°の信号を示す。

また、２：１マルチプレクサ７１１は、例えば、データＤＴ<0>〜ＤＴ<7>において最も位相がずれているデータＤＴ<0>，ＤＴ<4>を受け取り、２：１マルチプレクサ７１２は、データＤＴ<1>，ＤＴ<5>を受け取る。

同様に、２：１マルチプレクサ７１３は、データＤＴ<2>，ＤＴ<6>を受け取り、２：１マルチプレクサ７１４は、データＤＴ<3>，ＤＴ<7>を受け取る。なお、各２：１マルチプレクサ７１１〜７１４の動作は、各ＦＦがデータを取り込むクロック(qclk0°およびqclk90°)の周波数、並びに、セレクタの選択論理を除いて前述した２：１マルチプレクサ１１等と実質的に同様である。

可変遅延回路７０２は、８：４マルチプレクサ７０１からの４入力データ(４出力データ)Ｄd<0>〜Ｄd<3>に対して所定の遅延を与える４つの可変遅延部７２１〜７２４を含む。

なお、可変遅延部７２１〜７２４および可変遅延回路７２０，判定回路７０４，制御回路７０５，並びに，パターン生成回路７１０は、クロックの位相および周波数を除いて前述したものと実質的に同様である。

すなわち、制御回路７０５において、ＦＦ７５３は、クロックhclk90°によりデータ取り込みタイミングが制御され、ＦＦ７５４は、クロックhclk0°の反転論理信号によりデータ取り込みタイミングが制御されている。

さらに、可変遅延回路７０２において、可変遅延部７２１のセレクタおよび可変遅延部７２２のセレクタは、クロックhclk90°により制御されるＦＦ７５３からの制御信号ＣＳaにより制御される。

また、可変遅延回路７０２において、可変遅延部７２３のセレクタおよび可変遅延部７２４のセレクタは、クロックhclk0°により制御されるＦＦ７５４からの制御信号ＣＳbにより制御される。

そして、２：１マルチプレクサ７３１において、ＦＦ7311は、クロックhclk0°の反転論理の信号によりデータ取り込みが制御され、ＦＦ7312は、クロックhclk0°によりデータ取り込みが制御される。

従って、例えば、可変遅延部７２１におけるセレクタの選択タイミングを制御する制御信号ＣＳa(hclk90°)と、そのセレクタの出力を受け取るＦＦ7311のデータ取り込みタイミングを制御するクロック(hclk0°の反転信号)は、９０°の位相差となる。

すなわち、図５に示す第１実施例では、例えば、セレクタ2114を制御する制御信号ＣＳ<0>(clk0°)と、そのセレクタの出力を受け取るＦＦ３１を制御するクロック(clk0°の反転信号)は、１８０°の位相差であったが、本第２実施例では、９０°の位相差となる。

ただし、本第２実施例の４：２マルチプレクサ７０３において、制御に使用するクロックhclk0°およびhclk９0°の周波数は、図５を参照して説明したクロックclk0°の半分であるため、９０°の位相差であっても時間的な余裕は同等となるので問題ない。もちろん、４：２マルチプレクサ７０３においても、前段の可変遅延部７２１におけるセレクタの制御信号との位相差を１８０°としてもよい。

図１２は、図１０および図１１に示すタイミング制御回路の動作を説明するためのタイミング図である。なお、図１２において、８：４マルチプレクサ７０１の出力データＤd<0>〜Ｄd<3>は、前述した第１実施例と同様に、可変遅延回路７０２(可変遅延部７２１〜７２４)により位相が理想的な状態に収束されたデータＤg<0>〜Ｄg<3>として４：２マルチプレクサ７０３に入力される。

４：２マルチプレクサ７０３は、２：１マルチプレクサ７３１および７３２を含む。２：１マルチプレクサ７３１は、遅延可変部７２１および７２３により位相が適切に制御されたデータ出力Ｄg<0>およびＤg<2>を受け取る。

同様に、２：１マルチプレクサ７３２は、遅延可変部７２２および７２４により位相が適切に制御されたデータ出力Ｄg<1>およびＤg<3>を受け取る。

２：１マルチプレクサ７３１は、セレクタ7313により、クロックhclk0°が『１』となる期間にＦＦ7311の出力Ｄe<0>を選択して出力し、クロックhclk0°が『０』となる期間にＦＦ7312の出力Ｄe<2>を選択して出力する。従って、２：１マルチプレクサ７３１の出力データ(第２データ)Ｄf<0>は、クロックhclk0°に従ってＤ０，Ｄ２，Ｄ４，Ｄ６，…と変化する。

同様に、２：１マルチプレクサ７３２は、セレクタ7323により、クロックhclk90°が『１』となる期間にＦＦ7321の出力Ｄe<1>を選択して出力し、クロックhclk90°が『０』となる期間にＦＦ7322の出力Ｄe<3>を選択して出力する。従って、２：１マルチプレクサ７３２の出力データＤf<1>(第２データ)は、クロックhclk90°に従ってＤ１，Ｄ３，Ｄ５，Ｄ７，…と変化する。

このようにして、８つのパラレル入力データＤＴ<0>〜ＤＴ<7>を、２つのパラレルデータＤf<0>およびＤf<1>に変換して出力することができる。なお、２つのパラレルデータＤf<0>およびＤf<1>に対しては、例えば、図５における４：２マルチプレクサ１１の出力Ｄa<0>およびＤa<1>と見做して、可変遅延回路２１等による処理を行ってシリアルデータＤoutを得ることができるのはいうまでもない。

このように、パターン生成回路７１０，可変遅延回路(レプリカ回路)７２０，判定回路７０４および制御回路７０５によりデータの位相を制御する可変遅延回路７０２は、２つのパラレルデータをシリアルデータに変換する最終段に限定されるものではない。

すなわち、パラレルシリアル変換を行うＳｅｒＤｅｓにおいて、タイミングマージンが最も小さいのは、最高速のクロック(clk)で動作する最終段の２：１マルチプレクサであるが、本実施形態の適用は、最終段のマルチプレクサだけに限定されるものではない。

ただし、初段側のマルチプレクサは、そもそも処理するデータの通信速度(データ転送レート)が低く、温度や電源電圧の変化によるタイミング変動の影響を受け難いため、本実施形態を適用する効果は、最終段ほど大きくはない。

以上の説明は、パラレルシリアル変換を行うＳｅｒＤｅｓにおけるマルチプレクサを例として説明したが、本実施形態のタイミング制御回路は、タイミングマージンが小さい信号を処理する回路に対して幅広く適用することができる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１通信速度の第１データを受け取り、前記第１データに対して可変の遅延を与える第１可変遅延回路と、
前記第１可変遅延回路の出力を受け取り、第１制御信号に従って、前記第１通信速度と異なる第２通信速度の第２データに変換して出力する第１マルチプレクサと、
前記第１通信速度の第３データを受け取り、前記第３データに対して前記第１可変遅延回路の遅延に対応した遅延を与える第２可変遅延回路と、
前記第２可変遅延回路の出力と前記第１制御信号のタイミングを比較判定する判定回路と、
前記判定回路の出力に従って、前記第１可変遅延回路および前記第２可変遅延回路の遅延を制御する制御回路と、を有する、
ことを特徴とするタイミング制御回路。

（付記２）
前記第１可変遅延回路は、前記第１データに対応した数の可変遅延部を有し、
前記第２可変遅延回路は、前記可変遅延部と同じ回路構成を有する、
ことを特徴とする付記１に記載のタイミング制御回路。

（付記３）
前記可変遅延部は、
前記第１データに対して異なる遅延を与える複数の遅延素子と、
前記第１データに対して異なる遅延が与えられたデータのいずれかを選択するセレクタと、を有する、
ことを特徴とする付記２に記載のタイミング制御回路。

（付記４）
前記セレクタは、前記制御回路の出力に従って、前記第１データに対して異なる遅延が与えられたデータのいずれかを選択する、
ことを特徴とする付記３に記載のタイミング制御回路。

（付記５）
前記可変遅延部により前記第１データに与える遅延の切り替えは、それぞれ前記第１マルチプレクサにより当該可変遅延部の出力を取り込むタイミングとは異なるタイミングで行う、
ことを特徴とする付記２乃至付記４のいずれか１項に記載のタイミング制御回路。

（付記６）
前記可変遅延部により前記第１データに与える遅延の切り替えは、前記第１マルチプレクサにより当該可変遅延部の出力を取り込むタイミングに対して９０°または１８０°異なるタイミングで行う、
ことを特徴とする付記５に記載のタイミング制御回路。

（付記７）
前記第２通信速度は、前記第１通信速度の２倍の速度である、
ことを特徴とする付記１乃至付記６のいずれか１項に記載のタイミング制御回路。

（付記８）
前記第３データは、高レベル『１』および低レベル『０』の繰り返しパターンである、
ことを特徴とする付記７に記載のタイミング制御回路。

（付記９）
さらに、
前記第３データを生成するパターン生成回路を有する、
ことを特徴とする付記８に記載のタイミング制御回路。

（付記１０）
前記パターン生成回路は、前記第１通信速度に対応して固定の入力『０』および『１』を交互に選択して出力するセレクタを含む、
ことを特徴とする付記９に記載のタイミング制御回路。

（付記１１）
さらに、
第２制御信号に従って、前記第１データの２倍のパラレルデータから前記第１データを変換する第３マルチプレクサを有する、
ことを特徴とする付記７乃至付記１０のいずれか１項に記載のタイミング制御回路。

（付記１２）
前記第２制御信号は、前記第１制御信号の半分の周波数の信号である、
ことを特徴とする付記１１に記載のタイミング制御回路。

（付記１３）
前記タイミング制御回路は、
複数のパラレルデータをシリアルデータに変換して出力するパラレルシリアル変換回路である、
ことを特徴とする付記１乃至付記１２のいずれか１項に記載のタイミング制御回路。

３，１１１，１１２、７１１〜７１４、７３１，７３２ ２：１マルチプレクサ
４ 判定回路
５ 制御回路
１１，７０３ ４：２マルチプレクサ
１２ パターン生成回路
２１ 可変遅延回路
２２ 可変遅延回路(レプリカ回路)
１０１，１０２、1111，1112，1121，1122、３１，３２、４１〜４３、５３，５４、7311，7312，7321，7322 フリップフロップ(ＦＦ)
１０３、1113，1123，2114，2124，３３，１２１，２２４、7313，7323 セレクタ
１１０ データ送信部(４：２マルチプレクサ)
１２０ データ受信部(２：１マルチプレクサ)
１３０ 位相比較部
１４０ 位相調整部(位相補完器)
２１１，２１２、７２１〜７２４ 可変遅延部

Claims (6)

1. 第１通信速度の第１データを受け取り、前記第１データに対して可変の遅延を与える第１可変遅延回路と、
   前記第１可変遅延回路の出力を受け取り、第１制御信号に従って、前記第１通信速度と異なる第２通信速度の第２データに変換して出力する第１マルチプレクサと、
   前記第１通信速度の第３データを受け取り、前記第３データに対して前記第１可変遅延回路の遅延に対応した遅延を与える第２可変遅延回路と、
   前記第２可変遅延回路の出力と前記第１制御信号のタイミングを比較判定する判定回路と、
   前記判定回路の出力に従って、前記第１可変遅延回路および前記第２可変遅延回路の遅延を制御する制御回路と、を有し、位相補完器を使用することなくタイミング制御を行う、
   ことを特徴とするタイミング制御回路。
2. 前記第１可変遅延回路は、前記第１データに対応した数の可変遅延部を有し、
   前記第２可変遅延回路は、前記可変遅延部と同じ回路構成を有する、
   ことを特徴とする請求項１に記載のタイミング制御回路。
3. 前記可変遅延部は、
   前記第１データに対して異なる遅延を与える複数の遅延素子と、
   前記第１データに対して異なる遅延が与えられたデータのいずれかを選択するセレクタと、を有する、
   ことを特徴とする請求項２に記載のタイミング制御回路。
4. 前記可変遅延部により前記第１データに与える遅延の切り替えは、それぞれ前記第１マルチプレクサにより当該可変遅延部の出力を取り込むタイミングとは異なるタイミングで行う、
   ことを特徴とする請求項２または請求項３に記載のタイミング制御回路。
5. 前記第２通信速度は、前記第１通信速度の２倍の速度である、
   ことを特徴とする請求項１乃至請求項４のいずれか１項に記載のタイミング制御回路。
6. 前記第３データは、高レベル『１』および低レベル『０』の繰り返しパターンである、
   ことを特徴とする請求項５に記載のタイミング制御回路。

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