JP4631743B2 - 半導体装置 - Google Patents

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Description

本発明は、駆動を加速する手段を備えた半導体装置に関する（または分野に属する）。
固体撮像装置（ＣＭＯＳイメージセンサ、ＣＣＤ）、記憶装置（ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、フラッシュなど）、配列型論理回路（ＰＬＡ：Programmable Logic Arrayなど）などの制御信号の多くは分布定数回路となっており、その配列型の構造から駆動回路の位置は制御信号線の端に限られることが多い。それゆえ、分布定数回路の駆動では、制御信号の遅延時間の違いが顕著になる。一般的に駆動回路はアドレスを指定するアドレスデコーダ部を有し、固体撮像装置では動作モードを選択する論理回路も有することが多い。図２３に示すように、分布定数回路の負荷１０１５を分布定数回路の両側に設けた駆動回路１０２０、１０２０で駆動すれば高速であるが、デコーダ１０２１や論理回路１０２２が両側に必要となり、大きな面積を必要とする。また、同じ信号線を両側に配線するため配線数の増加や消費電力の増加につながる。一方で、図２４に示すように、分布定数回路の負荷１０１５を片側から駆動回路１０２０で駆動（例えば、特許文献１参照。）すれば回路面積を大幅に削減できるが、駆動回路１０２０が接続されている側とは反対側の負荷１０１５で信号遅延は顕著となり回路性能の劣化につながる。
特開２００３−１４３４８５号公報
解決しようとする問題点は、分布定数の負荷を両側から駆動する両側駆動では、信号伝達の高速化が実現されるが、アドレスデコーダや論理回路の大規模化にともなって面積増加が顕著となる不都合を生じる。また、同じ信号線を両側に配線するため配線数の増加や消費電力の増加につながるという問題がある。一方、片側駆動では、遅延時間が顕著となり回路性能の劣化につながるという問題がある。
本発明は、回路規模を効率的に削減して、回路における遅延差を低減し高速化することを課題とする。
本発明に係る半導体装置は、遅延を有する被駆動回路と、複数の駆動電圧が切り替えられる駆動信号により前記被駆動回路を駆動する駆動回路と、前記駆動信号を入力し、前記駆動回路が前記駆動電圧を切り替えることにより前記駆動信号に対して行う複数の駆動のうち、入力される有効化信号に応じて選択される１つ以上の駆動を加速する補助駆動回路とを有する。
請求項１に係る本発明では、遅延を有する回路の一方側に駆動回路を備え、遅延を有する回路の他方側に駆動回路の駆動を加速する補助駆動回路を備えることができることから、駆動回路の面積が削減されるとともに、補助駆動回路によって駆動回路の駆動が加速されて、遅延を有する回路の高速な駆動が実現される。
請求項１に係る本発明によれば、駆動回路の駆動信号を入力信号として該駆動回路の駆動を加速する補助駆動回路を備えたため、補助駆動回路によって駆動回路の駆動が加速されて、遅延を有する回路の高速な駆動が実現できるという利点がある。また、回路を高速に駆動するために大規模な駆動回路を回路の両端に設ける必要がなくなり、大規模な面積を有する駆動回路は回路の一方端のみに設ければよいので、回路規模の大幅な縮小が可能になる。このように、本発明は、高速駆動と回路規模の縮小とを共に成し遂げることができる。
請求項１に係る本発明の一実施の形態例を、図１のブロック図によって説明する。
図１に示すように、半導体装置１には、回路１０（例えば分布定数回路）が備えられ、この回路１０を駆動する駆動回路２０が、上記回路の一端側に接続され、上記回路１０の他端には駆動回路２０の駆動信号を入力信号として駆動回路２０の駆動を加速する補助駆動回路３０が接続されている。この補助駆動回路３０は、一例として、回路１０の駆動信号を入力信号として、論理閾値Ｖthaを有する論理からなるレベルセンス回路（一方のＮＯＴ素子）に入力され、このレベルセンス回路の出力信号およびＥｎａｂｌｅ信号がＮＡＮＤ回路に入力され、その出力信号がＭＯＳトランジスタのゲートに入力されてオン状態となり、駆動を立ち上げる。また、回路１０の駆動信号を入力信号として、論理閾値Ｖthbを有する論理からなるレベルセンス回路（他方のＮＯＴ素子）に入力され、このレベルセンス回路の出力信号およびＥｎａｂｌｅ信号がＮＯＲ回路に入力され、その出力信号がＭＯＳトランジスタのゲートに入力されてオン状態となり、駆動を立下るという構成となっている。上記補助駆動回路３０は、ここでは、回路の一端側に接続されているが、回路の任意の位置に接続することもでき、また複数の補助駆動回路を設けることもできる。これらの実施例については、後に詳述する。
上記駆動回路２０には、一例として、論理回路２２を介してデコーダ２１が接続されている。上記補助駆動回路３０は、制御信号線（回路１０の負荷）１１の信号レベルを監視し、遷移を確認すると、制御信号線１１の駆動を開始する。制御信号線１１がトリガとなるので、デコーダと論理回路は不要となる。本例では、駆動回路２０のトリガであるＥｎａｂｌｅ信号が、補助駆動回路３０の有効化信号となっている。また図示した補助駆動回路３０の回路構成は一例であって、駆動信号を入力信号としてこの駆動回路２０の駆動を加速する回路構成であればよい。
次に、図２に上記回路１０がデコーダ２１および論理回路２２で選択された場合の補助駆動回路３０の動作をタイミングチャートで示す。ここでＥｎａｂｌｅ信号は駆動回路２０のトリガ信号である。ＳＩＧＬ、ＳＩＧＭ、ＳＩＧＲはそれぞれ回路１０の左端、中心、右端の電圧である。ＴＲＧｒ、ＴＲＧｆは補助駆動回路３０の内部信号の電圧である。Ｖtha、Ｖthbはそれぞれ、制御信号線１１を入力とする論理回路の論理閾値である。
図２に示すように、Ｅｎａｂｌｅ信号がＨｉｇｈとなると、駆動回路２０が制御信号線１１をＨｉｇｈレベルにする。このとき、左端（左端の電圧ＳＩＧＬ）では高速に立ち上がるが、分布定数の負荷により、中心（中心の電圧ＳＩＧＭ）や右端（右端の電圧ＳＩＧＲ）ではゆっくりと立ち上がる。右端の信号（右端の電圧ＳＩＧＲ）が論理閾値Ｖthaを超えると、補助駆動回路３０の内部信号ＴＲＧｒが遷移する。Ｅｎａｂｌｅ信号がＨｉｇｈであるため、補助駆動回路３０が制御信号線１１にＨｉｇｈレベルを供給し、立ち上げの信号遷移を加速する。なお、Ｅｎａｂｌｅ信号がＨｉｇｈとなることで、補助駆動回路３０のＬｏｗレベルを供給するトランジスタは強制的に無効となる。
Ｅｎａｂｌｅ信号がＬｏｗになると、左端からＬｏｗレベルが伝播していくが、同様に右端ではゆっくりと遷移する。このとき、補助駆動回路３０のＨｉｇｈレベルを供給するトランジスタはＥｎａｂｌｅ信号により強制的に無効となる。右端の電圧ＳＩＧＲがＶthbを越えたとき、補助駆動回路３０の内部信号ＴＲＧfが遷移し、補助駆動回路３０が制御信号線１１にＬｏｗレベルを供給する。これにより、立下げの信号遷移を加速する。
補助駆動回路３０の制御信号線１１を入力とする論理はＨｉｇｈレベル、Ｌｏｗレベルともに同じ回路を共有しても構わない。ただし、分離することでそれぞれの論理レベルを異なるものとすることができ、より効果的な駆動を加速するドライバとなる。例えば、立ち上がり駆動の加速では論理閾値Ｖthaを低く、立下り駆動の加速では論理閾値Ｖthbを高く設定することで、それぞれの補助駆動回路３０の駆動タイミングを早めることができる。この例の説明は後に詳述する。
また、ＨｉｇｈレベルとＬｏｗレベルだけでなく、複数かつ任意の電圧供給に対して補助駆動回路を設けることが可能である。例えば、４種類の電圧を供給する際に、その中の２種類だけ加速ドライバをつけることなどができる。これによって回路面積の効率化が可能となる。このような例の説明は後に詳述する。
次ぎに、上記補助駆動回路３０について詳述する。以下の説明では、回路１０を分布定数回路として説明する。
図３（１）に、駆動された信号そのものを入力として駆動を加速する補助駆動回路３０１の構成を示し、図３（２）に、補助駆動回路３０１のタイミングチャートを示す。
図３に示すように、入力ＩＮがＬｏｗレベルからＨｉｇｈレベルに遷移することで、駆動回路２０が分布定数回路ＳＩＧを駆動する。分布定数回路ＳＩＧに負荷１５がある場合、信号遷移は点線のように遅延が発生する。補助駆動回路３０の有効／無効を切り替える補助駆動回路の有効化信号ＡＣＬＥにより、補助駆動回路３０が有効となっている場合、分布定数回路ＳＩＧが論理閾値Ｖthを越えたときに補助駆動回路３０の内部信号の電圧ＴＲＧが遷移し、補助駆動回路３０が分布定数回路ＳＩＧを駆動する。これにより分布定数回路ＳＩＧ信号の遷移を高速化する効果が得られる。
立ち上がりを加速する補助駆動回路の一例を、図４のブロック図によって示し、立下りを加速する補助駆動回路の一例を、図５のブロック図によって示し、立ち上がりと立下り両方を加速する補助駆動回路の一例を、図６のブロック図によって示す。
図４（１）に示すように、立ち上がりを加速する補助駆動回路３０１は、ＡＮＤ論理を用いたもので、回路からの入力信号ＳＩＧが入力されるＮＯＴ素子の出力信号と補助駆動回路の有効化信号ＡＣＬＥとが入力されるＡＮＤ回路と、その出力信号がゲートに入力されるＭＯＳトランジスタとで構成されている。
図４（２）に示すように、立ち上がりを加速する補助駆動回路３０２は、回路からの入力信号ＳＩＧが入力されるＮＯＴ素子とＮＯＴ回路が直列に接続され、その出力信号が第１ＭＯＳトランジスタのゲートに入力され、また補助駆動回路の有効化信号ＡＣＬＥが入力されるＮＯＴ回路の出力信号が第１ＭＯＳトランジスタに直列に接続されている第２ＭＯＳトランジスタのゲートに入力されるもので構成されたもので、第１ＭＯＳトランジスタは入力信号線に接続されているものである。
図５（１）に示すように、立下りを加速する補助駆動回路３０３は、ＮＡＮＤ論理を用いたもので、回路からの入力信号ＳＩＧが入力されるＮＯＴ素子の出力信号と補助駆動回路の有効化信号ＡＣＬＥとが入力されるＮＡＮＤ回路と、その出力信号がゲートに入力されるＭＯＳトランジスタとで構成され、このＭＯＳトランジスタの一方が入力信号線側に接続され、他方が接地されているものである。
図５（２）に示すように、立下りを加速する補助駆動回路３０４は、回路からの入力信号ＳＩＧが入力されるＮＯＴ素子とＮＯＴ回路が直列に接続され、その出力信号が第１ＭＯＳトランジスタのゲートに入力され、また補助駆動回路の有効化信号ＡＣＬＥが入力されるＮＯＴ回路の出力信号が第１ＭＯＳトランジスタに直列に接続されている第２ＭＯＳトランジスタのゲートに入力されるもので、第１ＭＯＳトランジスタ側は入力信号線に接続され、第２ＭＯＳトランジスタ側は接地されているものである。
図６（１）に示すように、この補助駆動回路３０５は、一つの論理閾値Ｖthを有するレベルセンス回路を持つもので、立ち上がりも立下りも両方駆動する場合のものである。前記図４（１）によって説明した補助駆動回路３０１と前記図５（１）によって説明した補助駆動回路３０３とを併せ持つもので、ＮＯＴ素子からなるレベルセンス回路を共有する構成となっているものである。
図６（２）に示すように、この補助駆動回路３０６は、一つの論理閾値Ｖthを有するレベルセンス回路を持つもので、立ち上がりも立下りも両方駆動する場合のものである。前記図４（２）によって説明した補助駆動回路３０２と前記図５（２）によって説明した補助駆動回路３０４とを併せ持つもので、ＮＯＴ素子からなるレベルセンス回路を共有する構成となっているものである。
次に、立ち上がり、立下りのタイミングを決定する論理閾値Ｖthについて説明する。
例えば補助駆動回路３０により、立ち上がりの駆動を補助する場合、補助駆動回路３０の駆動された信号を入力とする論理回路の論理閾値Ｖthaを低く設定する構成を図７（１）に示し、タイミング図を図７（２）に示す。論理閾値Ｖthaは通常よりも低い論理閾値であり、例えばグランドレベル（Ｌｏｗレベル）とＨｉｇｈレベルとの中間レベルよりも低く設定されている。なお、点線は補助駆動回路が無い場合を示す。
図７に示すように、入力ＩＮがＬｏｗレベルからＨｉｇｈレベルに遷移することで、駆動回路２０が分布定数回路を駆動する。分布定数回路に負荷１５がある場合、信号遷移は点線で示すように、ゆっくりとした立ち上がりとなって遅延が発生する。補助駆動回路３０の有効／無効を切り替える補助駆動回路の有効化信号ＡＣＬＥにより、補助駆動回路３０が有効となっている場合、分布定数回路の電圧ＳＩＧが論理閾値Ｖthaを越えたときに補助駆動回路３０の内部信号の電圧ＴＲＧが遷移し、補助駆動回路３０が分布定数回路の電圧ＳＩＧを遷移させる。この論理閾値Ｖthaを低く設定する、つまり、よりＬｏｗレベルに近い値に設定することによって、分布定数回路の電圧ＳＩＧの立ち上がりを高速にすることができる。これにより分布定数回路の電圧ＳＩＧの遷移を高速化する効果が得られる。
このように、論理閾値Ｖthaを低くすることで、駆動回路によって立ち上がり駆動された分布定数回路の電圧ＳＩＧの変化をより早い時期に取得することができ、分布定数回路の電圧ＳＩＧの遷移を高速化する効果が得られる。
例えば補助駆動回路３０により、立下りの駆動を補助する場合、補助駆動回路３０の駆動された信号を入力とする論理回路の論理閾値Ｖthbを高く設定する構成を図８（１）に示し、タイミング図を図８（２）に示す。論理閾値Ｖthbは通常よりも高い論理閾値であり、例えばグランドレベル（Ｌｏｗレベル）とＨｉｇｈレベルとの中間レベルよりも高く設定されている。なお、点線は補助駆動回路が無い場合を示す。
図８に示すように、入力ＩＮがＨｉｇｈレベルからＬｏｗレベルに遷移することで、駆動回路２０が分布定数回路を停止する。分布定数回路に負荷１５がある場合、信号遷移は点線で示すように、ゆっくりとした立下りとなって遅延が発生する。補助駆動回路３０の有効／無効を切り替える補助駆動回路の有効化信号ＡＣＬＥにより、補助駆動回路３０が有効となっている場合、分布定数回路の電圧ＳＩＧが論理閾値Ｖthb以下となったときに補助駆動回路３０の内部信号の電圧ＴＲＧが遷移し、補助駆動回路３０が分布定数回路の電圧ＳＩＧを遷移させる。この論理閾値Ｖthbを高く設定する、つまり、よりＨｉｇｈレベルに近い値に設定することによって、分布定数回路の電圧ＳＩＧの立下りを高速にすることができる。これにより分布定数回路の電圧ＳＩＧの遷移を高速化する効果が得られる。
このように、論理閾値Ｖthbを高くすることで、駆動回路によって立下り駆動された分布定数回路の電圧ＳＩＧの変化をより早い時期に取得することができ、補助駆動回路３０の動作開始を早めることが可能となる。
次に、立ち上がりを補助するための論理閾値Ｖthaと、立下りを補助するための論理閾値Ｖthbを異なる電圧とした回路例を、図９に示す。ＶthaをＶthbより低い電圧とすることで、好ましくはＶthaをＬｏｗレベルにより近い電圧とし、ＶthbをＨｉｇｈレベルにより近い電圧とすることで、前記図７、図８によって説明した構成の動作を組み合わせることができる。
図９（１）に示すように、補助駆動回路３０７は、二つの論理閾値Ｖtha、論理閾値Ｖthbを有するもので、論理閾値Ｖthaを有するレベルセンス回路と、論理閾値Ｖthbを有するレベルセンス回路を備え、立ち上がりも立下りも両方駆動する場合のものである。すなわち、前記図４（１）によって説明した補助駆動回路３０１と前記図５（１）によって説明した補助駆動回路３０３とを併せ持つものである。
図９（２）に示すように、補助駆動回路３０８は、二つの論理閾値Ｖtha、論理閾値Ｖthbを有するもので、論理閾値Ｖthaを有するレベルセンス回路と、論理閾値Ｖthbを有するレベルセンス回路を備え、立ち上がりも立下りも両方駆動する場合のものである。すなわち、前記図４（２）によって説明した補助駆動回路３０２と前記図５（２）によって説明した補助駆動回路３０４とを併せ持つものである。
このように、立ち上がりを補助するための論理閾値Ｖthaと、立下り下がりを補助するための論理閾値Ｖthbを異なる電圧としたことで、論理閾値Ｖthaと論理閾値Ｖthbを独立して設定できるため、立ち上がり、立下りの両方を、さらに高速に駆動することが可能となる。
次に、駆動回路に複数の電圧が供給され、この電圧により駆動されたいずれか一つもしくは複数の駆動に対応して加速する補助駆動回路を備えた半導体装置について、図１０の回路図および図１１のタイミングチャートによって説明する。
図１０に示すように、半導体装置２には、負荷１５を有する回路１０（例えば分布定数回路）が備えられ、この回路１０を駆動する駆動回路２０が、上記回路の一端側に接続され、上記回路１０の他端には駆動回路２０の駆動信号を入力信号としてこの駆動回路２０の駆動を加速する複数の補助駆動回路３０−１、３０−２、３０−３が接続されている。この補助駆動回路３０−１〜３０−３は、前記図４〜図６、図９等で説明した回路構成の補助駆動回路を採用することができる。また、一例として、駆動回路２０には論理回路２２を介してデコーダ２１（例えばアドレスデコーダ）が接続されている。
上記駆動回路がＶ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５の６種類の電圧で負荷１５を駆動するため、駆動回路２０にはＤＲＶＥ０〜ＤＲＶＥ５の複数の電圧が供給されている。そして駆動回路２０がＶ０、Ｖ２、Ｖ５の電圧供給の場合のみ、補助駆動回路３０−１、３０−２、３０−３によって駆動が加速される。
図１１に示すように、ＤＲＶＥ０（Ｖ０）、ＤＲＶＥ３（Ｖ３）、ＤＲＶＥ１（Ｖ１）、ＤＲＶＥ４（Ｖ４）、ＤＲＶＥ２（Ｖ２）、ＤＲＶＥ５（Ｖ５）の順で、それぞれの電圧で駆動した場合、補助駆動回路３０は、補助駆動回路の有効化信号ＡＣＬＥｉ（ＡＣＬＥ０、ＡＣＬＥ２、ＡＣＬＥ５）によって適当なタイミングで有効となった場合のみ、内部信号の電圧ＴＲＧｉ（ＴＲＧ０、ＴＲＧ２、ＴＲＧ５）の遷移を信号線（例えば分布定数回路の制御線）の電圧ＳＩＧの立ち上がり駆動もしくは立下り駆動に反映させている。
補助駆動回路３０が有効化しているときの内部信号の電圧ＴＲＧｉ（ＴＲＧ０、ＴＲＧ２、ＴＲＧ５）信号を実線で示している。補助駆動回路のない電圧の駆動は信号線の負荷により点線で示すように遅延が顕著となるが、補助駆動回路３０のある電圧の駆動は論理閾値Ｖthｉ（Ｖth０、Ｖth２、Ｖth５）によって信号線の電圧ＳＩＧの変化を検知して、信号線の電圧ＳＩＧの遷移が加速される。すなわち、駆動が加速される。
上記説明したように、負荷を駆動する特定の電圧に対して補助駆動回路を動作させることで、例えば、特に遅延が回路の性能に影響する場合のみ補助駆動回路を作動させることができ、それ以外の駆動では通常の駆動とすることで、回路の特徴や性能に応じた柔軟な補助駆動回路の実装が可能となり、回路面積の効率的な削減が可能となる。
上記説明では、図１２に示すように、回路（分布定数回路）１０を駆動する駆動回路１０に加えて、分布定数回路１０の右端に補助駆動回路３０を有する構成を説明した。このような構成では、デコーダ２１、論理回路２２によって発生した信号が駆動回路２０によって分布定数回路１０の負荷１５へ伝播する場合、駆動回路２０に近い負荷１５Ｌの電圧ＳＩＧＬでは高速に遷移するが、分布定数回路１０の中間にある負荷１５Ｍの電圧ＳＩＧＭや右端にある負荷１５Ｒの電圧ＳＩＭＲでは遅延が発生する場合がある。
そこで、分布定数回路１０の中間地点と駆動回路２０の反対側との複数の地点に補助駆動回路３０を有する構成例を、図１３によって説明する。
図１３に示すように、半導体装置３では、駆動回路の駆動信号ＤＲＶＥが駆動回路２０に入力されると、分布定数回路１０の左端にある負荷１５Ｌの電圧ＳＩＧＬが立ち上がる。そして分布定数回路１０の左端で駆動された信号は分布定数回路１０を伝播し、中間地点の負荷１５Ｍの電圧ＳＩＧＭが論理閾値Ｖthを越えたところで補助駆動回路３０−Ｍが作動し、電圧ＳＩＧＭが遷移し、中間地点の負荷１５Ｍの駆動が加速される。分布定数回路１０の右端にある負荷１５Ｒの電圧ＳＩＧＲでも同様に論理閾値Ｖthを越えたところで補助駆動回路３０−Ｒが作動し、電圧ＳＩＧＬが遷移し、右端の負荷１５Ｒの駆動が加速される。
この半導体装置３では、分布定数回路１０の中間地点にも補助駆動回路３０−Ｍを設けたが、分布定数回路１０の任意の地点に複数の補助駆動回路を設けることが可能である。特に分布定数回路１０が非常に長い場合には、例えば、所定の間隔で複数の補助駆動回路を設けることは高速駆動に有効となる。
補助駆動回路３０を複数箇所に設けた構成では、分布定数回路１０の駆動を高速化する。補助駆動回路３０は、駆動回路２０の有するデコーダや論理回路を省略できるため回路規模が小さくなり回路面積を削減することができ、また分布定数回路１０の任意の地点に複数配置することが容易となるので、高速駆動が可能になる。
補助駆動回路の有効化信号ＡＣＬＥは、補助駆動回路が加速する駆動回路の駆動信号と同一とすることができる。この構成例について、図１４のブロック図およびタイミングチャートにより説明する。
図１４に示すように、半導体装置４には、負荷１５を有する回路１０（例えば分布定数回路）が備えられ、この回路１０を駆動する駆動回路２０が、上記回路の一端側に接続され、上記回路１０の他端には駆動回路２０の駆動信号を入力信号としてこの駆動回路２０の駆動を加速する補助駆動回路３０が接続されている。この補助駆動回路３０は、前記図４〜図６、図９等で説明した回路構成の補助駆動回路を採用することができる。また、一例として、駆動回路２０には論理回路２２を介してデコーダ（アドレスデコーダ）２１が接続されている。
上記補助駆動回路３０には、この補助駆動回路３０を有効とするか、もしくは無効とするかを切り換える有効化信号ＡＣＬＥが供給される。この有効化信号ＡＣＬＥを駆動回路２０の駆動信号ＤＲＶＥと同一とすることが可能である。したがって、駆動信号ＤＲＶＥが入力されているときに補助駆動回路３０は有効となる。
このように、駆動回路２０および補助駆動回路３０の制御信号を共通化することで、制御信号数を削減することができ、制御タイミングの簡素化と、制御回路の簡単化が可能となる。
上記説明した駆動を加速する補助駆動回路は、片側で駆動された分布定数回路の負荷の信号遷移を監視して、自律的に駆動を加速する。アドレスデコーダや論理回路の大部分を省略し、両側駆動に近い速度の駆動を小さな面積で実現する。ただし、ＣＭＯＳイメージセンサのようにパルスの立下り時に緩衝電圧を設定する必要がある場合で、複数の閾値論理設計することが困難な場合がある。
例えば、負電圧を用いた駆動で、固体撮像装置の単位画素に設けられる転送トランジスタのゲート電極を−１Ｖから３．３Ｖまで駆動する必要がある固体撮像装置では、３．３Ｖから−１Ｖに立ち下げるときに０Ｖを介して駆動する場合がある。これを実現する構成例を、図１５のブロック図、図１６の回路図、図１７のタイミングチャートによって説明する。
図１５に示すように、半導体装置５には、負荷１５を有する回路１０（例えば分布定数回路）が備えられ、この回路１０を駆動する駆動回路２０が、上記回路の一端側に接続され、上記回路１０の他端には駆動回路２０の駆動信号を入力信号としてこの駆動回路２０の駆動を加速する補助駆動回路３０が接続されている。この補助駆動回路３０は、回路１０の負荷１５の信号遷移を監視するもので、論理閾値を持った論理からなるレベルセンス回路３１と、加速駆動した状態を一時的に記憶するフラグメモリ４０とを有するもので、レベルセンス回路３１とフラグメモリ４０の各出力を駆動の判定に用いて負荷１５を駆動するものである。また、駆動回路２０は、例えば論理回路２２を介してデコーダ２１が接続されている。
上記半導体装置５では、駆動回路２０によって遷移する分布定数回路の負荷１５の信号レベルを監視し、遷移が発生している場合は補助駆動回路３０で駆動を加速する。その際、フラグメモリ４０に駆動が発生したことを保持する。立下り駆動はフラグメモリ４０の状態で判定し、補助駆動回路３０が駆動する。立ち上がりと立下りの動作の順番は逆でもよい。
次に、補助駆動回路３０の回路例を図１６によって、また補助駆動回路３０の動作を図１７のタイミングチャートによって説明する。なお、図１７中の点線は補助駆動回路が無い場合を示す。
図１６および図１７に示すように、補助駆動回路３０は、前記図１、図９等で説明したものと同様である。分布定数回路の負荷の電圧ＳＩＧは、補助駆動回路がない場合と比較して、補助駆動回路３０を用いることで、立ち上がりがあるレベルを超えた時点、例えば論理閾値Ｖthを超えた時点で、電圧ＳＩＧの立ち上がりが加速され、駆動が加速される。そのときにフラグメモリ４０がその駆動状態を保持し、過渡電圧のドライバ４５に緩衝電圧を供給するＸＰmidにより中間電圧Ｖmidが供給される。オフ電圧であるＶssがＸＰlowにより供給されたタイミングで、フラグメモリ４０はリセットされ、レベルセンス回路３１が自動的に立下ってオフ状態となり、パルス駆動のシーケンスが終了する。図面のＦｌｇはフラグメモリ４０の出力電圧を示す。また、上記補助駆動回路３０は、負荷の立ち下げ時に一時的に所定電圧に保持した後、立ち下げる際の、中間電圧が供給される過渡電圧のドライバ４５を有する。
上記半導体装置５では、緩衝電位の供給が必要な信号線はその直前にＨｉｇｈレベルに遷移していることに注目し、補助駆動回路３０がＨｉｇｈレベル駆動を加速した場合にフラグメモリ４０を書き込み、次に緩衝電圧を供給すると判定する。緩衝電圧を介してＬｏｗレベル駆動を加速した場合にフラグメモリ４０はリセットされ、元の状態に戻る。すなわち、立ち上がりの論理閾値Ｖthを一つ設定することで立下りが起きる条件が自動的に設定されるので、立下りの論理閾値を設定する必要が無くなる。このように、両側駆動に近い駆動特性を実現しつつ、面積小型化による理収向上の効果が得られる。
次に、前記図１によって説明した半導体装置１による加速駆動の構成、および前記図２３、図２４によって説明した従来技術の両側駆動の構成、片側駆動の構成の各分布定数回路を駆動したシミュレーション結果を、図１８によって説明する。図１８では、縦軸に駆動時間を示し、横軸に分布定数回路における負荷の位置を示した。また各半導体装置の分布定数回路の負荷数は１０２４個とし、片側駆動の場合は分布定数回路の左側に駆動回路を配置し、両側駆動の場合は分布定数回路の両側に駆動回路を配置し、本発明の半導体装置（加速駆動）では分布定数回路の左側に駆動回路を配置し、分布定数回路の右側に補助駆動回路を接続した。また駆動トランジスタのサイズは全て同じとした。
図１８に示すように、片側駆動の半導体装置では、駆動回路から離れたところでの遅延時間が顕著に長くなるのに対して、補助駆動回路を用いたものは両側駆動に近い遅延特性を持ち、片側駆動に対して大幅に高速化している。また両側駆動に対しての回路面積削減効果については前述の通りである。このように、補助駆動回路を設けた構成は、回路規模を効率的に削減して、回路における遅延差を低減し高速化するのに、非常に有効である。
次に、本発明の半導体装置が固体撮像装置である構成例を図１９のブロック図および図２０の拡大図によって説明する。図１９では、一例として、ＭＯＳ型イメージセンサを示す。
図１９に示すように、半導体装置（固体撮像装置）６は、垂直方向（ｘ方向）および水平方向（ｙ方向）に画素５１がマトリックス状に２次元配置されている。上記画素行の各画素５１は制御信号線５２によって接続され、制御されている。
ＭＯＳ型イメージセンサは、光電変換素子を含む画素５１が行列状に２次元配置されてなる画素アレイ部５０と、その周辺回路として、制御信号線５２を駆動する駆動回路２０、駆動回路２０を制御する論理回路６１、垂直走査回路６２、タイミング発生回路（図示せず）、水平走査回路６３等を有し、上記制御信号線５２の論理回路６１が接続されている側とは反対側に、駆動信号を入力信号として駆動を加速する補助駆動回路３０が接続されている。上記制御信号線５２には、例えば、転送制御線１１２、リセット制御線１１３および選択制御線１１４がある。したがって、転送制御線１１２、リセット制御線１１３および選択制御線１１４のそれぞれに、補助駆動回路３０が接続されている。
上記構成では、垂直走査回路６２および論理回路６１によって選択された行を駆動回路２０が片側から駆動する。反対側には補助駆動回路３０が配置されているので、駆動回路２０によって駆動された行の制御信号線（水平信号線）５２の駆動を加速することができる。
また、画素アレイ部５０の画素５１の行列状配列に対して、列毎に出力信号線１１１が配線されている。さらに、画素２０の各々に、リセット電圧を供給するリセット線１１５が配線されている。
画素５１の回路構成の一例を図２０の拡大図によって説明する。本回路例に係る単位画素は、光電変換素子、例えばフォトダイオード５１１を備え、例えば転送トランジスタ５１２、リセットトランジスタ５１３、増幅トランジスタ５１４および選択トランジスタ５１５の４つのトランジスタを有する画素回路となっている。ここでは、転送トランジスタ５１２、リセットトランジスタ５１３、増幅トランジスタ５１４および選択トランジスタ５１５として、例えばＮチャネルのＭＯＳトランジスタを用いている。
転送トランジスタ５１２は、フォトダイオード５１１のカソード電極と電荷電圧変換部であるフローティングディフュージョン部５１６との間に接続され、フォトダイオード５１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）に転送パルスＴＲＧが与えられることによってフローティングディフュージョン部５１６に転送する。
リセットトランジスタ５１３は、リセット線１１５にドレイン電極が、フローティングディフュージョン部５１６にソース電極がそれぞれ接続され、フォトダイオード５１１からフローティングディフュージョン部５１６への信号電荷の転送に先立って、ゲート電極にリセットパルスＲＳＴが与えられることによってフローティングディフュージョン部５１６の電位をリセット電圧Ｖｒｓｔにリセットする。
増幅トランジスタ５１４は、フローティングディフュージョン部５１６にゲート電極が、画素電源Ｖｄｄにドレイン電極がそれぞれ接続され、リセットトランジスタ５１３によってリセットされた後のフローティングディフュージョン部５１６の電位をリセットレベルとして出力し、さらに転送トランジスタ５１２によって信号電荷が転送された後のフローティングディフュージョン部５１６の電位を信号レベルとして出力する。
選択トランジスタ５１５は、例えば、ドレイン電極が増幅トランジスタ５１４のソース電極に接続され、ソース電極が出力信号線１１１に接続され、ゲート電極に選択パルスＳＥＬが与えられることによってオン状態となり、画素５１を選択状態として増幅トランジスタ５１４から出力される信号を出力信号線１１１に出力する。なお、選択トランジスタ５１５については、画素電源Ｖｄｄと増幅トランジスタ５１４のドレイン電極との間に接続した構成を採ることも可能である。
また、図１９に戻り説明する。上記駆動回路２０は、画素アレイ部１１の読み出し行における各画素５１の信号を読み出す読み出し動作を行う構成となっている。
上記垂直走査回路６２は、シフトレジスタもしくはアドレスデコーダ等によって構成され、リセットパルスＲＳＴ、転送パルスＴＲＧおよび選択パルスＳＥＬ等を適宜発生することで、画素アレイ部１０の各画素５１を電子シャッタ行と読み出し行それぞれについて行単位で垂直方向（上下方向）に走査しつつ、電子シャッタ行に対してはその行の画素５１の信号掃き捨てを行うための電子シャッタ動作を行う。そして、駆動回路２０による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行う。
上記水平走査回路６３は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素アレイ部１０の画素列ごとに順に水平走査する。
上記半導体装置６（固体撮像装置）によれば、制御信号線５２の駆動回路２０とは反対側に補助駆動回路３０を設けたことにより、この補助駆動回路３０を設けた側の垂直走査回路、論理回路部を省略することができるので、回路面積削減の効果が得られるとともに、補助駆動回路３０による駆動速度の高速化、高速化水平信号線の遅延分布を均一化が達成でき、固体撮像装置の性能向上に寄与することができる。このような効果は、ＣＭＯＳイメージセンサだけでなく、ＣＣＤの水平信号線の駆動においても同様の構成で同様なる効果を得ることができる。
次に、本発明の半導体装置が記憶装置である構成例を図２１のブロック図によって説明する。図２１では、一例として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を示す。
図２１に示すように、半導体装置（記憶装置）７は、１トランジスタ、１キャパシタ型のメモリ素子を縦横にアレイ配置したもので、ワード選択回路７１によって選択されたワード選択線７２が駆動回路２０によって駆動され、所定の記憶素子７３にデータの書き込み動作もしくは読み出し動作を行う。
上記ワード選択線７２の駆動回路２０が接続されている反対側端には補助駆動回路３０を配置されている。この補助駆動回路３０は、例えば図４〜図６、図９等によって説明した構成の補助駆動回路を用いることができる。上記記憶素子７３は、ワード選択線７２がＭＯＳトランジスタ７４のゲートに接続され、このＭＯＳトランジスタの一方側にビット線７５が接続され、他方側にキャパシタ７６が接続されている。この記憶装置７では、補助駆動回路３０によってワード選択線７２の駆動が加速される。
書きこみ動作は、行を選択するワード選択線７２に電圧を与え、該当するビット線７５にデータを開放した後、行の選択でＭＯＳトランジスタ７４のゲートに電圧が与えられる。これによりＭＯＳトランジスタ７４のソース−ドレイン間が導通しているセルのキャパシタ７６に情報を記憶する。
読み出し動作は、まずビット線７５をプリチャージ電源ライン（図示せず）と同じ電圧にする。プリチャージ電源ラインの電圧はセンスアンプの閾値電圧に設定する。次に、プリチャージスイッチをオフにして、ビット線７５にプリチャージされた電圧をしばらくの間保持させる。そして、ワード選択線７２を選択して電圧を与える。これによりＭＯＳトランジスタ７４のソース-ドレイン間が導通し、キャパシタ７６の情報がビット線７５に開放される。ビット線７５にはプリチャージ電圧が存在しているので、キャパシタ７６に電荷がある場合には閾値電圧を超える電圧値になり、電荷が無い場合には閾値電圧を下回る電圧値になる。ここでセンスアンプの制御端子に電圧を印加して、センスアンプを作動させ、閾値電圧を基準にしてビット線７５の電圧値を「１」、「０」に該当する電圧に変える。このときメモリセルのキャパシタ７６には同じデータが再度記憶される。最後にカラム選択スイッチをオン状態にして、ビット線７５の情報を出力する。
上記半導体装置７（記憶装置）によれば、ワード選択線７２の駆動回路２０とは反対側に補助駆動回路３０を設けたので、この補助駆動回路３０を設けた側のワード選択回路７１を省略することができるため、回路面積削減の効果が得られる。それとともに、補助駆動回路３０による駆動速度の高速化、高速化水平信号線の遅延分布の均一化が達成できるので、記憶装置の読み出し速度や書き込み速度の向上に寄与することができる。
次に、本発明の半導体装置が記憶装置である構成例を図２２のブロック図によって説明する。図２２では、一例として、ダイナミック論理回路によるＰＬＡ（Programmable Logic Array）で構成された配列型論理回路を示す。
図２２に示すように、半導体装置（配列型論理回路）８は、ダイナミック論理回路によるＰＬＡ（Programmable Logic Array）である。駆動回路２０は駆動信号ＤＲＶＥによって無効時は出力を全てＬｏｗレベルとする。ＰＲＥ信号によりプリチャージした後、前段の論理回路２２からの入力が確定したら駆動回路２０の駆動信号ＤＲＶＥによって駆動回路２０を有効とする。補助駆動回路３０の有効化信号ＡＣＬＥにより補助駆動回路３０を有効とした場合、立ち上がり遷移を高速化することができる。
上記半導体装置（配列型論理回路）８によれば、配列型論理回路の駆動を高速化できる。特に論理演算の流れから両側駆動の構成とすることが一般に難しいため、分布定数回路である信号線を高速化するのに効果がある。
本発明の半導体装置では、ＣＭＯＳイメージセンサや電荷結合素子（ＣＣＤ）などの固体撮像装置、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、リードオンメモリ（ＲＯＭ）、不揮発性メモリなど記憶装置、プログラマブルアレイロジック（ＰＬＡ）など配列型論理回路をはじめとする、分布定数回路を負荷とする制御信号線の駆動回路の面積削減と高速化の両立が実現できる。
本発明に係る一実施の形態を示したブロック図である。 本発明の補助駆動回路の動作を示したタイミングチャートである。 （１）図は補助駆動回路の一構成例を示したブロック図であり、（２）図はその補助駆動回路のタイミングチャートである。 補助駆動回路の一構成例を示したブロック図である。 補助駆動回路の一構成例を示したブロック図である。 補助駆動回路の一構成例を示したブロック図である。 （１）図は補助駆動回路の一構成例を示したブロック図であり、（２）図はその補助駆動回路の立ち上がりのタイミングチャートである。 （１）図は補助駆動回路の一構成例を示したブロック図であり、（２）図はその補助駆動回路の立下りのタイミングチャートである。 補助駆動回路の一構成例を示したブロック図である。 本発明に係る一実施の形態を示したブロック図である。 図１１の補助駆動回路の動作を示したタイミングチャートである。 本発明に係る一実施の形態を示したブロック図およびその補助駆動回路の動作を示したタイミングチャートである。 本発明に係る一実施の形態を示したブロック図およびその補助駆動回路の動作を示したタイミングチャートである。 本発明に係る一実施の形態を示したブロック図およびその補助駆動回路の動作を示したタイミングチャート図である。 本発明に係る一実施の形態を示したブロック図である。 図１５の構成の要部を示した回路図である。 図１５の補助駆動回路の動作を示したタイミングチャートである。 本発明と従来技術における分布定数回路の負荷の位置と駆動時間との関係図である。 本発明の半導体装置を固体撮像装置に適用した一例を示したブロック図である。 画素部の一例を示した回路図である。 本発明の半導体装置を記憶装置に適用した一例を示したブロック図である。 本発明の半導体装置を配列型論理回路に適用した一例を示したブロック図である。 従来技術の両側駆動の構成を示したブロック図である。 従来技術の片側駆動の構成を示したブロック図である。
符号の説明
１…半導体装置、１０…回路、２０…駆動回路、３０…補助駆動回路

Claims (11)

  1. 遅延を有する被駆動回路と、
    複数の駆動電圧が切り替えられる駆動信号により前記被駆動回路を駆動する駆動回路と、
    前記駆動信号を入力し、前記駆動回路が前記駆動電圧を切り替えることにより前記駆動信号に対して行う複数の駆動のうち、入力される有効化信号に応じて選択される１つ以上の駆動を加速する補助駆動回路と
    を有する半導体装置。
  2. 前記駆動回路は、複数の駆動制御信号に基づいて前記複数の駆動電圧を切り替えて前記被駆動回路に供給し、
    前記有効化信号は、加速する駆動に対応する１つ以上の前記駆動制御信号に同期した複数の信号である
    請求項１記載の半導体装置。
  3. 前記補助駆動回路は、
    前記駆動信号のレベル変化を論理閾値を用いて検出するレベルセンス回路と、
    前記レベルセンス回路の出力と前記有効化信号とに基づいて前記駆動の加速動作を行う補助動作回路と
    を有する請求項１または２記載の半導体装置。
  4. 前記補助駆動回路は、
    異なる論理閾値を有する複数のレベルセンス回路と、
    対応する前記レベルセンス回路の出力と前記有効化信号とに基づいて、該有効化信号により選択される複数の駆動の加速動作を行う複数の補助動作回路と
    を有する請求項１または２記載の半導体装置。
  5. 前記複数のレベルセンス回路の複数の前記論理閾値は、立ち上がり駆動の閾値が、立下り駆動の閾値よりも低い
    請求項４記載の半導体装置。
  6. 前記複数のレベルセンス回路が有する複数の前記論理閾値の各々が、切り替え前後の２つの駆動電圧の間に設定されている
    請求項４または５記載の半導体装置。
  7. 前記被駆動回路の任意の地点に、一つもしくは複数の前記補助駆動回路を有する
    請求項１〜６の何れかに記載の半導体装置。
  8. 前記補助駆動回路は、
    前記被駆動回路の回路負荷の信号遷移を監視するレベルセンス回路と、
    前記加速駆動した状態を一時的に記憶するフラグメモリと
    を有し、
    前記レベルセンス回路と前記フラグメモリの各出力を駆動の判定に用いて前記被駆動回路の負荷を駆動する
    請求項１に記載の半導体装置。
  9. 前記補助駆動回路を有する固体撮像装置である
    請求項１〜８の何れかに記載の半導体装置。
  10. 前記補助駆動回路を有する記憶装置である
    請求項１〜８の何れかに記載の半導体装置。
  11. 前記補助駆動回路を有する配列型論理回路である
    請求項１〜８の何れかに記載の半導体装置。
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