JP2002353312A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】半導体集積回路内のクリティカルパスに占める
配線抵抗に起因する遅延時間の割合を低減し、クリティ
カルパスの高速化を図ると共に半導体集積回路装置の動
作速度を向上すること。 【解決手段】ドライバ回路１００と、ドライバ回路１０
０に接続する第一の長距離配線１０４と、第一の長距離
配線１０４全線に亘って分布して接続される複数のゲー
ト回路１０３を有し、ドライバ回路１００の出力信号を
第一の長距離配線１０４を介して複数のゲート回路１０
３で受信するようにした半導体集積回路装置において、
ドライバ回路１００の入力端子と第一の長距離配線１０
４の末端に接続されるゲート回路１０３の入力端子近傍
のノード１０５を、第二の長距離配線１０６および高速
化回路１０７で接続する。
配線抵抗に起因する遅延時間の割合を低減し、クリティ
カルパスの高速化を図ると共に半導体集積回路装置の動
作速度を向上すること。 【解決手段】ドライバ回路１００と、ドライバ回路１０
０に接続する第一の長距離配線１０４と、第一の長距離
配線１０４全線に亘って分布して接続される複数のゲー
ト回路１０３を有し、ドライバ回路１００の出力信号を
第一の長距離配線１０４を介して複数のゲート回路１０
３で受信するようにした半導体集積回路装置において、
ドライバ回路１００の入力端子と第一の長距離配線１０
４の末端に接続されるゲート回路１０３の入力端子近傍
のノード１０５を、第二の長距離配線１０６および高速
化回路１０７で接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特にチップサイズの大型化と配線の微細化が
進んだ半導体集積回路装置において、クリティカルパス
の遅延時間に占める配線遅延の割合を低減し、動作速度
の向上を図るのに適した回路構成に関する。
置に関し、特にチップサイズの大型化と配線の微細化が
進んだ半導体集積回路装置において、クリティカルパス
の遅延時間に占める配線遅延の割合を低減し、動作速度
の向上を図るのに適した回路構成に関する。
【０００２】
【従来の技術】従来、半導体集積回路装置における長距
離配線を含むクリティカルパスにおいて、その動作の高
速化の手法としては、（ａ）ゲート回路の負荷駆動力の
向上、（ｂ）長距離配線の太幅化、（ｃ）ゲート回路の
多重化による出力負荷分散、などがあった。クリティカ
ルパスに占める配線遅延の割合がゲート回路の遅延時間
に比べて小さい場合には、前記した（ａ）〜（ｃ）のよ
うな高速化手法で効果があった。
離配線を含むクリティカルパスにおいて、その動作の高
速化の手法としては、（ａ）ゲート回路の負荷駆動力の
向上、（ｂ）長距離配線の太幅化、（ｃ）ゲート回路の
多重化による出力負荷分散、などがあった。クリティカ
ルパスに占める配線遅延の割合がゲート回路の遅延時間
に比べて小さい場合には、前記した（ａ）〜（ｃ）のよ
うな高速化手法で効果があった。
【０００３】
【発明が解決しようとする課題】しかし、半導体集積回
路の大型化と微細化が進み、クリティカルパスに占める
配線遅延の割合がゲート回路の遅延時間に比べて大きい
長距離配線多ファンアウトを一括で駆動するゲート回路
方式においては、その出力負荷が大きくその出力波形が
鈍り、さらに長距離配線通過後は配線のＲＣ時定数によ
り波形鈍りが大きくなってしまうので、前記した（ａ）
〜（ｃ）のような高速化手法の効果は小さくなってい
る。その理由を以下詳細に述べる。
路の大型化と微細化が進み、クリティカルパスに占める
配線遅延の割合がゲート回路の遅延時間に比べて大きい
長距離配線多ファンアウトを一括で駆動するゲート回路
方式においては、その出力負荷が大きくその出力波形が
鈍り、さらに長距離配線通過後は配線のＲＣ時定数によ
り波形鈍りが大きくなってしまうので、前記した（ａ）
〜（ｃ）のような高速化手法の効果は小さくなってい
る。その理由を以下詳細に述べる。
【０００４】（ａ）は、ゲート回路の負荷駆動トランジ
スタの動作抵抗に比べ配線抵抗が十分小さい場合は効果
があったが、チップサイズの大型化と配線の微細化に伴
ってゲート回路の負荷駆動トランジスタの動作抵抗に比
べ配線抵抗が無視できなくなってきており、効果があが
らなくなってきている。それ故、（ａ）は容量性負荷に
は効果が上がっても配線抵抗などの抵抗性負荷にはさほ
ど効果が上がらない。（ｂ）は（ａ）と併せて用いられ
ることが多い。即ち（ｂ）によって配線幅を広くして配
線抵抗を小さくすると負荷の容量成分が大きくなってく
るので、（ａ）を併せ用いて長距離配線をドライブする
ゲート回路の高速化を図るものである。しかし、配線幅
を太くすると配線抵抗は小さくなるが逆に配線容量は大
きくなってしまうので、配線遅延時間が配線抵抗と配線
容量の積で近似できることから配線遅延自体の改善効果
は小さい。更に、（ａ）においても面積的オーバーヘッ
ドあるいは消費電力などの観点から限界があり、高速化
の効果も十分なものでなくなってきている。（ｃ）や、
それに類似して長距離配線の途中に中継バッファを挿入
して高速化を図る手法もあるが、信号の極性を合わせる
ためにインバータを２段挿入する必要が生じるし、やは
り面積的な問題などから全てのケースについて高速化す
ることは不可能である。
スタの動作抵抗に比べ配線抵抗が十分小さい場合は効果
があったが、チップサイズの大型化と配線の微細化に伴
ってゲート回路の負荷駆動トランジスタの動作抵抗に比
べ配線抵抗が無視できなくなってきており、効果があが
らなくなってきている。それ故、（ａ）は容量性負荷に
は効果が上がっても配線抵抗などの抵抗性負荷にはさほ
ど効果が上がらない。（ｂ）は（ａ）と併せて用いられ
ることが多い。即ち（ｂ）によって配線幅を広くして配
線抵抗を小さくすると負荷の容量成分が大きくなってく
るので、（ａ）を併せ用いて長距離配線をドライブする
ゲート回路の高速化を図るものである。しかし、配線幅
を太くすると配線抵抗は小さくなるが逆に配線容量は大
きくなってしまうので、配線遅延時間が配線抵抗と配線
容量の積で近似できることから配線遅延自体の改善効果
は小さい。更に、（ａ）においても面積的オーバーヘッ
ドあるいは消費電力などの観点から限界があり、高速化
の効果も十分なものでなくなってきている。（ｃ）や、
それに類似して長距離配線の途中に中継バッファを挿入
して高速化を図る手法もあるが、信号の極性を合わせる
ためにインバータを２段挿入する必要が生じるし、やは
り面積的な問題などから全てのケースについて高速化す
ることは不可能である。
【０００５】以上述べたように、長距離配線による配線
遅延の増大、それによる長距離配線末端付近のゲート回
路を通過するパスがクリティカルパスとなってしまう等
の問題は半導体集積回路の微細化と相反するものであ
り、今後ますます重要な課題となっていく。
遅延の増大、それによる長距離配線末端付近のゲート回
路を通過するパスがクリティカルパスとなってしまう等
の問題は半導体集積回路の微細化と相反するものであ
り、今後ますます重要な課題となっていく。
【０００６】本発明の目的は、面積的なオーバーヘッド
を抑えつつ、半導体集積回路内のクリティカルパスに占
める配線抵抗に起因する遅延時間の割合を低減し、クリ
ティカルパスの高速化を図ると共に半導体集積回路装置
の動作速度を向上することにある。
を抑えつつ、半導体集積回路内のクリティカルパスに占
める配線抵抗に起因する遅延時間の割合を低減し、クリ
ティカルパスの高速化を図ると共に半導体集積回路装置
の動作速度を向上することにある。
【０００７】
【課題を解決するための手段】本発明は，上記の課題を
解決するために次のような手段を採用した。
解決するために次のような手段を採用した。
【０００８】ドライバ回路１００と、ドライバ回路１０
０に接続する第一の長距離配線１０４と、第一の長距離
配線１０４全線に亘って分布して接続される複数のゲー
ト回路１０３を有し、ドライバ回路１００の出力信号を
第一の長距離配線１０４を介して複数のゲート回路１０
３で受信するようにした半導体集積回路装置において、
ドライバ回路１００の入力端子と第一の長距離配線１０
４の末端に接続されるゲート回路１０３の入力端子近傍
のノード１０５を、第二の長距離配線１０６および高速
化回路１０７で接続する。
０に接続する第一の長距離配線１０４と、第一の長距離
配線１０４全線に亘って分布して接続される複数のゲー
ト回路１０３を有し、ドライバ回路１００の出力信号を
第一の長距離配線１０４を介して複数のゲート回路１０
３で受信するようにした半導体集積回路装置において、
ドライバ回路１００の入力端子と第一の長距離配線１０
４の末端に接続されるゲート回路１０３の入力端子近傍
のノード１０５を、第二の長距離配線１０６および高速
化回路１０７で接続する。
【０００９】
【発明の実施の形態】以下、本発明の半導体集積回路装
置の実施例を図面を用いて説明する。図中、同一或いは
等価な部分には同一番号を付す。
置の実施例を図面を用いて説明する。図中、同一或いは
等価な部分には同一番号を付す。
【００１０】図１に、本発明の半導体集積回路装置の第
１の実施例を示す。図中、ＶＩＮは入力信号、１００は
ＣＭＯＳインバータ１０１で構成されたドライバ回路、
１０４は第一の長距離配線、１０３は第一の長距離配線
１０４に略等間隔で接続された複数の次段のゲート回
路、１０６は第二の長距離配線、１０７はＰＭＯＳトラ
ンジスタ１０８で構成された高速化回路である。本構成
の特徴は、例えば、メモリのワード線駆動方式などのよ
うな、あるドライバで数多くのファンアウトや長距離配
線を一括駆動するドライブ方式、即ち、第一の長距離配
線１０４と複数のゲート回路１０３をドライブするドラ
イバ回路１００のような構成において、ドライバ回路１
００の入力と第一の長距離配線１０４の末端のノード１
０５（ＣＭＯＳインバータ１０１の出力ノード１０２か
ら見て、物理的に最遠端に配置されるゲート回路１０３
の入力端子近傍のノード１０５）を、第二の長距離配線
１０６と高速化回路１０７でバイパスしたことにある。
１の実施例を示す。図中、ＶＩＮは入力信号、１００は
ＣＭＯＳインバータ１０１で構成されたドライバ回路、
１０４は第一の長距離配線、１０３は第一の長距離配線
１０４に略等間隔で接続された複数の次段のゲート回
路、１０６は第二の長距離配線、１０７はＰＭＯＳトラ
ンジスタ１０８で構成された高速化回路である。本構成
の特徴は、例えば、メモリのワード線駆動方式などのよ
うな、あるドライバで数多くのファンアウトや長距離配
線を一括駆動するドライブ方式、即ち、第一の長距離配
線１０４と複数のゲート回路１０３をドライブするドラ
イバ回路１００のような構成において、ドライバ回路１
００の入力と第一の長距離配線１０４の末端のノード１
０５（ＣＭＯＳインバータ１０１の出力ノード１０２か
ら見て、物理的に最遠端に配置されるゲート回路１０３
の入力端子近傍のノード１０５）を、第二の長距離配線
１０６と高速化回路１０７でバイパスしたことにある。
【００１１】次に回路動作について説明する。入力信号
ＶＩＮがハイレベルからロウレベルに変化すると、ＣＭ
ＯＳインバータ１０１の出力ノード１０２はロウからハ
イへと変化し、またノード１０５も同様にロウからハイ
へと変化をする。この時、ノード１０２の信号変化がノ
ード１０５へ伝播する時間（配線遅延時間）は、長距離
配線１０４の配線抵抗と、長距離配線１０４上に形成さ
れる全キャパシタンス（長距離配線１０４の配線容量と
ＣＭＯＳインバータ１０１のファンアウトである複数の
ゲート回路１０３の入力容量の総和）との積で近似でき
る。一方、入力信号ＶＩＮのハイからロウへの変化によ
り、第二の長距離配線１０６を介した高速化回路１０７
の入力ノード１０９もハイからロウへと変化する。そし
て、ＰＭＯＳトランジスタ１０８がオンし、ノード１０
５の電位を前記ＣＭＯＳインバータ１０１のドライブと
同様にハイへと引き上げる。等しい長さの第一の長距離
配線１０４と第二の長距離配線１０６において、配線に
ファンアウトとして接続されるゲート回路１０３が無い
分だけ、第二の長距離配線１０６の配線遅延時間は第一
の長距離配線１０４の配線遅延時間よりもはるかに短
い。よって、入力信号ＶＩＮがハイからロウへ変化した
際に、ノード１０９のハイからロウへの信号変化開始時
刻は、ＣＭＯＳインバータ１０１のドライブによりその
出力信号が第一の長距離配線１０４を伝播して変化する
ノード１０５の信号変化開始時刻よりもずっと早いの
で、高速化回路１０７により、ノード１０５は第一の長
距離配線１０４を通過してくる信号の到着を待つことな
く、それよりも早い時間から信号の変化を開始すること
が可能となる。入力信号ＶＩＮがロウレベルからハイレ
ベルに変化する場合は、高速化回路１０７内のＰＭＯＳ
トランジスタ１０８はカットオフするので、ノード１０
５の電位はＣＭＯＳインバータ１０１によってのみ駆動
され第一の長距離配線１０４を介してハイからロウへ引
き下げられることになる。
ＶＩＮがハイレベルからロウレベルに変化すると、ＣＭ
ＯＳインバータ１０１の出力ノード１０２はロウからハ
イへと変化し、またノード１０５も同様にロウからハイ
へと変化をする。この時、ノード１０２の信号変化がノ
ード１０５へ伝播する時間（配線遅延時間）は、長距離
配線１０４の配線抵抗と、長距離配線１０４上に形成さ
れる全キャパシタンス（長距離配線１０４の配線容量と
ＣＭＯＳインバータ１０１のファンアウトである複数の
ゲート回路１０３の入力容量の総和）との積で近似でき
る。一方、入力信号ＶＩＮのハイからロウへの変化によ
り、第二の長距離配線１０６を介した高速化回路１０７
の入力ノード１０９もハイからロウへと変化する。そし
て、ＰＭＯＳトランジスタ１０８がオンし、ノード１０
５の電位を前記ＣＭＯＳインバータ１０１のドライブと
同様にハイへと引き上げる。等しい長さの第一の長距離
配線１０４と第二の長距離配線１０６において、配線に
ファンアウトとして接続されるゲート回路１０３が無い
分だけ、第二の長距離配線１０６の配線遅延時間は第一
の長距離配線１０４の配線遅延時間よりもはるかに短
い。よって、入力信号ＶＩＮがハイからロウへ変化した
際に、ノード１０９のハイからロウへの信号変化開始時
刻は、ＣＭＯＳインバータ１０１のドライブによりその
出力信号が第一の長距離配線１０４を伝播して変化する
ノード１０５の信号変化開始時刻よりもずっと早いの
で、高速化回路１０７により、ノード１０５は第一の長
距離配線１０４を通過してくる信号の到着を待つことな
く、それよりも早い時間から信号の変化を開始すること
が可能となる。入力信号ＶＩＮがロウレベルからハイレ
ベルに変化する場合は、高速化回路１０７内のＰＭＯＳ
トランジスタ１０８はカットオフするので、ノード１０
５の電位はＣＭＯＳインバータ１０１によってのみ駆動
され第一の長距離配線１０４を介してハイからロウへ引
き下げられることになる。
【００１２】図２に、本発明の第２の実施例を示す。
【００１３】本実施例は、前記第１実施例で述べた高速
化回路１０７をＰＭＯＳトランジスタ１０８に代えてＮ
ＭＯＳトランジスタ１１０で実現したものである。そし
て、前記第１実施例の回路動作と同じにするべく、極性
合わせのために第二の長距離配線１０６の入力側にバッ
ファ回路１１１を設けたものである。他の構成は全て前
記第１実施例と同様である。本構成とすることで、前述
した第１の実施例と同様の効果を得ることができる。な
お、第１の実施例では第一の長距離配線１０４と第二の
長距離配線１０６の電位の極性が逆であるので両長距離
配線の間にクロストークが生じる恐れがあるが、本構成
では極性が同じであるので、両長距離配線の間にクロス
トークが生じないという効果もある。
化回路１０７をＰＭＯＳトランジスタ１０８に代えてＮ
ＭＯＳトランジスタ１１０で実現したものである。そし
て、前記第１実施例の回路動作と同じにするべく、極性
合わせのために第二の長距離配線１０６の入力側にバッ
ファ回路１１１を設けたものである。他の構成は全て前
記第１実施例と同様である。本構成とすることで、前述
した第１の実施例と同様の効果を得ることができる。な
お、第１の実施例では第一の長距離配線１０４と第二の
長距離配線１０６の電位の極性が逆であるので両長距離
配線の間にクロストークが生じる恐れがあるが、本構成
では極性が同じであるので、両長距離配線の間にクロス
トークが生じないという効果もある。
【００１４】図３に、本発明の第３の実施例を示す。
【００１５】第１の実施例（図１）では、ＣＭＯＳイン
バータ１０１の出力ノード１０２から見て、物理的に最
遠端に配置されたゲート回路１０３の入力端子近傍のノ
ード１０５に高速化回路１０７を設けることにより信号
変化を加速している。しかし、第１の実施例のようにし
た場合は、第一の長距離配線１０４の途中の位置付近に
配置されるゲート回路１０３の入力端子近傍のノードを
通るパスがクリティカルパスとなる。そこで、そのゲー
ト回路１０３付近のノード１１２の位置に高速化回路１
０７を追加挿入することで、第１の実施例以上の高速化
を達成することができる。その実施例が、図３に示した
本発明の第３の実施例である。
バータ１０１の出力ノード１０２から見て、物理的に最
遠端に配置されたゲート回路１０３の入力端子近傍のノ
ード１０５に高速化回路１０７を設けることにより信号
変化を加速している。しかし、第１の実施例のようにし
た場合は、第一の長距離配線１０４の途中の位置付近に
配置されるゲート回路１０３の入力端子近傍のノードを
通るパスがクリティカルパスとなる。そこで、そのゲー
ト回路１０３付近のノード１１２の位置に高速化回路１
０７を追加挿入することで、第１の実施例以上の高速化
を達成することができる。その実施例が、図３に示した
本発明の第３の実施例である。
【００１６】本実施例では、高速化回路１０７の追加挿
入位置は第一の長距離配線１０４の途中１箇所である
が、更に複数個追加挿入することで、より一層の配線遅
延時間の低減が達成できる。これは何箇所であっても良
い。ドライバ回路１００のファンアウト数、ドライバ回
路１００の出力に接続される配線の幅などを考慮して、
配線遅延時間を最短にすべく、挿入箇所あるいは高速化
回路１０７のサイズなどを選定すればよい。本実施例の
効果は、容易な手段で選択的にクリティカルパスを高速
化できる効果も持つ。
入位置は第一の長距離配線１０４の途中１箇所である
が、更に複数個追加挿入することで、より一層の配線遅
延時間の低減が達成できる。これは何箇所であっても良
い。ドライバ回路１００のファンアウト数、ドライバ回
路１００の出力に接続される配線の幅などを考慮して、
配線遅延時間を最短にすべく、挿入箇所あるいは高速化
回路１０７のサイズなどを選定すればよい。本実施例の
効果は、容易な手段で選択的にクリティカルパスを高速
化できる効果も持つ。
【００１７】図４に、本発明の第１の適用例を示す。
【００１８】本適用例は、前記第３の実施例をクロック
の分配方式に適用するべく、入力信号ＶＩＮとしてクロ
ック入力信号ＶＣＫを、ドライバ回路１００としてクロ
ックドライバを、ゲート回路１０３としてフリップフロ
ップ回路２０３を採用したものである。本適用例では、
クロックドライバ回路１００の入力と、クロックドライ
バ回路１００（ＣＭＯＳインバータ１０１）の出力から
見て最遠端及び中間付近にあるフリップフロップ回路２
０３のクロック入力端子ＣＫを、高速化回路（インバー
タ回路）１０７で接続してある様子が示されている。
の分配方式に適用するべく、入力信号ＶＩＮとしてクロ
ック入力信号ＶＣＫを、ドライバ回路１００としてクロ
ックドライバを、ゲート回路１０３としてフリップフロ
ップ回路２０３を採用したものである。本適用例では、
クロックドライバ回路１００の入力と、クロックドライ
バ回路１００（ＣＭＯＳインバータ１０１）の出力から
見て最遠端及び中間付近にあるフリップフロップ回路２
０３のクロック入力端子ＣＫを、高速化回路（インバー
タ回路）１０７で接続してある様子が示されている。
【００１９】図５に、本発明の第４の実施例を示す。
【００２０】基本構成は第１の実施例（図１）と同じで
あるが、ドライバ回路１００の入力と第二の長距離配線
１０６の入力側端部との間にバッファ回路２００および
２０１を設けた点が異なる。第１の実施例の回路構成に
おいて、ドライバ回路１００の前段に設けられる駆動回
路（入力信号ＶＩＮを出力する回路）が駆動する負荷と
しては、ＣＭＯＳインバータ１０１の入力容量と第二の
長距離配線１０６の配線容量および抵抗がある。この第
二の長距離配線１０６の分の負荷によって、前記駆動回
路からの入力信号ＶＩＮの遅延が著しく大きくなり高速
化の効果が打ち消されるような場合は、本実施例は非常
に有効である。即ち、バッファ回路２００のＭＯＳ寸法
をできるだけ小さく選び（バッファ回路２０１の寸法は
それよりも大きく選ぶ）第二の長距離配線１０６の分の
負荷を小さくすることにより、前記入力信号ＶＩＮの遅
延を悪化させることなくバッファ回路２０１により、第
二の長距離配線１０６と高速化回路１０７を高速にドラ
イブすることができる。バッファ回路２段分のディレイ
オーバーヘッドはあるものの、素子デバイスや電源電
圧、プロセス、あるいはバッファ回路や高速化回路の素
子サイズのチューニングなどによって、前記第１実施例
での高速化分よりもさらに大きい効果を得ることが可能
である。回路動作については前記第１実施例と同等であ
るので、ここでは省略する。
あるが、ドライバ回路１００の入力と第二の長距離配線
１０６の入力側端部との間にバッファ回路２００および
２０１を設けた点が異なる。第１の実施例の回路構成に
おいて、ドライバ回路１００の前段に設けられる駆動回
路（入力信号ＶＩＮを出力する回路）が駆動する負荷と
しては、ＣＭＯＳインバータ１０１の入力容量と第二の
長距離配線１０６の配線容量および抵抗がある。この第
二の長距離配線１０６の分の負荷によって、前記駆動回
路からの入力信号ＶＩＮの遅延が著しく大きくなり高速
化の効果が打ち消されるような場合は、本実施例は非常
に有効である。即ち、バッファ回路２００のＭＯＳ寸法
をできるだけ小さく選び（バッファ回路２０１の寸法は
それよりも大きく選ぶ）第二の長距離配線１０６の分の
負荷を小さくすることにより、前記入力信号ＶＩＮの遅
延を悪化させることなくバッファ回路２０１により、第
二の長距離配線１０６と高速化回路１０７を高速にドラ
イブすることができる。バッファ回路２段分のディレイ
オーバーヘッドはあるものの、素子デバイスや電源電
圧、プロセス、あるいはバッファ回路や高速化回路の素
子サイズのチューニングなどによって、前記第１実施例
での高速化分よりもさらに大きい効果を得ることが可能
である。回路動作については前記第１実施例と同等であ
るので、ここでは省略する。
【００２１】以上述べた第１〜第４の実施例の、ドライ
バで数多くのファンアウトや長距離配線を一括駆動する
ドライブ方式としては、複数のフリップフロップを駆動
するクロックドライバを有するクロック分配（前記第１
の適用例）や、メモリのワード線駆動方式（後で述べる
第２の適用例）や、複数のセレクタ回路の制御線を駆動
するドライバを含めたパスなどがある。何れの形態にお
いても、第１〜第４の実施例により前述したような効果
を得ることができ、動作速度の向上を図ることができ
る。
バで数多くのファンアウトや長距離配線を一括駆動する
ドライブ方式としては、複数のフリップフロップを駆動
するクロックドライバを有するクロック分配（前記第１
の適用例）や、メモリのワード線駆動方式（後で述べる
第２の適用例）や、複数のセレクタ回路の制御線を駆動
するドライバを含めたパスなどがある。何れの形態にお
いても、第１〜第４の実施例により前述したような効果
を得ることができ、動作速度の向上を図ることができ
る。
【００２２】図６に、本発明の第５の実施例を示す。
【００２３】本実施例は、前記第４実施例（図５）で述
べた回路構成において、バッファ回路２０１を第二の長
距離配線１０６の後に設けたものである。即ち、バッフ
ァ回路２０１により、第二の長距離配線１０６を通過し
た電圧波形をいったん波形整形して高速化回路１０７へ
渡すことにより、ＰＭＯＳトランジスタ１０８の応答性
を向上させたものである。よって、ノード１０５の電圧
応答も速くなり、長距離配線１０４の配線遅延のより一
層の低減が期待できる。
べた回路構成において、バッファ回路２０１を第二の長
距離配線１０６の後に設けたものである。即ち、バッフ
ァ回路２０１により、第二の長距離配線１０６を通過し
た電圧波形をいったん波形整形して高速化回路１０７へ
渡すことにより、ＰＭＯＳトランジスタ１０８の応答性
を向上させたものである。よって、ノード１０５の電圧
応答も速くなり、長距離配線１０４の配線遅延のより一
層の低減が期待できる。
【００２４】図７に、本発明の第２の適用例を示す。
【００２５】本適用例は、前記第４の実施例（図５）
を、メモリのワード線ドライブ方式に適用したものであ
る。回路構成は第４の実施例と全く同じであり、ゲート
回路１０３としてメモリセル３０３を、第一の長距離配
線１０４としてワード線ＷＬを、第二の長距離配線１０
６としてサブワード線を用いて構成されている。メモリ
セル３０３は、入力信号ＶＩＮがハイからロウに遷移し
ワード線ＷＬ１０４がロウからハイに遷移した時、活性
化されてデータの読み出し或いは書き込みを行い（ワー
ド線選択状態）、逆にワード線ＷＬ１０４がハイからロ
ウに遷移した時メモリセルは非活性化されてデータの読
み出し或いは書き込みは行わない（ワード線非選択状
態）。
を、メモリのワード線ドライブ方式に適用したものであ
る。回路構成は第４の実施例と全く同じであり、ゲート
回路１０３としてメモリセル３０３を、第一の長距離配
線１０４としてワード線ＷＬを、第二の長距離配線１０
６としてサブワード線を用いて構成されている。メモリ
セル３０３は、入力信号ＶＩＮがハイからロウに遷移し
ワード線ＷＬ１０４がロウからハイに遷移した時、活性
化されてデータの読み出し或いは書き込みを行い（ワー
ド線選択状態）、逆にワード線ＷＬ１０４がハイからロ
ウに遷移した時メモリセルは非活性化されてデータの読
み出し或いは書き込みは行わない（ワード線非選択状
態）。
【００２６】次に、回路動作について図８のタイミング
チャートを用いて説明する。図中、ノード１０５の動作
波形を二つ示しているが、点線で示してあるほうはバッ
ファ回路２００および２０１、サブワード線１０６、Ｐ
ＭＯＳトランジスタ１０８から成るバイパス回路を設け
ない場合のものである。ワード線ＷＬの選択を行う図示
しないデコード回路からの入力信号ＶＩＮ（ワード線選
択信号）がワード線ドライバ１００に伝播してきて、入
力信号ＶＩＮがハイからロウへ遷移する（ワード線選択
状態）と、ワード線ドライバ１００の出力ノード１０２
はロウからハイに遷移する。そして、ワード線ドライバ
１００から見て一番遠くのビットにあるメモリセル３０
３の入力端子近傍のノード１０５も、ワード線１０４の
配線遅延時間を経て、ロウからハイに遷移する。点線で
示してあるほうの波形を見ると、立ち上がりが随分鈍っ
ている様子が示されてある。よって、これを受けるメモ
リセル３０３の応答は遅くなり、ワード線の配線遅延時
間も大きい。次に実線のほうのノード１０５の波形で
は、入力信号ＶＩＮがハイからロウへ遷移したことで、
バッファ回路２００および２０１、サブワード線１０６
を介したノード１０９も同様にハイからロウへ遷移す
る。そして、ＰＭＯＳトランジスタ１０８がオンする。
等しい長さのワード線１０４とサブワード線１０６にお
いて、ビット数分だけファンアウトとして接続されるメ
モリセル３０３が無い分だけ、サブワード線１０６の配
線遅延時間はワード線１０４のそれよりもはるかに短
い。バッファ回路２００および２０１と、ＰＭＯＳトラ
ンジスタ１０８の素子サイズのチューニングにより、ノ
ード１０５の電圧波形は図中点線の波形に比較して早い
時刻から立ち上がりを開始し、またＰＭＯＳトランジス
タ１０８により直接駆動されるので、ノード１０２の立
ち上がり波形のごとく、図中点線の波形に比較して急峻
な立ち上がり波形となる。従って、ワード線ＷＬの選択
状態においてメモリセル３０３の読み出し時間が高速に
なり、ワード線ＷＬの配線遅延時間も大幅に低減され
る。入力信号ＶＩＮがロウからハイへ遷移する（ワード
線非選択状態）とワード線ドライバ１００の出力ノード
１０２はハイからロウに遷移する。そしてメモリセル３
０３は非活性化されてデータの読み出しは行われない。
この場合は、ＰＭＯＳトランジスタ１０８はカットオフ
され、ノード１０５の立ち下がり波形は図中点線および
実線部ともに同じである。
チャートを用いて説明する。図中、ノード１０５の動作
波形を二つ示しているが、点線で示してあるほうはバッ
ファ回路２００および２０１、サブワード線１０６、Ｐ
ＭＯＳトランジスタ１０８から成るバイパス回路を設け
ない場合のものである。ワード線ＷＬの選択を行う図示
しないデコード回路からの入力信号ＶＩＮ（ワード線選
択信号）がワード線ドライバ１００に伝播してきて、入
力信号ＶＩＮがハイからロウへ遷移する（ワード線選択
状態）と、ワード線ドライバ１００の出力ノード１０２
はロウからハイに遷移する。そして、ワード線ドライバ
１００から見て一番遠くのビットにあるメモリセル３０
３の入力端子近傍のノード１０５も、ワード線１０４の
配線遅延時間を経て、ロウからハイに遷移する。点線で
示してあるほうの波形を見ると、立ち上がりが随分鈍っ
ている様子が示されてある。よって、これを受けるメモ
リセル３０３の応答は遅くなり、ワード線の配線遅延時
間も大きい。次に実線のほうのノード１０５の波形で
は、入力信号ＶＩＮがハイからロウへ遷移したことで、
バッファ回路２００および２０１、サブワード線１０６
を介したノード１０９も同様にハイからロウへ遷移す
る。そして、ＰＭＯＳトランジスタ１０８がオンする。
等しい長さのワード線１０４とサブワード線１０６にお
いて、ビット数分だけファンアウトとして接続されるメ
モリセル３０３が無い分だけ、サブワード線１０６の配
線遅延時間はワード線１０４のそれよりもはるかに短
い。バッファ回路２００および２０１と、ＰＭＯＳトラ
ンジスタ１０８の素子サイズのチューニングにより、ノ
ード１０５の電圧波形は図中点線の波形に比較して早い
時刻から立ち上がりを開始し、またＰＭＯＳトランジス
タ１０８により直接駆動されるので、ノード１０２の立
ち上がり波形のごとく、図中点線の波形に比較して急峻
な立ち上がり波形となる。従って、ワード線ＷＬの選択
状態においてメモリセル３０３の読み出し時間が高速に
なり、ワード線ＷＬの配線遅延時間も大幅に低減され
る。入力信号ＶＩＮがロウからハイへ遷移する（ワード
線非選択状態）とワード線ドライバ１００の出力ノード
１０２はハイからロウに遷移する。そしてメモリセル３
０３は非活性化されてデータの読み出しは行われない。
この場合は、ＰＭＯＳトランジスタ１０８はカットオフ
され、ノード１０５の立ち下がり波形は図中点線および
実線部ともに同じである。
【００２７】図９に、本発明の第３の適用例を示す。
【００２８】本適用例は、前記第３の実施例（図３）と
第４の実施例（図５）を組み合わせ、クロックの分配方
式に適用したものである。図中、ＶＣＫはクロック入力
信号、１００はクロックドライバ回路、２０３はフリッ
プフロップ回路を表す。本適用例では、クロックドライ
バ回路１００の出力から見て最遠端と中間付近にあるフ
リップフロップ回路２０３のクロック入力端子ＣＫを高
速化回路１０７で接続してある様子が示されている。本
適用例では、高速化回路１０７の挿入位置は２箇所であ
るが、何箇所であっても良いことは第３の実施例で詳細
に述べたとおりであり、説明は省略する。
第４の実施例（図５）を組み合わせ、クロックの分配方
式に適用したものである。図中、ＶＣＫはクロック入力
信号、１００はクロックドライバ回路、２０３はフリッ
プフロップ回路を表す。本適用例では、クロックドライ
バ回路１００の出力から見て最遠端と中間付近にあるフ
リップフロップ回路２０３のクロック入力端子ＣＫを高
速化回路１０７で接続してある様子が示されている。本
適用例では、高速化回路１０７の挿入位置は２箇所であ
るが、何箇所であっても良いことは第３の実施例で詳細
に述べたとおりであり、説明は省略する。
【００２９】図１０に、本発明の第６の実施例を示す。
【００３０】本実施例は、前記第４の実施例（図５）で
述べた高速化回路１０７を、ＰＭＯＳトランジスタ１１
４とＮＭＯＳトランジスタ１１５から成るＣＭＯＳイン
バータで構成された高速化回路１１３で代えてなるもの
である。
述べた高速化回路１０７を、ＰＭＯＳトランジスタ１１
４とＮＭＯＳトランジスタ１１５から成るＣＭＯＳイン
バータで構成された高速化回路１１３で代えてなるもの
である。
【００３１】本実施例の動作において前記第４の実施例
と異なるのは、高速化回路１１３の動作である。入力信
号ＶＩＮがロウからハイへと変化すると、バッファ回路
２００および２０１と第二の長距離配線１０６を介した
高速化回路１１３の入力ノード１０９もロウからハイへ
と変化し、高速化回路１１３のＮＭＯＳトランジスタ１
１５がオンし、ノード１０５の電位をロウ（アース電
位）へと引き下げる（その時、ＰＭＯＳトランジスタ１
１４はオフである）。入力信号ＶＩＮがハイからロウに
変化する場合は、高速化回路１１３の入力ノード１０９
もハイからロウへと変化し、高速化回路１１３のＰＭＯ
Ｓトランジスタ１１４がオンし、ノード１０５の電位を
ハイ（電源電位）へと引き上げる（その時、ＮＭＯＳト
ランジスタ１１５はオフである）。
と異なるのは、高速化回路１１３の動作である。入力信
号ＶＩＮがロウからハイへと変化すると、バッファ回路
２００および２０１と第二の長距離配線１０６を介した
高速化回路１１３の入力ノード１０９もロウからハイへ
と変化し、高速化回路１１３のＮＭＯＳトランジスタ１
１５がオンし、ノード１０５の電位をロウ（アース電
位）へと引き下げる（その時、ＰＭＯＳトランジスタ１
１４はオフである）。入力信号ＶＩＮがハイからロウに
変化する場合は、高速化回路１１３の入力ノード１０９
もハイからロウへと変化し、高速化回路１１３のＰＭＯ
Ｓトランジスタ１１４がオンし、ノード１０５の電位を
ハイ（電源電位）へと引き上げる（その時、ＮＭＯＳト
ランジスタ１１５はオフである）。
【００３２】本実施例は以上述べたように動作するの
で、既に述べた実施例が長距離配線の電圧変化が立ち上
がりの時のみを高速動作できるのに対して、立ち下がり
時においても立ち上がり時同様の高速動作が可能とな
る。特に、前記第２の適用例（図７，図８）において
は、高速化回路１０７を本実施例のような構成とするこ
とにより、ワード線の非選択状態においても選択状態の
時と同様の高速化を図ることができる。
で、既に述べた実施例が長距離配線の電圧変化が立ち上
がりの時のみを高速動作できるのに対して、立ち下がり
時においても立ち上がり時同様の高速動作が可能とな
る。特に、前記第２の適用例（図７，図８）において
は、高速化回路１０７を本実施例のような構成とするこ
とにより、ワード線の非選択状態においても選択状態の
時と同様の高速化を図ることができる。
【００３３】
【発明の効果】本発明によれば、長距離配線多ファンア
ウトを一括で駆動するゲート回路方式において、ドライ
バ回路１００の一端からのみでなく、第二の長距離配線
１０６と高速化回路１０７を使って早い時刻より他端か
らも信号変化を加速させることにより、配線遅延時間の
大幅な低減が期待でき、クリティカルパスの高速化を図
ると共に半導体集積回路装置の動作速度を向上すること
ができる。また、長距離配線末端付近の波形は、そこへ
物理的に近くに配置される高速化回路により駆動される
ので、波形が急峻になりレシーバ回路の高速応答が可能
となる。
ウトを一括で駆動するゲート回路方式において、ドライ
バ回路１００の一端からのみでなく、第二の長距離配線
１０６と高速化回路１０７を使って早い時刻より他端か
らも信号変化を加速させることにより、配線遅延時間の
大幅な低減が期待でき、クリティカルパスの高速化を図
ると共に半導体集積回路装置の動作速度を向上すること
ができる。また、長距離配線末端付近の波形は、そこへ
物理的に近くに配置される高速化回路により駆動される
ので、波形が急峻になりレシーバ回路の高速応答が可能
となる。
【図１】本発明の実施の形態に係る半導体集積回路装置
の第１の実施例を示す図である。
の第１の実施例を示す図である。
【図２】本発明の実施の形態に係る半導体集積回路装置
の第２の実施例を示す図である。
の第２の実施例を示す図である。
【図３】本発明の実施の形態に係る半導体集積回路装置
の第３の実施例を示す図である。
の第３の実施例を示す図である。
【図４】本発明の実施の形態に係る半導体集積回路装置
の第１の適用例を示す図である。
の第１の適用例を示す図である。
【図５】本発明の実施の形態に係る半導体集積回路装置
の第４の実施例を示す図である。
の第４の実施例を示す図である。
【図６】本発明の実施の形態に係る半導体集積回路装置
の第５の実施例を示す図である。
の第５の実施例を示す図である。
【図７】本発明の実施の形態に係る半導体集積回路装置
の第２の適用例を示す図である。
の第２の適用例を示す図である。
【図８】本発明の実施の形態に係る半導体集積回路装置
の第２の適用例の回路動作を説明するためのタイミング
チャートを示す図である。
の第２の適用例の回路動作を説明するためのタイミング
チャートを示す図である。
【図９】本発明の実施の形態に係る半導体集積回路装置
の第３の適用例を示す図である。
の第３の適用例を示す図である。
【図１０】本発明の実施の形態に係る半導体集積回路装
置の第６の実施例を示す図である。
置の第６の実施例を示す図である。
ＶＩＮ 入力信号 ＶＣＫ クロック信号 ＷＬ ワード線 １００ ドライバ回路、クロックドライバ １０１ ＣＭＯＳインバータ １０２，１０５，１０９，１１２ ノード １０３ ゲート回路 １０４ 第一の長距離配線 １０６ 第二の長距離配線 １０７，１１３ 高速化回路 １０８，１１４ ＰＭＯＳトランジスタ １１０，１１５ ＮＭＯＳトランジスタ １１１，２００，２０１ バッファ回路 ２０３ フリップフロップ回路 ３０３ メモリセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村林 文夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮本 和久 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバー事業部 内 (72)発明者 口町 和治 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバー事業部 内 Ｆターム(参考） 5F038 AV06 CA03 CA05 CA07 CD06 CD07 CD08 CD12 CD13 EZ20 5F064 BB02 BB07 BB12 BB19 BB27 BB28 CC12 DD07 DD25 EE08 EE42 EE43 EE47 EE54
Claims (9)
- 【請求項１】ドライバ回路１００と、ドライバ回路１０
０に接続する第一の長距離配線１０４と、第一の長距離
配線１０４全線に亘って分布して接続される複数のゲー
ト回路１０３を有し、入力信号ＶＩＮをドライバ回路１
００及び第一の長距離配線１０４を介して複数のゲート
回路１０３で受信するようにした半導体集積回路装置に
おいて、 ドライバ回路１００の入力端子と第一の長距離配線１０
４の末端に接続されるゲート回路１０３の入力端子近傍
のノード１０５を、第二の長距離配線１０６および高速
化回路１０７で接続したことを特徴とする半導体集積回
路装置。 - 【請求項２】高速化回路１０７をＰＭＯＳトランジスタ
１０８で構成したことを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項３】高速化回路１０７をＮＭＯＳトランジスタ
１１０で構成し、第二の長距離配線１０６の入力側にバ
ッファ回路１１１を挿入したことを特徴とする請求項１
記載の半導体集積回路装置。 - 【請求項４】高速化回路１０７を、ＰＭＯＳトランジス
タ１１４とＮＭＯＳトランジスタ１１５から成るＣＭＯ
Ｓインバータにて構成したことを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項５】高速化回路１０７を複数個、第二の長距離
配線１０６の途中の位置と第一の長距離配線１０４の前
記位置に対応する位置に接続されるゲート回路１０３の
入力端子近傍との間に追加挿入したことを特徴とする請
求項１乃至４記載の半導体集積回路装置。 - 【請求項６】第二の長距離配線１０６の入力側にバッフ
ァ回路２００、２０１を挿入したことを特徴とする請求
項１，２，４，５記載の半導体集積回路装置。 - 【請求項７】第二の長距離配線１０６の入力側にバッフ
ァ回路２００を、出力側にバッファ回路２０１を挿入し
たことを特徴とする請求項１，２，４，５記載の半導体
集積回路装置。 - 【請求項８】入力信号ＶＩＮとしてワード線選択信号
を、ドライバ回路１００としてワード線ドライバを、第
一の長距離配線１０４としてワード線ＷＬを、ゲート回
路１０３としてメモリセルを、夫々用いたことを特徴と
する請求項１乃至７記載の半導体集積回路装置。 - 【請求項９】入力信号ＶＩＮとしてクロック入力信号Ｖ
ＣＫを、ドライバ回路１００としてクロックドライバ
を、ゲート回路１０３としてフリップフロップ回路２０
３を、夫々用いたことを特徴とする請求項１乃至７記載
の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001155551A JP2002353312A (ja) | 2001-05-24 | 2001-05-24 | 半導体集積回路装置 |
| EP01119610A EP1261127A3 (en) | 2001-05-24 | 2001-08-17 | Semiconductor integrated circuit device |
| US09/931,250 US6798255B2 (en) | 2001-05-24 | 2001-08-17 | Semiconductor integrated circuit device |
| KR10-2001-0052022A KR100426761B1 (ko) | 2001-05-24 | 2001-08-28 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001155551A JP2002353312A (ja) | 2001-05-24 | 2001-05-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353312A true JP2002353312A (ja) | 2002-12-06 |
Family
ID=18999716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001155551A Pending JP2002353312A (ja) | 2001-05-24 | 2001-05-24 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6798255B2 (ja) |
| EP (1) | EP1261127A3 (ja) |
| JP (1) | JP2002353312A (ja) |
| KR (1) | KR100426761B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228470A (ja) * | 2006-02-27 | 2007-09-06 | Sony Corp | 半導体装置 |
| JPWO2012077700A1 (ja) * | 2010-12-10 | 2014-05-22 | 三菱瓦斯化学株式会社 | ポリエステル樹脂及び光学レンズ |
| US10084432B1 (en) | 2017-03-23 | 2018-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2020181626A (ja) * | 2019-04-26 | 2020-11-05 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の駆動方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3776880B2 (ja) * | 2002-12-10 | 2006-05-17 | 株式会社日立製作所 | 無停電電源装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342216A (ja) | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
| JPH02165724A (ja) | 1988-12-19 | 1990-06-26 | Sharp Corp | デジタル集積回路 |
| JP3862346B2 (ja) * | 1997-03-13 | 2006-12-27 | 富士通株式会社 | 駆動回路及びそれを利用した半導体記憶装置 |
| WO1998042021A1 (fr) | 1997-03-19 | 1998-09-24 | Hitachi, Ltd. | Dispositif pour circuit integre semi-conducteur |
| US6472917B2 (en) * | 1997-03-19 | 2002-10-29 | Hitachi, Ltd. | Semiconductor integrated circuit device having compensation for wiring distance delays |
| JPH11203858A (ja) | 1998-01-05 | 1999-07-30 | Mitsubishi Electric Corp | ワード線駆動回路および半導体記憶装置 |
| JPH11260054A (ja) * | 1998-01-08 | 1999-09-24 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JPH11317505A (ja) | 1998-05-06 | 1999-11-16 | Hitachi Ltd | 半導体集積回路装置 |
| JP2000058785A (ja) | 1998-08-07 | 2000-02-25 | Hitachi Ltd | ダイナミック型ｒａｍ |
| KR100281693B1 (ko) | 1998-09-02 | 2001-02-15 | 윤종용 | 고속 삼상 부스터 회로 |
| JP2000243085A (ja) | 1999-02-22 | 2000-09-08 | Hitachi Ltd | 半導体装置 |
| JP2000268563A (ja) | 1999-03-16 | 2000-09-29 | Toshiba Corp | 半導体記憶装置 |
| US6271713B1 (en) * | 1999-05-14 | 2001-08-07 | Intel Corporation | Dynamic threshold source follower voltage driver circuit |
| US6366520B1 (en) * | 2001-03-14 | 2002-04-02 | Micron Technology, Inc. | Method and system for controlling the slew rate of signals generated by open drain driver circuits |
-
2001
- 2001-05-24 JP JP2001155551A patent/JP2002353312A/ja active Pending
- 2001-08-17 EP EP01119610A patent/EP1261127A3/en not_active Withdrawn
- 2001-08-17 US US09/931,250 patent/US6798255B2/en not_active Expired - Fee Related
- 2001-08-28 KR KR10-2001-0052022A patent/KR100426761B1/ko not_active IP Right Cessation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228470A (ja) * | 2006-02-27 | 2007-09-06 | Sony Corp | 半導体装置 |
| JP4631743B2 (ja) * | 2006-02-27 | 2011-02-16 | ソニー株式会社 | 半導体装置 |
| US8659324B2 (en) | 2006-02-27 | 2014-02-25 | Sony Corporation | Semiconductor device with auxiliary driving circuit |
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