JP2000286692A - 入出力バッファ回路 - Google Patents
入出力バッファ回路Info
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- JP2000286692A JP2000286692A JP11090523A JP9052399A JP2000286692A JP 2000286692 A JP2000286692 A JP 2000286692A JP 11090523 A JP11090523 A JP 11090523A JP 9052399 A JP9052399 A JP 9052399A JP 2000286692 A JP2000286692 A JP 2000286692A
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Abstract
(57)【要約】
【課題】 入出力端子の浮遊容量に関係なく、最適な高
速化が得られる入出力バッファ回路を提供すること。 【解決手段】 プルアップ・トランジスタ抵抗１２を有
する入出力バッファ回路に於いて、入出力端子１７の電
圧を検出してヒステリシス特性を持つ出力電圧を出力す
るレベル検出回路１３と、その入力が、前記レベル検出
回路１３の出力と前記入出力端子１７とに接続され、前
記ヒステリシス特性に応じたパルス幅を有するパルスを
出力するナンド回路１４と、そのゲートが前記ナンド回
路１４の出力に接続され、そのソースが電源に接続さ
れ、そのドレインが前記入出力端子１７に接続された補
助プルアップ・トランジスタ抵抗１５とを設けて成る。
速化が得られる入出力バッファ回路を提供すること。 【解決手段】 プルアップ・トランジスタ抵抗１２を有
する入出力バッファ回路に於いて、入出力端子１７の電
圧を検出してヒステリシス特性を持つ出力電圧を出力す
るレベル検出回路１３と、その入力が、前記レベル検出
回路１３の出力と前記入出力端子１７とに接続され、前
記ヒステリシス特性に応じたパルス幅を有するパルスを
出力するナンド回路１４と、そのゲートが前記ナンド回
路１４の出力に接続され、そのソースが電源に接続さ
れ、そのドレインが前記入出力端子１７に接続された補
助プルアップ・トランジスタ抵抗１５とを設けて成る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
入出力バッファ回路（入力機能と出力機能とを併有する
入・出力バッファ回路、入力機能のみを有する入力バッ
ファ回路、出力機能のみを有する出力バッファ回路）に
設けられる内蔵プルアップ抵抗素子の改良に関するもの
である。近年の半導体集積回路では、その動作速度の高
速化および低消費電力化が要望されており、このような
半導体集積回路で使用される入出力バッファ回路に於い
ても、動作速度の高速化および低消費電力化が必要とな
っている。
入出力バッファ回路（入力機能と出力機能とを併有する
入・出力バッファ回路、入力機能のみを有する入力バッ
ファ回路、出力機能のみを有する出力バッファ回路）に
設けられる内蔵プルアップ抵抗素子の改良に関するもの
である。近年の半導体集積回路では、その動作速度の高
速化および低消費電力化が要望されており、このような
半導体集積回路で使用される入出力バッファ回路に於い
ても、動作速度の高速化および低消費電力化が必要とな
っている。
【０００２】
【従来の技術】半導体集積回路の入出力端子は、入力モ
ード時、外部から積極的にＨまたはＬレベルの信号が供
給される場合と、オープンにされる場合とがある。半導
体集積回路を使用する状況によっては、端子がオープン
にされたときに強制的にＨレベルにプルアップするよう
に、内部にプルアップ用の抵抗素子を設けることがあ
る。この場合、通常、拡散抵抗等を設けることは、抵抗
値の制御がプロセス上困難であることと、面積が大きく
なることなどの理由から、トランジスタ素子によってプ
ルアップ抵抗が構成される。このプルアップ・トランジ
スタ抵抗の抵抗値を小さくすればするほど、端子のレベ
ル確定までの時間が短くなり、より高速に動作させるこ
とが可能となる。しかしながら、入力モード時には、プ
ルアップ・トランジスタ抵抗は常にオンの状態であるた
め、消費電力もより大きくなる。そのため、常時オンの
プルアップ・トランジスタ抵抗の他に、端子電圧の立ち
上がり、立ち下がりを検知して、一定時間オン状態とな
り、レベルの確定を補助する補助プルアップ・トランジ
スタ抵抗を並列に設けることにより、入出力端子のレベ
ル確定までの時間を短くし、消費電力の増大を抑えなが
ら、高速化を図ることが行われている（特開昭６２−１
１７４１４、特開平７−３２１６３３等）。
ード時、外部から積極的にＨまたはＬレベルの信号が供
給される場合と、オープンにされる場合とがある。半導
体集積回路を使用する状況によっては、端子がオープン
にされたときに強制的にＨレベルにプルアップするよう
に、内部にプルアップ用の抵抗素子を設けることがあ
る。この場合、通常、拡散抵抗等を設けることは、抵抗
値の制御がプロセス上困難であることと、面積が大きく
なることなどの理由から、トランジスタ素子によってプ
ルアップ抵抗が構成される。このプルアップ・トランジ
スタ抵抗の抵抗値を小さくすればするほど、端子のレベ
ル確定までの時間が短くなり、より高速に動作させるこ
とが可能となる。しかしながら、入力モード時には、プ
ルアップ・トランジスタ抵抗は常にオンの状態であるた
め、消費電力もより大きくなる。そのため、常時オンの
プルアップ・トランジスタ抵抗の他に、端子電圧の立ち
上がり、立ち下がりを検知して、一定時間オン状態とな
り、レベルの確定を補助する補助プルアップ・トランジ
スタ抵抗を並列に設けることにより、入出力端子のレベ
ル確定までの時間を短くし、消費電力の増大を抑えなが
ら、高速化を図ることが行われている（特開昭６２−１
１７４１４、特開平７−３２１６３３等）。
【０００３】図５は、制御信号ＣＴＲＬをＬレベルにし
て、入力モードとした時、常時オンのプルアップ・トラ
ンジスタ抵抗と、レベル確定を補助する補助プルアップ
・トランジスタ抵抗とを有する構成とした従来の入出力
バッファ回路の構成を示す回路構成図である。図に於い
て、１は出力用３ステートバッファ回路、２は入力イン
バータ回路、３はショットパルス発生回路、４は入力モ
ード時常時オンのＰ型プルアップ・トランジスタ抵抗、
５はＰ型補助プルアップ・トランジスタ抵抗、９は入出
力（Ｉ／Ｏ）端子である。ショットパルス発生回路３
は、インバータ６と遅延回路７とナンド回路８とで構成
されている。
て、入力モードとした時、常時オンのプルアップ・トラ
ンジスタ抵抗と、レベル確定を補助する補助プルアップ
・トランジスタ抵抗とを有する構成とした従来の入出力
バッファ回路の構成を示す回路構成図である。図に於い
て、１は出力用３ステートバッファ回路、２は入力イン
バータ回路、３はショットパルス発生回路、４は入力モ
ード時常時オンのＰ型プルアップ・トランジスタ抵抗、
５はＰ型補助プルアップ・トランジスタ抵抗、９は入出
力（Ｉ／Ｏ）端子である。ショットパルス発生回路３
は、インバータ６と遅延回路７とナンド回路８とで構成
されている。
【０００４】図５に於いて、入力モード時、３ステート
バッファ回路１はハイインピーダンス状態であり、プル
アップ・トランジスタ抵抗４はオンしており、入出力端
子９をＨレベルにプルアップする。補助プルアップ・ト
ランジスタ抵抗５はオフ状態のままである。入出力端子
９が外部よりＬレベルに変化させられたときは、遅延回
路７の出力がＨレベルになる時点の前に、入出力端子９
がＬレベルになるので、ナンド回路８の出力はＨレベル
を保持し、補助プルアップ・トランジスタ抵抗５はオフ
状態のままとなる。この場合、プルアップ・トランジス
タ抵抗４を通して電流が流れる。次に、入出力端子９
が、Ｌレベルからハイインピーダンス状態になった場
合、入出力端子９はプルアップ・トランジスタ抵抗４に
よりプリチャージされ、ＬレベルからＨレベルに変化す
る。その場合は、遅延回路７の出力がＨレベルからＬレ
ベルに変化する前に、入出力端子９はＨレベルになって
いるため、ナンド回路８の出力には、遅延回路７の遅延
時間幅のＬレベルのパルスが発生する。そのパルスによ
り、補助プルアップ・トランジスタ抵抗５がオンし、プ
ルアップ・トランジスタ抵抗４と共に、入出力端子９を
プルアップする。
バッファ回路１はハイインピーダンス状態であり、プル
アップ・トランジスタ抵抗４はオンしており、入出力端
子９をＨレベルにプルアップする。補助プルアップ・ト
ランジスタ抵抗５はオフ状態のままである。入出力端子
９が外部よりＬレベルに変化させられたときは、遅延回
路７の出力がＨレベルになる時点の前に、入出力端子９
がＬレベルになるので、ナンド回路８の出力はＨレベル
を保持し、補助プルアップ・トランジスタ抵抗５はオフ
状態のままとなる。この場合、プルアップ・トランジス
タ抵抗４を通して電流が流れる。次に、入出力端子９
が、Ｌレベルからハイインピーダンス状態になった場
合、入出力端子９はプルアップ・トランジスタ抵抗４に
よりプリチャージされ、ＬレベルからＨレベルに変化す
る。その場合は、遅延回路７の出力がＨレベルからＬレ
ベルに変化する前に、入出力端子９はＨレベルになって
いるため、ナンド回路８の出力には、遅延回路７の遅延
時間幅のＬレベルのパルスが発生する。そのパルスによ
り、補助プルアップ・トランジスタ抵抗５がオンし、プ
ルアップ・トランジスタ抵抗４と共に、入出力端子９を
プルアップする。
【０００５】図６は、上記従来の入出力バッファ回路を
使用し、入出力端子９がＬレベルからＨレベルへプルア
ップされる場合の特性図である。制御信号ＣＴＲＬをＬ
レベルにし、入力モードとした時、入出力端子９にＬレ
ベルが与えられた後、入出力端子９がハイインピーダン
ス状態になると、プルアップ・トランジスタ抵抗４によ
り、入出力端子９はプリチャージされ、ＬレベルからＨ
レベルに変化する。入出力端子９の電位がナンド回路８
の出力反転電圧を超えるｔ１時点では、遅延回路７の出
力はＨレベルのままであり、したがって、ナンド回路８
はＬレベルを出力する。入出力端子９の信号はインバー
タ６を経由して反転され、遅延回路７の出力は、遅延回
路７の設定遅延時間後に（時点ｔ２）にＬレベルとな
り、ナンド回路８の入力に入力される。そのため、時間
（ｔ１−ｔ２）の間だけ、ナンド回路８の出力はＬレベ
ルのパルスを発生する。そのパルスにより補助プルアッ
プ・トランジスタ抵抗５がオンし、プルアップ・トラン
ジスタ抵抗４と共に、入出力端子９をプルアップする。
使用し、入出力端子９がＬレベルからＨレベルへプルア
ップされる場合の特性図である。制御信号ＣＴＲＬをＬ
レベルにし、入力モードとした時、入出力端子９にＬレ
ベルが与えられた後、入出力端子９がハイインピーダン
ス状態になると、プルアップ・トランジスタ抵抗４によ
り、入出力端子９はプリチャージされ、ＬレベルからＨ
レベルに変化する。入出力端子９の電位がナンド回路８
の出力反転電圧を超えるｔ１時点では、遅延回路７の出
力はＨレベルのままであり、したがって、ナンド回路８
はＬレベルを出力する。入出力端子９の信号はインバー
タ６を経由して反転され、遅延回路７の出力は、遅延回
路７の設定遅延時間後に（時点ｔ２）にＬレベルとな
り、ナンド回路８の入力に入力される。そのため、時間
（ｔ１−ｔ２）の間だけ、ナンド回路８の出力はＬレベ
ルのパルスを発生する。そのパルスにより補助プルアッ
プ・トランジスタ抵抗５がオンし、プルアップ・トラン
ジスタ抵抗４と共に、入出力端子９をプルアップする。
【０００６】外部より入出力端子９にＬレベルが与えら
れると、入出力端子９の電圧はＨレベルからＬレベルに
変化する。入出力端子９にＬレベルが与えられた場合、
ＬレベルからＨレベルへ変化する場合と同様に、その信
号は、インバータ６を経由して反転され、遅延回路７に
より設定された時間、遅延されてから、ナンド回路８の
入力にＨレベルが入力される。そのため、ナンド回路８
の出力はＨレベルが保持され、補助プルアップ・トラン
ジスタ抵抗５がオンすることはない。
れると、入出力端子９の電圧はＨレベルからＬレベルに
変化する。入出力端子９にＬレベルが与えられた場合、
ＬレベルからＨレベルへ変化する場合と同様に、その信
号は、インバータ６を経由して反転され、遅延回路７に
より設定された時間、遅延されてから、ナンド回路８の
入力にＨレベルが入力される。そのため、ナンド回路８
の出力はＨレベルが保持され、補助プルアップ・トラン
ジスタ抵抗５がオンすることはない。
【０００７】図６に示すように、期間（Ａ）は、プルア
ップ・トランジスタ抵抗４のみでプルアップされ、期間
（Ｂ）は、プルアップ・トランジスタ抵抗４と補助プル
アップ・トランジスタ抵抗５の双方によりプルアップさ
れ（高速化）、期間（Ｃ）は、再びプルアップ・トラン
ジスタ抵抗４のみでプルアップされる。
ップ・トランジスタ抵抗４のみでプルアップされ、期間
（Ｂ）は、プルアップ・トランジスタ抵抗４と補助プル
アップ・トランジスタ抵抗５の双方によりプルアップさ
れ（高速化）、期間（Ｃ）は、再びプルアップ・トラン
ジスタ抵抗４のみでプルアップされる。
【０００８】
【発明が解決しようとする課題】ところで、上記のよう
な入出力バッファ回路を有する半導体集積回路では、外
部端子に複数の素子がパラレルに接続されると、それに
応じて、入力容量や配線容量等の浮遊容量が増大する。
そのため、端子の浮遊容量により、補助プルアップ・ト
ランジスタ抵抗５をオンする時間を調整しないと最適な
高速化が得られないという問題がある。例えば、遅延時
間を長く設定ずればするほど、レベル確定までの時間は
短くなるが、端子の浮遊容量が小さい場合には、すぐに
レベルが確定され、必要以上に遅延時間をとることにな
るため、高速化の妨げとなるし、端子の浮遊容量が大き
い場合には、図６の高負荷時の入出力端子９の電圧波形
（破線）に示すように、十分にレベルがプルアップされ
ないまま、補助プルアップ・トランジスタ抵抗５がオフ
されるので、最適な高速化が行われないことになる。
な入出力バッファ回路を有する半導体集積回路では、外
部端子に複数の素子がパラレルに接続されると、それに
応じて、入力容量や配線容量等の浮遊容量が増大する。
そのため、端子の浮遊容量により、補助プルアップ・ト
ランジスタ抵抗５をオンする時間を調整しないと最適な
高速化が得られないという問題がある。例えば、遅延時
間を長く設定ずればするほど、レベル確定までの時間は
短くなるが、端子の浮遊容量が小さい場合には、すぐに
レベルが確定され、必要以上に遅延時間をとることにな
るため、高速化の妨げとなるし、端子の浮遊容量が大き
い場合には、図６の高負荷時の入出力端子９の電圧波形
（破線）に示すように、十分にレベルがプルアップされ
ないまま、補助プルアップ・トランジスタ抵抗５がオフ
されるので、最適な高速化が行われないことになる。
【０００９】本発明は、従来技術に於ける上記問題点を
解決すべくなされたものであり、入出力端子の浮遊容量
に関係なく、最適な高速化が得られる構成とした入出力
バッファ回路を提供することを目的とするものである。
解決すべくなされたものであり、入出力端子の浮遊容量
に関係なく、最適な高速化が得られる構成とした入出力
バッファ回路を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】本発明の入出力バッファ
回路は、プルアップ抵抗素子を有する入出力バッファ回
路に於いて、外部端子の電圧を検出してヒステリシス特
性を持つ出力電圧を出力するレベル検出回路と、その入
力が、前記レベル検出回路の出力と前記外部端子とに接
続され、前記ヒステリシス特性に応じたパルス幅を有す
るパルスを出力するパルス発生回路と、そのゲートが前
記パルス発生回路の出力に接続され、そのソースが電源
に接続され、そのドレインが前記外部端子に接続された
補助プルアップ・トランジスタ抵抗とを設けて成ること
を特徴とするものである。
回路は、プルアップ抵抗素子を有する入出力バッファ回
路に於いて、外部端子の電圧を検出してヒステリシス特
性を持つ出力電圧を出力するレベル検出回路と、その入
力が、前記レベル検出回路の出力と前記外部端子とに接
続され、前記ヒステリシス特性に応じたパルス幅を有す
るパルスを出力するパルス発生回路と、そのゲートが前
記パルス発生回路の出力に接続され、そのソースが電源
に接続され、そのドレインが前記外部端子に接続された
補助プルアップ・トランジスタ抵抗とを設けて成ること
を特徴とするものである。
【００１１】また、本発明の入出力バッファ回路は、前
記レベル検出回路が、その入力が外部端子に接続され
た、ヒステリシス特性を有するインバータ回路から成る
ことを特徴とするものである。
記レベル検出回路が、その入力が外部端子に接続され
た、ヒステリシス特性を有するインバータ回路から成る
ことを特徴とするものである。
【００１２】また、本発明の入出力バッファ回路は、前
記パルス発生回路が、２入力のナンド回路で構成されて
成ることを特徴とするものである。
記パルス発生回路が、２入力のナンド回路で構成されて
成ることを特徴とするものである。
【００１３】更に、本発明の入出力バッファ回路は、前
記ナンド回路の出力反転電圧が、前記レベル検出回路を
構成するヒステリシス特性を有するインバータ回路の低
電圧側の出力反転電圧と同一であることを特徴とするも
のである。
記ナンド回路の出力反転電圧が、前記レベル検出回路を
構成するヒステリシス特性を有するインバータ回路の低
電圧側の出力反転電圧と同一であることを特徴とするも
のである。
【００１４】かかる本発明の入出力バッファ回路によれ
ば、レベル検出回路より出力されるヒステリシス特性を
もった出力電圧と、端子電圧とに基づいて、パルス発生
回路は、外部端子電圧が、ヒステリシス特性のＬレベル
側設定電圧からＨレベル側設定電圧に達するまでの間、
パルスを出力し、この間、補助プルアップ・トランジス
タ抵抗がオンされるので、端子の浮遊容量に応じた最適
な高速化を得ることができるものである。
ば、レベル検出回路より出力されるヒステリシス特性を
もった出力電圧と、端子電圧とに基づいて、パルス発生
回路は、外部端子電圧が、ヒステリシス特性のＬレベル
側設定電圧からＨレベル側設定電圧に達するまでの間、
パルスを出力し、この間、補助プルアップ・トランジス
タ抵抗がオンされるので、端子の浮遊容量に応じた最適
な高速化を得ることができるものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１６】図１は、本発明の一実施形態である入出力
バッファ回路の回路構成図である。
バッファ回路の回路構成図である。
【００１７】図に示すように、本実施形態の入出力バッ
ファ回路は、出力用３ステートバッファ回路１１と、プ
ルアップ・トランジスタ抵抗（Ｐ型ＭＯＳトランジス
タ）１２と、レベル検出回路１３と、２入力ナンド回路
１４と、補助プルアップ・トランジスタ抵抗（Ｐ型ＭＯ
Ｓトランジスタ）１５と、入力インバータ回路１６とか
ら成る。１７は入出力端子である。
ファ回路は、出力用３ステートバッファ回路１１と、プ
ルアップ・トランジスタ抵抗（Ｐ型ＭＯＳトランジス
タ）１２と、レベル検出回路１３と、２入力ナンド回路
１４と、補助プルアップ・トランジスタ抵抗（Ｐ型ＭＯ
Ｓトランジスタ）１５と、入力インバータ回路１６とか
ら成る。１７は入出力端子である。
【００１８】３ステートバッファ回路１１は、制御信号
ＣＴＲＬをＬレベルにし、入力モードとした時、ハイイ
ンピーダンスとなる。また、制御信号ＣＴＲＬをＨレベ
ルとし、出力モードとしたときは、アクティブとなり、
バッファ入力信号（内部回路出力信号）ＤＯＵＴと同一
レベルの出力信号を入出力端子１７に出力する。プルア
ップ・トランジスタ抵抗１２は、制御信号ＣＴＲＬをＬ
レベルとし、入力モードとした時オンとなり、入出力端
子１７をプルアップする。また、制御信号ＣＴＲＬをＨ
レベルとし、出力モードとした時は、オフとなる。レベ
ル検出回路１３は、入出力端子１７の電圧を検出してヒ
ステリシス特性をもった出力電圧を出力する。
ＣＴＲＬをＬレベルにし、入力モードとした時、ハイイ
ンピーダンスとなる。また、制御信号ＣＴＲＬをＨレベ
ルとし、出力モードとしたときは、アクティブとなり、
バッファ入力信号（内部回路出力信号）ＤＯＵＴと同一
レベルの出力信号を入出力端子１７に出力する。プルア
ップ・トランジスタ抵抗１２は、制御信号ＣＴＲＬをＬ
レベルとし、入力モードとした時オンとなり、入出力端
子１７をプルアップする。また、制御信号ＣＴＲＬをＨ
レベルとし、出力モードとした時は、オフとなる。レベ
ル検出回路１３は、入出力端子１７の電圧を検出してヒ
ステリシス特性をもった出力電圧を出力する。
【００１９】このレベル検出回路１３の具体的構成例を
図２（ａ）に示す。この図２（ａ）に示すインバータ回
路は、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２及びＰ３と、
Ｎ型ＭＯＳトランジスタＮ１，Ｎ２及びＮ３とから構成
されるシュミット回路であり、その入出力電圧特性を図
２（ｂ）に示す。入力端子ＩＮに対して与えられるＩＮ
入力電圧が立ち上がる（０→ＶＤＤ）ときは、電圧ＶＩ
Ｈで、出力端子ＯＵＴに出力されるＯＵＴ出力電圧がＨ
レベル（ＶＤＤ）からＬレベル（０：ＧＮＤ）に反転
し、入力端子ＩＮに対して与えられるＩＮ入力電圧が立
ち下がる（ＶＤＤ→０）ときは、電圧ＶＩＬで、出力端
子ＯＵＴに出力されるＯＵＴ出力電圧がＬレベルからＨ
レベルに反転する。
図２（ａ）に示す。この図２（ａ）に示すインバータ回
路は、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２及びＰ３と、
Ｎ型ＭＯＳトランジスタＮ１，Ｎ２及びＮ３とから構成
されるシュミット回路であり、その入出力電圧特性を図
２（ｂ）に示す。入力端子ＩＮに対して与えられるＩＮ
入力電圧が立ち上がる（０→ＶＤＤ）ときは、電圧ＶＩ
Ｈで、出力端子ＯＵＴに出力されるＯＵＴ出力電圧がＨ
レベル（ＶＤＤ）からＬレベル（０：ＧＮＤ）に反転
し、入力端子ＩＮに対して与えられるＩＮ入力電圧が立
ち下がる（ＶＤＤ→０）ときは、電圧ＶＩＬで、出力端
子ＯＵＴに出力されるＯＵＴ出力電圧がＬレベルからＨ
レベルに反転する。
【００２０】再び、図１に戻り、ナンド回路１４は、前
記レベル検出回路１３の出力電圧と、入出力端子１７の
電圧とをその入力とし、補助プルアップ・トランジスタ
抵抗１５のオン・オフ制御パルスを出力する回路であ
り、前記レベル検出回路（シュミット回路）１３の低電
圧側反転電圧ＶＩＬと同じ出力反転電圧ＶＩを有する構
成となっている。
記レベル検出回路１３の出力電圧と、入出力端子１７の
電圧とをその入力とし、補助プルアップ・トランジスタ
抵抗１５のオン・オフ制御パルスを出力する回路であ
り、前記レベル検出回路（シュミット回路）１３の低電
圧側反転電圧ＶＩＬと同じ出力反転電圧ＶＩを有する構
成となっている。
【００２１】図３に、本実施形態の入出力バッファ回路
に於ける、入出力端子１７がＬレベルからＨレベルへプ
ルアップされる場合の特性図を示す。制御信号ＣＴＲＬ
をＬレベルにし、入力モードとした時、入出力端子１７
にＬレベルが与えられた後、入出力端子１７がハイイン
ピーダンス状態になると、入出力端子１７はプルアップ
・トランジスタ抵抗１２によりプルアップされ、その電
圧が、レベル検出回路１３の低電圧側反転電圧ＶＩＬに
達すると（時点ｔ１）、レベル検出回路１３の出力は、
図２（ｂ）に示すように、Ｈレベルを保持するが、ナン
ド回路１４の出力は、ナンド回路１４の出力反転電圧が
ＶＩＬであるため、ＨレベルからＬレベルに反転する。
これにより、補助プルアップ・トランジスタ抵抗１５が
オンし、入出力端子１７は、プルアップ・トランジスタ
抵抗１２と、補助プルアップ・トランジスタ抵抗１５の
双方によってプルアップされるため、その電圧は高速に
立ち上がる。入出力端子１７の電圧が、レベル検出回路
１３の高電圧側反転電圧ＶＩＨに達すると（時点ｔ
２）、レベル検出回路１３の出力がＨレベルからＬレベ
ルに反転するため、ナンド回路１４の出力はＨレベルと
なり、補助プルアップ・トランジスタ抵抗１５はオフと
なる。したがって、その後は、プルアップ・トランジス
タ抵抗１２のみによって、ＶＤＤレベルまで、入出力端
子１７の電圧は引き上げられる。
に於ける、入出力端子１７がＬレベルからＨレベルへプ
ルアップされる場合の特性図を示す。制御信号ＣＴＲＬ
をＬレベルにし、入力モードとした時、入出力端子１７
にＬレベルが与えられた後、入出力端子１７がハイイン
ピーダンス状態になると、入出力端子１７はプルアップ
・トランジスタ抵抗１２によりプルアップされ、その電
圧が、レベル検出回路１３の低電圧側反転電圧ＶＩＬに
達すると（時点ｔ１）、レベル検出回路１３の出力は、
図２（ｂ）に示すように、Ｈレベルを保持するが、ナン
ド回路１４の出力は、ナンド回路１４の出力反転電圧が
ＶＩＬであるため、ＨレベルからＬレベルに反転する。
これにより、補助プルアップ・トランジスタ抵抗１５が
オンし、入出力端子１７は、プルアップ・トランジスタ
抵抗１２と、補助プルアップ・トランジスタ抵抗１５の
双方によってプルアップされるため、その電圧は高速に
立ち上がる。入出力端子１７の電圧が、レベル検出回路
１３の高電圧側反転電圧ＶＩＨに達すると（時点ｔ
２）、レベル検出回路１３の出力がＨレベルからＬレベ
ルに反転するため、ナンド回路１４の出力はＨレベルと
なり、補助プルアップ・トランジスタ抵抗１５はオフと
なる。したがって、その後は、プルアップ・トランジス
タ抵抗１２のみによって、ＶＤＤレベルまで、入出力端
子１７の電圧は引き上げられる。
【００２２】このように、図３の期間（Ａ）では、プル
アップ・トランジスタ抵抗１２のみでプルアップされ、
期間（Ｂ）では、プルアップ・トランジスタ抵抗１２と
補助プルアップ・トランジスタ抵抗１５の双方によりプ
ルアップされ、期間（Ｃ）では、再びプルアップ・トラ
ンジスタ抵抗１２のみでプルアップされる。すなわち、
期間（Ｂ）では、高速に、入出力端子１７の電圧が立ち
上がる。
アップ・トランジスタ抵抗１２のみでプルアップされ、
期間（Ｂ）では、プルアップ・トランジスタ抵抗１２と
補助プルアップ・トランジスタ抵抗１５の双方によりプ
ルアップされ、期間（Ｃ）では、再びプルアップ・トラ
ンジスタ抵抗１２のみでプルアップされる。すなわち、
期間（Ｂ）では、高速に、入出力端子１７の電圧が立ち
上がる。
【００２３】外部より、Ｌレベルが与えられ、入出力端
子１７の電圧がＶＤＤからＶＩＨに達した時点では、レ
ベル検出回路１３の出力は、図２（ｂ）に示すように、
Ｌレベルを維持するため、ナンド回路１４の出力はＨレ
ベル状態であり、補助プルアップ・トランジスタ抵抗１
５はオフ状態を保つ。その後、入出力端子１７の電圧が
ＶＩＬに達した時点で、レベル検出回路１３の出力は、
ＬレベルからＨレベルに反転するが、ナンド回路１４の
反転電圧がＶＩＬであるため、ナンド回路１４の出力は
Ｈレベルを保持し、補助プルアップ・トランジスタ抵抗
１５はオフ状態を継続する。その結果、外部よりＬレベ
ルが与えられたときは、補助プルアップ・トランジスタ
抵抗１５はオンすることがなく、入出力端子１７の入力
インピーダンスも変化しない。
子１７の電圧がＶＤＤからＶＩＨに達した時点では、レ
ベル検出回路１３の出力は、図２（ｂ）に示すように、
Ｌレベルを維持するため、ナンド回路１４の出力はＨレ
ベル状態であり、補助プルアップ・トランジスタ抵抗１
５はオフ状態を保つ。その後、入出力端子１７の電圧が
ＶＩＬに達した時点で、レベル検出回路１３の出力は、
ＬレベルからＨレベルに反転するが、ナンド回路１４の
反転電圧がＶＩＬであるため、ナンド回路１４の出力は
Ｈレベルを保持し、補助プルアップ・トランジスタ抵抗
１５はオフ状態を継続する。その結果、外部よりＬレベ
ルが与えられたときは、補助プルアップ・トランジスタ
抵抗１５はオンすることがなく、入出力端子１７の入力
インピーダンスも変化しない。
【００２４】図４に、入出力端子１７に高負荷が加えら
れた場合の、本実施形態による入出力バッファ回路を使
用した場合の特性図を示す。入出力端子１７の電圧が、
レベル検出回路１３で設定したＶＩＬからＶＩＨに達す
るまでの間（ｔ３−ｔ４）、補助プルアップ・トランジ
スタ抵抗１５がオンされるため、すなわち、入出力端子
１７の負荷に応じて、補助プルアップ・トランジスタ抵
抗１５のオン期間が調整されるため、高速にレベル確定
が行われる。
れた場合の、本実施形態による入出力バッファ回路を使
用した場合の特性図を示す。入出力端子１７の電圧が、
レベル検出回路１３で設定したＶＩＬからＶＩＨに達す
るまでの間（ｔ３−ｔ４）、補助プルアップ・トランジ
スタ抵抗１５がオンされるため、すなわち、入出力端子
１７の負荷に応じて、補助プルアップ・トランジスタ抵
抗１５のオン期間が調整されるため、高速にレベル確定
が行われる。
【００２５】このように、図４の期間（Ｄ）では、プル
アップ・トランジスタ抵抗１２のみでプルアップされ、
期間（Ｅ）では、プルアップ・トランジスタ抵抗１２と
補助プルアップ・トランジスタ抵抗１５の双方によりプ
ルアップされ、期間（Ｆ）では、再びプルアップ・トラ
ンジスタ抵抗１２のみでプルアップされる。すなわち、
期間（Ｅ）では、並列に接続された２つのプルアップ・
トランジスタ抵抗で駆動されるため、高速に、入出力端
子１７の電圧が立ち上がる。また、通常負荷の場合の入
出力端子１７の電圧波形と、高負荷時の入出力端子１７
の電圧波形とから明らかなように、駆動能力の高い期間
（Ｅ）の長さは、入出力端子１７の負荷に応じて調整さ
れるものである。
アップ・トランジスタ抵抗１２のみでプルアップされ、
期間（Ｅ）では、プルアップ・トランジスタ抵抗１２と
補助プルアップ・トランジスタ抵抗１５の双方によりプ
ルアップされ、期間（Ｆ）では、再びプルアップ・トラ
ンジスタ抵抗１２のみでプルアップされる。すなわち、
期間（Ｅ）では、並列に接続された２つのプルアップ・
トランジスタ抵抗で駆動されるため、高速に、入出力端
子１７の電圧が立ち上がる。また、通常負荷の場合の入
出力端子１７の電圧波形と、高負荷時の入出力端子１７
の電圧波形とから明らかなように、駆動能力の高い期間
（Ｅ）の長さは、入出力端子１７の負荷に応じて調整さ
れるものである。
【００２６】なお、本発明の適用は、入力機能と出力機
能を併有する入・出力バッファ回路に限定されるもので
はなく、入力機能のみを有する入力バッファ回路、及び
出力機能のみを有する出力バッファ回路に於いても、本
発明は、同様に、有効に実施することができるものであ
ることは言うまでもない。
能を併有する入・出力バッファ回路に限定されるもので
はなく、入力機能のみを有する入力バッファ回路、及び
出力機能のみを有する出力バッファ回路に於いても、本
発明は、同様に、有効に実施することができるものであ
ることは言うまでもない。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、外部負荷に関係なく、高速にレベルが確定す
る、極めて有用な入出力バッファ回路を提供することが
できるものである。
よれば、外部負荷に関係なく、高速にレベルが確定す
る、極めて有用な入出力バッファ回路を提供することが
できるものである。
【図１】本発明の一実施形態の入出力バッファ回路の構
成を示す回路構成図である。
成を示す回路構成図である。
【図２】同実施形態の入出力バッファ回路に於いて用い
られるレベル検出回路の説明に供する図であり、（ａ）
は、その回路構成図、（ｂ）は、その入出力電圧特性図
である。
られるレベル検出回路の説明に供する図であり、（ａ）
は、その回路構成図、（ｂ）は、その入出力電圧特性図
である。
【図３】同実施形態の入出力バッファ回路を用いた場合
の特性を示す図である。
の特性を示す図である。
【図４】同実施形態の入出力バッファ回路を用いた場合
で、入出力端子に高負荷が接続された場合の特性を示す
図である。
で、入出力端子に高負荷が接続された場合の特性を示す
図である。
【図５】従来の入出力バッファ回路の構成を示す回路構
成図である。
成図である。
【図６】同従来の入出力バッファ回路を用いた場合の特
性を示す図である。
性を示す図である。
１１ ３ステートバッファ回路 １２ プルアップ・トランジスタ
抵抗 １３ レベル検出回路 １４ ナンド回路 １５ 補助プルアップ・トランジ
スタ抵抗 １６ 入力インバータ回路 １７ 入出力端子
抵抗 １３ レベル検出回路 １４ ナンド回路 １５ 補助プルアップ・トランジ
スタ抵抗 １６ 入力インバータ回路 １７ 入出力端子
Claims (4)
- 【請求項１】 プルアップ抵抗素子を有する入出力バッ
ファ回路に於いて、 外部端子の電圧を検出してヒステリシス特性を持つ出力
電圧を出力するレベル検出回路と、 その入力が、前記レベル検出回路の出力と前記外部端子
とに接続され、前記ヒステリシス特性に応じたパルス幅
を有するパルスを出力するパルス発生回路と、 そのゲートが前記パルス発生回路の出力に接続され、そ
のソースが電源に接続され、そのドレインが前記外部端
子に接続された補助プルアップ・トランジスタ抵抗とを
設けて成ることを特徴とする入出力バッファ回路。 - 【請求項２】 前記レベル検出回路が、その入力が前記
外部端子に接続された、ヒステリシス特性を有するイン
バータ回路から成ることを特徴とする、請求項１に記載
の入出力バッファ回路。 - 【請求項３】 前記パルス発生回路が、２入力のナンド
回路で構成されて成ることを特徴とする、請求項２に記
載の入出力バッファ回路。 - 【請求項４】 前記ナンド回路の出力反転電圧が、前記
レベル検出回路を構成するヒステリシス特性を有するイ
ンバータ回路の低電圧側の出力反転電圧と同一であるこ
とを特徴とする、請求項３に記載の入出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11090523A JP2000286692A (ja) | 1999-03-31 | 1999-03-31 | 入出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11090523A JP2000286692A (ja) | 1999-03-31 | 1999-03-31 | 入出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286692A true JP2000286692A (ja) | 2000-10-13 |
Family
ID=14000808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11090523A Pending JP2000286692A (ja) | 1999-03-31 | 1999-03-31 | 入出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000286692A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228470A (ja) * | 2006-02-27 | 2007-09-06 | Sony Corp | 半導体装置 |
-
1999
- 1999-03-31 JP JP11090523A patent/JP2000286692A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228470A (ja) * | 2006-02-27 | 2007-09-06 | Sony Corp | 半導体装置 |
| JP4631743B2 (ja) * | 2006-02-27 | 2011-02-16 | ソニー株式会社 | 半導体装置 |
| US9438835B2 (en) | 2006-02-27 | 2016-09-06 | Sony Semiconductor Solutions Corporation | Semiconductor device |
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