JPH10255477A - 駆動回路及びそれを利用した半導体記憶装置 - Google Patents
駆動回路及びそれを利用した半導体記憶装置Info
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- JPH10255477A JPH10255477A JP9058766A JP5876697A JPH10255477A JP H10255477 A JPH10255477 A JP H10255477A JP 9058766 A JP9058766 A JP 9058766A JP 5876697 A JP5876697 A JP 5876697A JP H10255477 A JPH10255477 A JP H10255477A
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Abstract
(57)【要約】
【課題】駆動制御信号が複数の被制御回路に同じタイミ
ングで供給されるようにした駆動回路を提供する。 【解決手段】所定のタイミングで駆動信号を発生する信
号発生部１０と、駆動信号１１に応答して、複数の被制
御回路３０が接続された第一の配線１００の一端側を駆
動する第一のドライバ回路２０と、駆動信号１１に応答
して、第一の配線より駆動負荷が小さい第二の配線１１
０の一端側を駆動する第二のドライバ回路４０と、第二
の配線１１０の他端側及び前記第一の配線１００の他端
側に入力が接続され、第一の配線１００の他端側と第二
の配線１１０の他端側のレベルが一致しない時に第一の
配線１００の他端側を駆動する出力端子を有する高速化
ドライバ回路５０とを有する駆動回路。
ングで供給されるようにした駆動回路を提供する。 【解決手段】所定のタイミングで駆動信号を発生する信
号発生部１０と、駆動信号１１に応答して、複数の被制
御回路３０が接続された第一の配線１００の一端側を駆
動する第一のドライバ回路２０と、駆動信号１１に応答
して、第一の配線より駆動負荷が小さい第二の配線１１
０の一端側を駆動する第二のドライバ回路４０と、第二
の配線１１０の他端側及び前記第一の配線１００の他端
側に入力が接続され、第一の配線１００の他端側と第二
の配線１１０の他端側のレベルが一致しない時に第一の
配線１００の他端側を駆動する出力端子を有する高速化
ドライバ回路５０とを有する駆動回路。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の被制御回路
を駆動する駆動信号を供給するための配線を駆動する回
路、及びその駆動回路を用いた半導体記憶装置に関す
る。
を駆動する駆動信号を供給するための配線を駆動する回
路、及びその駆動回路を用いた半導体記憶装置に関す
る。
【０００２】
【従来の技術】半導体装置において、複数の被制御回路
を駆動する場合、それらの複数の被制御回路に沿って配
線を設け、その配線の一端側からドライバ回路により駆
動制御信号を与え、その配線に接続された複数の被制御
回路を一斉に駆動することが行われる。その場合、複数
の被制御回路が接続された配線は、特に容量性の負荷が
大きく、配線の一端側に接続されたドライバ回路により
駆動される場合は、配線の他端側でその駆動制御信号の
形状が大きくなまることがある。
を駆動する場合、それらの複数の被制御回路に沿って配
線を設け、その配線の一端側からドライバ回路により駆
動制御信号を与え、その配線に接続された複数の被制御
回路を一斉に駆動することが行われる。その場合、複数
の被制御回路が接続された配線は、特に容量性の負荷が
大きく、配線の一端側に接続されたドライバ回路により
駆動される場合は、配線の他端側でその駆動制御信号の
形状が大きくなまることがある。
【０００３】図７は、従来の駆動回路の一例を示す図で
ある。この例では、駆動制御信号を発生する信号発生回
路１０の駆動制御信号１１が、ドライバ回路２０に与え
られ、そのタイミングで配線１００の一端側がドライバ
回路２０により駆動される。配線１００は、その配線に
沿って設けられた被制御回路３１〜３６にその駆動制御
信号を供給する。被制御回路３０は、例えば図示しない
別の入力信号を与えられ、駆動制御信号の発生回路１０
が発生する駆動制御信号のタイミングで一斉に所定の動
作を行う。
ある。この例では、駆動制御信号を発生する信号発生回
路１０の駆動制御信号１１が、ドライバ回路２０に与え
られ、そのタイミングで配線１００の一端側がドライバ
回路２０により駆動される。配線１００は、その配線に
沿って設けられた被制御回路３１〜３６にその駆動制御
信号を供給する。被制御回路３０は、例えば図示しない
別の入力信号を与えられ、駆動制御信号の発生回路１０
が発生する駆動制御信号のタイミングで一斉に所定の動
作を行う。
【０００４】
【発明が解決しようとする課題】近年の半導体装置の高
集積化に伴い、上記の配線１００の幅や厚みが小さくな
る傾向にある。特に、多層化の要請から下層側にある配
線の厚みは薄くなる傾向にあり、一方占有面積の問題か
ら配線の幅を大きくすることは制限される。従って、配
線１００の抵抗は大きくなる傾向にある。しかも、非常
に多くの被制御回路３０に駆動制御信号を供給する場合
は、上記配線１００の長さは長くなり、それに接続され
る被制御回路の入力端子の負荷容量により、配線１００
は大きな駆動負荷を有する。
集積化に伴い、上記の配線１００の幅や厚みが小さくな
る傾向にある。特に、多層化の要請から下層側にある配
線の厚みは薄くなる傾向にあり、一方占有面積の問題か
ら配線の幅を大きくすることは制限される。従って、配
線１００の抵抗は大きくなる傾向にある。しかも、非常
に多くの被制御回路３０に駆動制御信号を供給する場合
は、上記配線１００の長さは長くなり、それに接続され
る被制御回路の入力端子の負荷容量により、配線１００
は大きな駆動負荷を有する。
【０００５】図８は、図７の配線１００のドライバ回路
２０の出力側に近い点Ａでの信号波形と、反対側の先端
部に近い点Ｂでの信号波形とを示す図である。ドライバ
回路２０に近い点Ａでは、図中の実線に示される通り比
較的シャープな波形になるが、配線１００の先端側の点
Ｂでは、図中の破線に示される通りかなりなまった波形
になる。この現象は、被制御回路３０の数が多ければ多
いほど、更に配線１００の長さが長ければ長い程顕著に
なる。即ち、配線のＣＲ時定数の増大に伴い信号波形の
なまりが顕著になる。従って、図７中点Ａ付近に配置さ
れる被制御回路３１は信号発生回路１０の出力と同等の
タイミングで駆動制御されるが、点Ｂ付近に接続される
被制御回路３６はそれよりかなり遅れたタイミングで駆
動制御される。
２０の出力側に近い点Ａでの信号波形と、反対側の先端
部に近い点Ｂでの信号波形とを示す図である。ドライバ
回路２０に近い点Ａでは、図中の実線に示される通り比
較的シャープな波形になるが、配線１００の先端側の点
Ｂでは、図中の破線に示される通りかなりなまった波形
になる。この現象は、被制御回路３０の数が多ければ多
いほど、更に配線１００の長さが長ければ長い程顕著に
なる。即ち、配線のＣＲ時定数の増大に伴い信号波形の
なまりが顕著になる。従って、図７中点Ａ付近に配置さ
れる被制御回路３１は信号発生回路１０の出力と同等の
タイミングで駆動制御されるが、点Ｂ付近に接続される
被制御回路３６はそれよりかなり遅れたタイミングで駆
動制御される。
【０００６】かかる問題は、例えば、駆動制御信号が短
い期間のみで被制御回路を駆動制御したいといった要請
がある場合は、被制御回路３１と３６とで制御期間のタ
イミングが異なり、デバイス内で高速に制御する場合に
好ましくない。
い期間のみで被制御回路を駆動制御したいといった要請
がある場合は、被制御回路３１と３６とで制御期間のタ
イミングが異なり、デバイス内で高速に制御する場合に
好ましくない。
【０００７】そこで、本発明の目的は、上記従来の問題
点を解決し、駆動制御信号の伝播の遅延をなくした駆動
回路を提供することにある。
点を解決し、駆動制御信号の伝播の遅延をなくした駆動
回路を提供することにある。
【０００８】更に、本発明の目的は、ワード線駆動回路
の駆動制御信号の伝播遅延をなくした駆動回路を有する
半導体記憶回路を提供することにある。
の駆動制御信号の伝播遅延をなくした駆動回路を有する
半導体記憶回路を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成する為
に、本発明の駆動回路は、所定のタイミングで駆動信号
を発生する信号発生部と、該駆動信号に応答して、複数
の被制御回路が接続された第一の配線の一端側を駆動す
る第一のドライバ回路と、該駆動信号に応答して、前記
第一の配線より駆動負荷が小さい第二の配線の一端側を
駆動する第二のドライバ回路と、前記第二の配線の他端
側及び前記第一の配線の他端側に入力が接続され、前記
第一の配線の他端側と該第二の配線の他端側のレベルが
一致しない時に前記第一の配線の他端側を駆動する出力
端子を有する高速化ドライバ回路とを有することを特徴
とする。
に、本発明の駆動回路は、所定のタイミングで駆動信号
を発生する信号発生部と、該駆動信号に応答して、複数
の被制御回路が接続された第一の配線の一端側を駆動す
る第一のドライバ回路と、該駆動信号に応答して、前記
第一の配線より駆動負荷が小さい第二の配線の一端側を
駆動する第二のドライバ回路と、前記第二の配線の他端
側及び前記第一の配線の他端側に入力が接続され、前記
第一の配線の他端側と該第二の配線の他端側のレベルが
一致しない時に前記第一の配線の他端側を駆動する出力
端子を有する高速化ドライバ回路とを有することを特徴
とする。
【００１０】第二の配線がバイパス配線として駆動信号
を遅延することなく高速化ドライバ回路に与え、それに
応答して高速化ドライバ回路が第一の配線を駆動するこ
とで、駆動負荷が大きい第一の配線により供給される駆
動信号の伝播遅延をできるだけなくすことができる。
を遅延することなく高速化ドライバ回路に与え、それに
応答して高速化ドライバ回路が第一の配線を駆動するこ
とで、駆動負荷が大きい第一の配線により供給される駆
動信号の伝播遅延をできるだけなくすことができる。
【００１１】さらに、本発明における高速ドライブ回路
は、前記第一の配線の他端側をプルアップするプルアッ
プトランジスタと、プルダウンするプルダウントランジ
スタとを有し、該第一の配線の他端側がＬレベルで該第
二の配線の他端側がＨレベルの時に前記プルアップトラ
ンジスタを駆動し、前記第一の配線の他端側がＨレベル
で前記第二の配線の他端側がＬレベルの時に前記プルダ
ウントランジスタを駆動することを特徴とする。
は、前記第一の配線の他端側をプルアップするプルアッ
プトランジスタと、プルダウンするプルダウントランジ
スタとを有し、該第一の配線の他端側がＬレベルで該第
二の配線の他端側がＨレベルの時に前記プルアップトラ
ンジスタを駆動し、前記第一の配線の他端側がＨレベル
で前記第二の配線の他端側がＬレベルの時に前記プルダ
ウントランジスタを駆動することを特徴とする。
【００１２】上記の目的を達成するために、他の発明
は、複数のワード線と、複数のビット線と、それらの交
差部分に配置される複数のメモリセルとを有する半導体
記憶装置において、前記ワード線に接続され該ワード線
を駆動する複数のワード線駆動回路と、メモリのアドレ
スサイクルより短いワード線駆動制御信号を発生する駆
動信号発生部と、前記複数のワード線駆動回路に沿って
配置され、該ワード線駆動回路に前記ワード線駆動制御
信号を供給する第一の配線と、前記ワード線駆動制御信
号に応答して、該第一の配線の一端側を駆動する第一の
ドライバ回路と、前記第一の配線に沿って配置され、前
記第一の配線よりも駆動負荷が小さい第二の配線と、前
記ワード線駆動制御信号に応答して、該第二の配線の一
端側を駆動する第二のドライバ回路と、前記第二の配線
の他端側及び前記第一の配線の他端側に入力が接続さ
れ、前記第一の配線の他端側と該第二の配線の他端側の
レベルが一致しない時に前記第一の配線の他端側を駆動
する出力端子を有する高速化ドライバ回路とを有するこ
とを特徴とする。
は、複数のワード線と、複数のビット線と、それらの交
差部分に配置される複数のメモリセルとを有する半導体
記憶装置において、前記ワード線に接続され該ワード線
を駆動する複数のワード線駆動回路と、メモリのアドレ
スサイクルより短いワード線駆動制御信号を発生する駆
動信号発生部と、前記複数のワード線駆動回路に沿って
配置され、該ワード線駆動回路に前記ワード線駆動制御
信号を供給する第一の配線と、前記ワード線駆動制御信
号に応答して、該第一の配線の一端側を駆動する第一の
ドライバ回路と、前記第一の配線に沿って配置され、前
記第一の配線よりも駆動負荷が小さい第二の配線と、前
記ワード線駆動制御信号に応答して、該第二の配線の一
端側を駆動する第二のドライバ回路と、前記第二の配線
の他端側及び前記第一の配線の他端側に入力が接続さ
れ、前記第一の配線の他端側と該第二の配線の他端側の
レベルが一致しない時に前記第一の配線の他端側を駆動
する出力端子を有する高速化ドライバ回路とを有するこ
とを特徴とする。
【００１３】かかる構成にすることで、各ワード線ドラ
イバ回路は、ほぼ同じタイミングで駆動される。
イバ回路は、ほぼ同じタイミングで駆動される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１５】図１は、本実施の形態例の駆動回路の原理
図である。この例では、複数の被制御回路が接続された
配線１００と別に、その配線１００よりも駆動負荷が軽
い第二の配線１１０を設け、その第二の配線１１０をド
ライバ回路４０で一端側から駆動する。従って、ドライ
バ４０からの信号は点Ｃから点Ｄに遅延することなく伝
播する。そして、第二の配線１１０の他端側に高速化ド
ライバ回路５０を設けて、遅延することなく伝播してき
た信号に応答して、第一の配線１００の他端側を駆動す
る。
図である。この例では、複数の被制御回路が接続された
配線１００と別に、その配線１００よりも駆動負荷が軽
い第二の配線１１０を設け、その第二の配線１１０をド
ライバ回路４０で一端側から駆動する。従って、ドライ
バ４０からの信号は点Ｃから点Ｄに遅延することなく伝
播する。そして、第二の配線１１０の他端側に高速化ド
ライバ回路５０を設けて、遅延することなく伝播してき
た信号に応答して、第一の配線１００の他端側を駆動す
る。
【００１６】また、この高速化ドライバ回路５０は、第
一の配線１００の点Ｂの部分の信号伝播の遅れを取り戻
す為に動作し、特に、第一の配線１００の点Ｂの部分の
信号レベルと第二の配線１１０の点Ｄの部分の信号レベ
ルとが異なる時に、第一の配線１００の他端側を駆動す
る様に動作する。従って、定常状態の時には、高速化ド
ライバ回路５０はドライブ動作はしない。
一の配線１００の点Ｂの部分の信号伝播の遅れを取り戻
す為に動作し、特に、第一の配線１００の点Ｂの部分の
信号レベルと第二の配線１１０の点Ｄの部分の信号レベ
ルとが異なる時に、第一の配線１００の他端側を駆動す
る様に動作する。従って、定常状態の時には、高速化ド
ライバ回路５０はドライブ動作はしない。
【００１７】図２は、図１の駆動回路における動作を説
明するための各点の信号波形図である。上記した通り、
第二の配線１１０には被制御回路が接続されず、またデ
バイス構造上、その抵抗が低く、全体の負荷が第一の配
線１００よりも小さくなる様に構成されている。従っ
て、ドライバ回路４０により第二の配線１１０に与えら
れた信号は、点Ｃと点Ｄとでほとんど遅延時間はなく立
ち上がり、立ち下がる。一方、ドライバ回路２０により
第一の配線１００に与えられた信号は、点Ａでは、点Ｃ
と同等のタイミングで立ち上がり、立ち下がる。そし
て、点Ｂでは、多少の遅延はあるが、高速化ドライバ回
路５０により点Ｄでの信号に応答して駆動されるので、
従来の様に立ち上がりと立ち下がりの傾斜がなだらかに
なることはなく、比較的急峻な立ち上がりと立ち下がり
の信号になる。
明するための各点の信号波形図である。上記した通り、
第二の配線１１０には被制御回路が接続されず、またデ
バイス構造上、その抵抗が低く、全体の負荷が第一の配
線１００よりも小さくなる様に構成されている。従っ
て、ドライバ回路４０により第二の配線１１０に与えら
れた信号は、点Ｃと点Ｄとでほとんど遅延時間はなく立
ち上がり、立ち下がる。一方、ドライバ回路２０により
第一の配線１００に与えられた信号は、点Ａでは、点Ｃ
と同等のタイミングで立ち上がり、立ち下がる。そし
て、点Ｂでは、多少の遅延はあるが、高速化ドライバ回
路５０により点Ｄでの信号に応答して駆動されるので、
従来の様に立ち上がりと立ち下がりの傾斜がなだらかに
なることはなく、比較的急峻な立ち上がりと立ち下がり
の信号になる。
【００１８】図３は、本実施の形態例の駆動回路の詳細
回路図の例である。駆動制御信号の発生回路１０は、外
部信号１８の立ち上がりエッジを検出して、３段のイン
バータ回路１２、１３、１４の遅延時間分の幅を持つパ
ルス信号１１を生成する。第一のドライバ回路２０は、
信号発生回路１０が発生した駆動制御信号１１を与えら
れて第一の配線１００に駆動制御信号を転送する。その
構成は、２つのインバータ回路２１、２２からなる。第
二のドライバ回路４０は、同様に、信号発生回路１０が
発生した駆動制御信号１１を与えられて第二の配線１１
０に駆動制御信号を転送する。その構成は、２つのイン
バータ回路４１、４２からなる。
回路図の例である。駆動制御信号の発生回路１０は、外
部信号１８の立ち上がりエッジを検出して、３段のイン
バータ回路１２、１３、１４の遅延時間分の幅を持つパ
ルス信号１１を生成する。第一のドライバ回路２０は、
信号発生回路１０が発生した駆動制御信号１１を与えら
れて第一の配線１００に駆動制御信号を転送する。その
構成は、２つのインバータ回路２１、２２からなる。第
二のドライバ回路４０は、同様に、信号発生回路１０が
発生した駆動制御信号１１を与えられて第二の配線１１
０に駆動制御信号を転送する。その構成は、２つのイン
バータ回路４１、４２からなる。
【００１９】第一の配線１００を通じて駆動制御信号１
１が与えられる被制御回路３０は、この例では、それぞ
れＮＡＮＤゲート３１１、３２１....３６１とインバー
タ３１２、３２２....３２６で構成される。このＮＡＮ
Ｄゲートの一方の入力端子に第一の配線１００が接続さ
れる。そして、ＮＡＮＤゲートの他方の入力端子には、
適宜それぞれの制御信号が与えられる。
１が与えられる被制御回路３０は、この例では、それぞ
れＮＡＮＤゲート３１１、３２１....３６１とインバー
タ３１２、３２２....３２６で構成される。このＮＡＮ
Ｄゲートの一方の入力端子に第一の配線１００が接続さ
れる。そして、ＮＡＮＤゲートの他方の入力端子には、
適宜それぞれの制御信号が与えられる。
【００２０】図３に示した駆動回路の例には、高速化ド
ライバ回路５０の詳細回路例が示されている。この高速
化ドライバ回路は、プルダウン用の回路５１０とプルア
ップ用の回路５２０とからなる。プルダウン用の回路５
１０には、第一の配線１００を駆動するプルダウン用の
Ｎ型のＭＯＳトランジスタ５１１、ＮＯＲゲート５１
２、インバータ５１３を有する。インバータ５１３に
は、第一の配線１００の他端側（点Ｂ側）が入力として
与えられる。また、ＮＯＲゲート５１２には、第二の配
線１１０の他端側（点Ｄ側）とインバータ５１３の出力
がそれぞれ入力として与えられる。
ライバ回路５０の詳細回路例が示されている。この高速
化ドライバ回路は、プルダウン用の回路５１０とプルア
ップ用の回路５２０とからなる。プルダウン用の回路５
１０には、第一の配線１００を駆動するプルダウン用の
Ｎ型のＭＯＳトランジスタ５１１、ＮＯＲゲート５１
２、インバータ５１３を有する。インバータ５１３に
は、第一の配線１００の他端側（点Ｂ側）が入力として
与えられる。また、ＮＯＲゲート５１２には、第二の配
線１１０の他端側（点Ｄ側）とインバータ５１３の出力
がそれぞれ入力として与えられる。
【００２１】プルアップ用の回路５２０には、第一の配
線１００を駆動するプルアップ用のＰ型のＭＯＳトラン
ジスタ５２１、ＮＡＮＤゲート５２２、インバータ５２
３を有する。インバータ５２３には、第一の配線１００
の他端側（点Ｂ側）が入力として与えられる。また、Ｎ
ＡＮＤゲート５２２には、第二の配線１１０の他端側
（点Ｄ側）とインバータ５２３の出力がそれぞれ入力と
して与えられる。
線１００を駆動するプルアップ用のＰ型のＭＯＳトラン
ジスタ５２１、ＮＡＮＤゲート５２２、インバータ５２
３を有する。インバータ５２３には、第一の配線１００
の他端側（点Ｂ側）が入力として与えられる。また、Ｎ
ＡＮＤゲート５２２には、第二の配線１１０の他端側
（点Ｄ側）とインバータ５２３の出力がそれぞれ入力と
して与えられる。
【００２２】図４は、駆動制御信号１１の立ち下がりと
立ち上がりにおける、図３の各部分の信号波形を示す図
である。今仮に、駆動制御信号１１が立ち下がる場合の
動作を説明する。図４に示される通り、駆動制御信号１
１の立ち下がりに応答して、インバータ２１と４１の出
力２３と４３とが、インバータ１段分の遅れをもって立
ち上がる。従って、第一と第二のドライバ回路２０と４
０に近い点Ａと点Ｃとがインバータ２２、４２分の遅れ
をもって立ち下がる。この時、負荷が軽い第二の配線１
１０の点Ｄにおいても、ほとんどの遅延を伴わずに信号
が立ち下がる。
立ち上がりにおける、図３の各部分の信号波形を示す図
である。今仮に、駆動制御信号１１が立ち下がる場合の
動作を説明する。図４に示される通り、駆動制御信号１
１の立ち下がりに応答して、インバータ２１と４１の出
力２３と４３とが、インバータ１段分の遅れをもって立
ち上がる。従って、第一と第二のドライバ回路２０と４
０に近い点Ａと点Ｃとがインバータ２２、４２分の遅れ
をもって立ち下がる。この時、負荷が軽い第二の配線１
１０の点Ｄにおいても、ほとんどの遅延を伴わずに信号
が立ち下がる。
【００２３】但し、その時点では配線１００の負荷が大
きいために、点Ｂでの信号レベルはＨレベルのままであ
る。従って、インバータ５１３の出力５１４はＬレベル
であり、点Ｄの信号レベルのＬレベルにより、ＮＯＲゲ
ート５１２の出力５１５は一時的にＨレベルに上昇す
る。この出力５１５のＨレベルにより、プルダウン用の
Ｎ型のトランジスタ５１１が導通し、第一の配線１００
の他端側（点Ｂ側）のレベルを立ち下げる。従って、点
Ｂでの信号レベルは、図４にＢで示した通り、従来ＢＯ
の如く鈍い立ち下がり特性を示していたのに対して、こ
の高速化ドライバ回路５０により急峻に立ち下がる。
きいために、点Ｂでの信号レベルはＨレベルのままであ
る。従って、インバータ５１３の出力５１４はＬレベル
であり、点Ｄの信号レベルのＬレベルにより、ＮＯＲゲ
ート５１２の出力５１５は一時的にＨレベルに上昇す
る。この出力５１５のＨレベルにより、プルダウン用の
Ｎ型のトランジスタ５１１が導通し、第一の配線１００
の他端側（点Ｂ側）のレベルを立ち下げる。従って、点
Ｂでの信号レベルは、図４にＢで示した通り、従来ＢＯ
の如く鈍い立ち下がり特性を示していたのに対して、こ
の高速化ドライバ回路５０により急峻に立ち下がる。
【００２４】従って、点Ａの信号により駆動制御される
ＮＡＮＤゲート３１１と点Ｂの信号により駆動制御され
るＮＡＮＤゲート３６１との動作は、僅かの遅延のずれ
を伴うだけである。そして、点Ｂの信号レベルが急峻に
立ち下がるのに伴い、インバータ５１３の出力５１４は
立ち上がり、ＮＯＲゲート５１２の出力５１５を立ち下
げる。その結果、プルダウン用のトランジスタ５１１は
非導通となる。
ＮＡＮＤゲート３１１と点Ｂの信号により駆動制御され
るＮＡＮＤゲート３６１との動作は、僅かの遅延のずれ
を伴うだけである。そして、点Ｂの信号レベルが急峻に
立ち下がるのに伴い、インバータ５１３の出力５１４は
立ち上がり、ＮＯＲゲート５１２の出力５１５を立ち下
げる。その結果、プルダウン用のトランジスタ５１１は
非導通となる。
【００２５】即ち、図４中に示したｔdownに期間だけノ
ード５１５に発生するパルス信号により、プルダウント
ランジスタ５１１が過渡的に導通するだけである。従っ
て、高速化ドライバ回路５０は、その後ノード１１がＨ
レベルになったときに配線１００を駆動するドライバ回
路２０と競合することはなく、従って、電源からグラン
ドに向かって流れる貫通電流は発生しない。
ード５１５に発生するパルス信号により、プルダウント
ランジスタ５１１が過渡的に導通するだけである。従っ
て、高速化ドライバ回路５０は、その後ノード１１がＨ
レベルになったときに配線１００を駆動するドライバ回
路２０と競合することはなく、従って、電源からグラン
ドに向かって流れる貫通電流は発生しない。
【００２６】次に、駆動制御信号１１が立ち上がる時の
駆動回路の動作について説明する。まず、駆動制御信号
１１が立ち上がると、遅延してインバータ出力２３、４
３が立ち下がる。そして、それに伴い、第一の配線１０
０の点Ａと第二の配線１１０の点ＣおよびＤが立ち上が
る。その時、第一の配線１００の点Ｂでの信号レベルが
Ｌレベルのままであるので、インバータ５２３の出力５
２４はＨレベルのままである。そこで、点Ｄの信号もＨ
レベルになり、ＮＡＮＤゲート５２２の出力５２５は立
ち下がり、Ｐ型のプルアップトランジスタ５２１が導通
し、第一の配線１１０の他端側（点Ｂ側）のレベルを引
き上げる。従って、点Ｂが急峻に立ち上がる。図４中に
示した様に、従来のＢＯの如き緩慢な立ち上がり特性で
はなく、Ｂで示した通り急峻な立ち上がり特性となる。
駆動回路の動作について説明する。まず、駆動制御信号
１１が立ち上がると、遅延してインバータ出力２３、４
３が立ち下がる。そして、それに伴い、第一の配線１０
０の点Ａと第二の配線１１０の点ＣおよびＤが立ち上が
る。その時、第一の配線１００の点Ｂでの信号レベルが
Ｌレベルのままであるので、インバータ５２３の出力５
２４はＨレベルのままである。そこで、点Ｄの信号もＨ
レベルになり、ＮＡＮＤゲート５２２の出力５２５は立
ち下がり、Ｐ型のプルアップトランジスタ５２１が導通
し、第一の配線１１０の他端側（点Ｂ側）のレベルを引
き上げる。従って、点Ｂが急峻に立ち上がる。図４中に
示した様に、従来のＢＯの如き緩慢な立ち上がり特性で
はなく、Ｂで示した通り急峻な立ち上がり特性となる。
【００２７】その後、点Ｂの立ち上がりに伴い、インバ
ータ５２３の出力５２４が立ち下がり、ＮＡＮＤゲート
５２２の出力５２５はＨレベルとなり、Ｐ型のトランジ
スタ５２１は非導通となる。即ち、図４中の期間ｔupの
間に出力５２５に発生する負のパルス信号により、過渡
的にＰ型のトランジスタ５２１が導通して、第一の配線
１００の他端側のレベルを急峻に引き上げる。定常状態
では、Ｐ型のトランジスタ５２１はオフのままであるの
で、その後ノード１１がＬレベルになったときに配線１
００を駆動するドライバ回路２０と競合することはな
く、従って、電源からグランドに向かって流れる貫通電
流は発生しない。
ータ５２３の出力５２４が立ち下がり、ＮＡＮＤゲート
５２２の出力５２５はＨレベルとなり、Ｐ型のトランジ
スタ５２１は非導通となる。即ち、図４中の期間ｔupの
間に出力５２５に発生する負のパルス信号により、過渡
的にＰ型のトランジスタ５２１が導通して、第一の配線
１００の他端側のレベルを急峻に引き上げる。定常状態
では、Ｐ型のトランジスタ５２１はオフのままであるの
で、その後ノード１１がＬレベルになったときに配線１
００を駆動するドライバ回路２０と競合することはな
く、従って、電源からグランドに向かって流れる貫通電
流は発生しない。
【００２８】上記の通り、第一の配線１００の点Ａと点
Ｂでの信号が僅かの遅延はあるが、共に急峻な立ち上が
りと立ち下がり特性をもつので、それにより駆動制御さ
れる被制御回路のＮＡＮＤゲート３１１と３６１とは、
ほとんど遅延なく動作する。
Ｂでの信号が僅かの遅延はあるが、共に急峻な立ち上が
りと立ち下がり特性をもつので、それにより駆動制御さ
れる被制御回路のＮＡＮＤゲート３１１と３６１とは、
ほとんど遅延なく動作する。
【００２９】図５は、上記の駆動回路を有するクロック
ド・ワード方式で動作する半導体記憶装置の全体構成図
である。また、図６は、その詳細部分図である。図５に
示された半導体記憶装置６０は、スタティック型のメモ
リの例である。行アドレスをデコードする行デコータ６
１の出力と、駆動制御信号の発生回路１０の出力とによ
り各ワード線ＷＬ１〜ＷＬｍが駆動される。メモリセル
アレイ６２内には、複数のワード線ＷＬ１〜ＷＬｍと、
それに交差する複数のビット線対ＢＬ１〜ＢＬｎが配置
される。そして、それらの交差部分にメモリセルＭＣが
設けられる。
ド・ワード方式で動作する半導体記憶装置の全体構成図
である。また、図６は、その詳細部分図である。図５に
示された半導体記憶装置６０は、スタティック型のメモ
リの例である。行アドレスをデコードする行デコータ６
１の出力と、駆動制御信号の発生回路１０の出力とによ
り各ワード線ＷＬ１〜ＷＬｍが駆動される。メモリセル
アレイ６２内には、複数のワード線ＷＬ１〜ＷＬｍと、
それに交差する複数のビット線対ＢＬ１〜ＢＬｎが配置
される。そして、それらの交差部分にメモリセルＭＣが
設けられる。
【００３０】ビット線対ＢＬは、コラム選択ゲート６３
１〜６３ｎを介してセンスアンプ６４に接続される。セ
ンスアンプ回路６４には入出力端子Ｄout ／Ｄinが接続
される。Ｙ１〜Ｙｎは、コラム選択信号であり、図示し
ないコラムデコーダの出力である。
１〜６３ｎを介してセンスアンプ６４に接続される。セ
ンスアンプ回路６４には入出力端子Ｄout ／Ｄinが接続
される。Ｙ１〜Ｙｎは、コラム選択信号であり、図示し
ないコラムデコーダの出力である。
【００３１】このメモリにおいて、各ワード線は、それ
ぞれのワードドライバ回路により選択される。例えば、
ワード線ＷＬ１は、ワードドライバ回路３１３，３１
４，３１５により駆動される。同様に、ワード線ＷＬ２
は、ワードドライバ回路３２３、３２４，３２５により
駆動される。
ぞれのワードドライバ回路により選択される。例えば、
ワード線ＷＬ１は、ワードドライバ回路３１３，３１
４，３１５により駆動される。同様に、ワード線ＷＬ２
は、ワードドライバ回路３２３、３２４，３２５により
駆動される。
【００３２】これらのワードドライバ回路は、図１及び
図３で説明した被制御回路に対応する。これらのワード
ドライバ回路は、駆動制御信号発生回路１０により生成
され、ドライバ回路２０により第一の配線１００に送出
される駆動制御信号のタイミングで動作する。したがっ
て、行デコーダ６１により１本のワード線が選択され、
第一の配線１００に与えられる駆動制御信号のタイミン
グで、ワード線が一定期間だけ立ち上げられる。例え
ば、１サイクル期間の間のごく一部の期間のみ駆動制御
信号が第一の配線１００に与えられると、ワード線は、
そのごく一部の期間のみ選択レベルに立ち上げられる。
図３で説明した被制御回路に対応する。これらのワード
ドライバ回路は、駆動制御信号発生回路１０により生成
され、ドライバ回路２０により第一の配線１００に送出
される駆動制御信号のタイミングで動作する。したがっ
て、行デコーダ６１により１本のワード線が選択され、
第一の配線１００に与えられる駆動制御信号のタイミン
グで、ワード線が一定期間だけ立ち上げられる。例え
ば、１サイクル期間の間のごく一部の期間のみ駆動制御
信号が第一の配線１００に与えられると、ワード線は、
そのごく一部の期間のみ選択レベルに立ち上げられる。
【００３３】そして、この第一の配線１００は、ワード
駆動回路に沿ってコラム方向に延びる配線であり、多く
のワード駆動回路が接続される。したがって、その負荷
は大きくなる。そこで、第二の配線１１０を平行に配置
し、その一端をドライバ４０で駆動し、その他端側に設
けた高速化ドライバ回路５０により、第一の配線１００
の他端側を駆動する。この高速化ドライバ回路５０は、
上記した通り、第一の配線１００の他端側が未だ立ち上
がっていない期間と、未だ立ち下がっていない期間の
み、当該第一の配線１００の他端側を駆動する。したが
って、ワードドライバ回路の動作のタイミングは、ほぼ
同一のタイミングとなる。
駆動回路に沿ってコラム方向に延びる配線であり、多く
のワード駆動回路が接続される。したがって、その負荷
は大きくなる。そこで、第二の配線１１０を平行に配置
し、その一端をドライバ４０で駆動し、その他端側に設
けた高速化ドライバ回路５０により、第一の配線１００
の他端側を駆動する。この高速化ドライバ回路５０は、
上記した通り、第一の配線１００の他端側が未だ立ち上
がっていない期間と、未だ立ち下がっていない期間の
み、当該第一の配線１００の他端側を駆動する。したが
って、ワードドライバ回路の動作のタイミングは、ほぼ
同一のタイミングとなる。
【００３４】図６に、メモリセルの詳細回路図の例が示
される。このメモリセルＭＣは、６トランジスタから構
成される。Ｎ型のトランジスタ７０，７１とＰ型のトラ
ンジスタ７２，７３とからなるＣＭＯＳインバータがそ
れぞれゲートとドレインとを交差接続している。そし
て、Ｎ型のトランジスタ７４，７５によりメモリセルが
ビット線対ＢＬ１に接続される。上記した一部の期間の
みワード線ＷＬが選択レベルに駆動されることにより、
メモリセルＭＣのトランジスタ７４，７５は、一部の期
間のみ導通する。
される。このメモリセルＭＣは、６トランジスタから構
成される。Ｎ型のトランジスタ７０，７１とＰ型のトラ
ンジスタ７２，７３とからなるＣＭＯＳインバータがそ
れぞれゲートとドレインとを交差接続している。そし
て、Ｎ型のトランジスタ７４，７５によりメモリセルが
ビット線対ＢＬ１に接続される。上記した一部の期間の
みワード線ＷＬが選択レベルに駆動されることにより、
メモリセルＭＣのトランジスタ７４，７５は、一部の期
間のみ導通する。
【００３５】トランジスタ７４，７５が導通することに
より、ビット線ＢＬをメモリセルのデータを記憶してい
るトランジスタ７０，７１の一方及びトランジスタ７
２，７３の一方が駆動し、それをセンスアンプ回路６４
が検出する。したがって、トランジスタ７４または７５
からの電流の流入により、記憶データに応じてＨまたは
Ｌレベルであったノードｎ１，ｎ２のレベルが不安定と
なり、ワード線を長期間にわたって選択レベルにすると
記憶データの反転を招く。したがって、ワード線を選択
レベルにしてトランジスタ７４，７５を導通させる期間
はできるだけ短くしたほうが良い。更に、ある程度メモ
リセルのトランジスタ７０，７１，７２，７３によりビ
ット線が駆動されれば、センスアンプ回路６４が検出す
ることができる。その場合は、必要最小限の時間だけ駆
動させることで、メモリセルのビット線駆動による消費
電力を最小限に抑えることができる。そこで、上記した
クロックド・ワード方式により、ワード線が駆動される
のである。
より、ビット線ＢＬをメモリセルのデータを記憶してい
るトランジスタ７０，７１の一方及びトランジスタ７
２，７３の一方が駆動し、それをセンスアンプ回路６４
が検出する。したがって、トランジスタ７４または７５
からの電流の流入により、記憶データに応じてＨまたは
Ｌレベルであったノードｎ１，ｎ２のレベルが不安定と
なり、ワード線を長期間にわたって選択レベルにすると
記憶データの反転を招く。したがって、ワード線を選択
レベルにしてトランジスタ７４，７５を導通させる期間
はできるだけ短くしたほうが良い。更に、ある程度メモ
リセルのトランジスタ７０，７１，７２，７３によりビ
ット線が駆動されれば、センスアンプ回路６４が検出す
ることができる。その場合は、必要最小限の時間だけ駆
動させることで、メモリセルのビット線駆動による消費
電力を最小限に抑えることができる。そこで、上記した
クロックド・ワード方式により、ワード線が駆動される
のである。
【００３６】そして、選択されたメモリセルがビット線
を駆動した後に、センスアンプ回路６４がその状態を検
出して、外部に出力される。そのため、複数のワード線
が駆動されるタイミングをできるだけあわせることが要
求される。本発明の実施の形態例で示した駆動回路を利
用することにより、駆動制御信号を第一の配線１００を
通じて各ワード線駆動回路にほぼ同一のタイミングで供
給することができる。
を駆動した後に、センスアンプ回路６４がその状態を検
出して、外部に出力される。そのため、複数のワード線
が駆動されるタイミングをできるだけあわせることが要
求される。本発明の実施の形態例で示した駆動回路を利
用することにより、駆動制御信号を第一の配線１００を
通じて各ワード線駆動回路にほぼ同一のタイミングで供
給することができる。
【００３７】図６の６５１，６５２，６５ｍは、行デコ
ーダ回路例であり、その出力はワードドライバ回路のＮ
ＯＲゲート３１３，３２３，３ｍ３に与えられる。
ーダ回路例であり、その出力はワードドライバ回路のＮ
ＯＲゲート３１３，３２３，３ｍ３に与えられる。
【００３８】第一の配線１００は、複数のワードドライ
バ回路に接続されるので、その駆動負荷は大きい。一
方、第二の配線１１０は、高速化ドライバ５０をできる
だけ早いタイミングで駆動させるために、できるだけ駆
動負荷を小さくする様に構成される。例えば、一般に半
導体装置は、下層側の配線は比較的薄い配線層で構成さ
れる。これは多層化される時の上層の凹凸をできるだけ
小さくするためである。そこで、上記の第一の配線１０
０を下層側の配線層で実現し、第二の配線１１０を上層
側の配線層で実現することが好ましい。
バ回路に接続されるので、その駆動負荷は大きい。一
方、第二の配線１１０は、高速化ドライバ５０をできる
だけ早いタイミングで駆動させるために、できるだけ駆
動負荷を小さくする様に構成される。例えば、一般に半
導体装置は、下層側の配線は比較的薄い配線層で構成さ
れる。これは多層化される時の上層の凹凸をできるだけ
小さくするためである。そこで、上記の第一の配線１０
０を下層側の配線層で実現し、第二の配線１１０を上層
側の配線層で実現することが好ましい。
【００３９】或いは、第二の配線構造を、第一の配線よ
りも抵抗値が低い材料からなる配線とすることでも良
い。更に、必要な場合は、第二の配線１１０を駆動する
ドライバ回路４０の駆動能力を大きくするために、駆動
トランジスタを大きいサイズにすることでも良い。
りも抵抗値が低い材料からなる配線とすることでも良
い。更に、必要な場合は、第二の配線１１０を駆動する
ドライバ回路４０の駆動能力を大きくするために、駆動
トランジスタを大きいサイズにすることでも良い。
【００４０】
【発明の効果】以上説明した通り、本発明によれば、駆
動制御信号を複数の被制御回路に供給する第一の配線に
加えて、第二の配線を設け、第二の配線の一端側を第一
の配線ど同様にドライバ回路で駆動し、第二の配線の他
端側に設けた高速化ドライバ回路により、第二の配線の
他端側のレベルと第一の配線の他端側のレベルとがこと
なる期間だけ、第一の配線の他端側を駆動することがで
きる。したがって、少ない消費電流で、複数の被制御回
路にほぼ同等のタイミングで駆動制御信号を第一の配線
から与えることができる。
動制御信号を複数の被制御回路に供給する第一の配線に
加えて、第二の配線を設け、第二の配線の一端側を第一
の配線ど同様にドライバ回路で駆動し、第二の配線の他
端側に設けた高速化ドライバ回路により、第二の配線の
他端側のレベルと第一の配線の他端側のレベルとがこと
なる期間だけ、第一の配線の他端側を駆動することがで
きる。したがって、少ない消費電流で、複数の被制御回
路にほぼ同等のタイミングで駆動制御信号を第一の配線
から与えることができる。
【００４１】上記の駆動回路をメモリセルのクロックド
・ワード方式に利用することにより、消費電力が少なく
記憶データの反転を防止した半導体記憶装置を提供する
ことができる。
・ワード方式に利用することにより、消費電力が少なく
記憶データの反転を防止した半導体記憶装置を提供する
ことができる。
【図１】本実施の形態例の駆動回路の原理図である。
【図２】図１の駆動回路における動作を説明するための
各点の信号波形図である。
各点の信号波形図である。
【図３】本実施の形態例の駆動回路の詳細回路図の例で
ある。
ある。
【図４】駆動制御信号１１の立ち下がりと立ち上がりに
おける、図３の各部分の信号波形を示す図である。
おける、図３の各部分の信号波形を示す図である。
【図５】駆動回路を有するクロックド・ワード方式で動
作する半導体記憶装置の全体構成図である。
作する半導体記憶装置の全体構成図である。
【図６】図６の半導体記憶装置の詳細部分図である。
【図７】従来の駆動回路の一例を示す図である。
【図８】配線１００のドライバ回路２０の出力側に近い
点Ａでの信号波形と、反対側の先端部に近い点Ｂでの信
号波形とを示す図である。
点Ａでの信号波形と、反対側の先端部に近い点Ｂでの信
号波形とを示す図である。
１０ 信号発生部 ２０ 第一のドライバ回路 ３０ 被制御回路 ４０ 第二のドライバ回路 ５０ 高速化ドライバ回路 １００ 第一の配線 １１０ 第二の配線
Claims (5)
- 【請求項１】所定のタイミングで駆動信号を発生する信
号発生部と、 該駆動信号に応答して、複数の被制御回路が接続された
第一の配線の一端側を駆動する第一のドライバ回路と、 該駆動信号に応答して、前記第一の配線より駆動負荷が
小さい第二の配線の一端側を駆動する第二のドライバ回
路と、 前記第二の配線の他端側及び前記第一の配線の他端側に
入力が接続され、前記第一の配線の他端側と該第二の配
線の他端側のレベルが一致しない時に前記第一の配線の
他端側を駆動する出力端子を有する高速化ドライバ回路
とを有する駆動回路。 - 【請求項２】請求項１において、 前記高速ドライブ回路は、 前記第一の配線の他端側をプルアップするプルアップト
ランジスタと、プルダウンするプルダウントランジスタ
とを有し、該第一の配線の他端側がＬレベルで該第二の
配線の他端側がＨレベルの時に前記プルアップトランジ
スタを駆動し、前記第一の配線の他端側がＨレベルで前
記第二の配線の他端側がＬレベルの時に前記プルダウン
トランジスタを駆動することを特徴とする駆動回路。 - 【請求項３】複数のワード線と、複数のビット線と、そ
れらの交差部分に配置される複数のメモリセルとを有す
る半導体記憶装置において、 前記ワード線に接続され該ワード線を駆動する複数のワ
ード線駆動回路と、 メモリのアドレスサイクルより短いワード線駆動制御信
号を発生する駆動信号発生部と、 前記複数のワード線駆動回路に沿って配置され、該ワー
ド線駆動回路に前記ワード線駆動制御信号を供給する第
一の配線と、 前記ワード線駆動制御信号に応答して、該第一の配線の
一端側を駆動する第一のドライバ回路と、 前記第一の配線に沿って配置され、前記第一の配線より
も駆動負荷が小さい第二の配線と、 前記ワード線駆動制御信号に応答して、該第二の配線の
一端側を駆動する第二のドライバ回路と、 前記第二の配線の他端側及び前記第一の配線の他端側に
入力が接続され、前記第一の配線の他端側と該第二の配
線の他端側のレベルが一致しない時に前記第一の配線の
他端側を駆動する出力端子を有する高速化ドライバ回路
とを有することを特徴とする半導体記憶装置。 - 【請求項４】請求項３において、 前記高速化ドライバ回路は、 前記第一の配線の他端側をプルアップするプルアップト
ランジスタと、プルダウンするプルダウントランジスタ
とを有し、該第一の配線の他端側がＬレベルで該第二の
配線の他端側がＨレベルの時に前記プルアップトランジ
スタを駆動し、前記第一の配線の他端側がＨレベルで前
記第二の配線の他端側がＬレベルの時に前記プルダウン
トランジスタを駆動することを特徴とする半導体記憶装
置。 - 【請求項５】請求項３において、 前記ワード線駆動回路は、 ワード線のデコーダ回路の出力信号と前記第一の配線を
介して供給されるワード線駆動制御信号とを入力し、選
択されたワード線を前記ワード線駆動制御信号のタイミ
ングで駆動することを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05876697A JP3862346B2 (ja) | 1997-03-13 | 1997-03-13 | 駆動回路及びそれを利用した半導体記憶装置 |
| US08/914,778 US5896343A (en) | 1997-03-13 | 1997-08-20 | Semiconductor memory device having additional driver circuit for reducing signal propagation delay |
| DE69726113T DE69726113T2 (de) | 1997-03-13 | 1997-09-05 | Treiberschaltung und Halbleiterspeicheranordnung damit |
| EP97115377A EP0865042B1 (en) | 1997-03-13 | 1997-09-05 | Drive circuit, and semiconductor memory device that utilizes same |
| KR1019970047647A KR100291957B1 (ko) | 1997-03-13 | 1997-09-19 | 구동회로및이것을이용한반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05876697A JP3862346B2 (ja) | 1997-03-13 | 1997-03-13 | 駆動回路及びそれを利用した半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10255477A true JPH10255477A (ja) | 1998-09-25 |
| JP3862346B2 JP3862346B2 (ja) | 2006-12-27 |
Family
ID=13093679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05876697A Expired - Lifetime JP3862346B2 (ja) | 1997-03-13 | 1997-03-13 | 駆動回路及びそれを利用した半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5896343A (ja) |
| EP (1) | EP0865042B1 (ja) |
| JP (1) | JP3862346B2 (ja) |
| KR (1) | KR100291957B1 (ja) |
| DE (1) | DE69726113T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228470A (ja) * | 2006-02-27 | 2007-09-06 | Sony Corp | 半導体装置 |
| US8441828B2 (en) | 2009-08-03 | 2013-05-14 | Renesas Electronics Corporation | Content addressable memory |
| JP2020181626A (ja) * | 2019-04-26 | 2020-11-05 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の駆動方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0865042A3 (en) | 1999-05-12 |
| DE69726113D1 (de) | 2003-12-18 |
| DE69726113T2 (de) | 2004-07-22 |
| EP0865042B1 (en) | 2003-11-12 |
| US5896343A (en) | 1999-04-20 |
| KR19980079369A (ko) | 1998-11-25 |
| JP3862346B2 (ja) | 2006-12-27 |
| KR100291957B1 (ko) | 2001-06-01 |
| EP0865042A2 (en) | 1998-09-16 |
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| Date | Code | Title | Description |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091006 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091006 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101006 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101006 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111006 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111006 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111006 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121006 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121006 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131006 Year of fee payment: 7 |
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