JP2008065085A - 電子装置 - Google Patents
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Abstract
【課題】複数の画素が配列された画素アレイとそれを走査する走査回路を有する電子装置において、回路間で正しく信号が伝達されないことによる誤動作を防止する。
【解決手段】電子装置の走査回路は、第1電源ライン対(PL1、PL2)と、第2電源ライン対(PL3、PL4)と、第1相互接続ラインPI1と、第2相互接続ラインPI2とを備える。第1電源ライン対は、第1回路グループに第1電圧を供給する第1電源ラインPL1と第1回路グループに第2電圧を供給する第2電源ラインPL2とで構成される。第2電源ライン対は、第2回路グループに第1電圧を供給する第1電源ラインPL3と第2回路グループに第2電圧を供給する第2電源ラインPL4とで構成される。第1相互接続ラインPI1は、第1電源ラインPL1と第3電源ラインPL3とを接続する。第2相互接続ラインPI2は、第2電源ラインPL2と第4電源ラインPL4とを接続する。
【選択図】図19
【解決手段】電子装置の走査回路は、第1電源ライン対(PL1、PL2)と、第2電源ライン対(PL3、PL4)と、第1相互接続ラインPI1と、第2相互接続ラインPI2とを備える。第1電源ライン対は、第1回路グループに第1電圧を供給する第1電源ラインPL1と第1回路グループに第2電圧を供給する第2電源ラインPL2とで構成される。第2電源ライン対は、第2回路グループに第1電圧を供給する第1電源ラインPL3と第2回路グループに第2電圧を供給する第2電源ラインPL4とで構成される。第1相互接続ラインPI1は、第1電源ラインPL1と第3電源ラインPL3とを接続する。第2相互接続ラインPI2は、第2電源ラインPL2と第4電源ラインPL4とを接続する。
【選択図】図19
Description
本発明は、電子装置に係り、特に、複数の画素が配列された画素アレイと該画素アレイを走査する走査回路とを含む電子装置に関する。
固体撮像装置及び液晶表示装置等のような画像を入力又は出力する電子装置として、複数の画素が配列された画素アレイと、該画素アレイを走査する走査回路とを含む装置がある。走査回路は、画素アレイの行を選択する垂直走査回路と、画素アレイの列を選択する水平走査回路とを含む。このような走査回路は、基本構成としてシフトレジスタを含んで構成されうる。
特開2002−247456号公報
特開2006−140549号公報
特開2006−148525号公報
固体撮像装置及び液晶表示装置等の電子装置では、大画面化及び高画素数化が進んでいる。これは画素アレイ及びそれを走査する走査回路の大型化、画素数の増加を意味する。走査回路の大型化や画素数の増加により走査回路の電源ライン対の長さが長くなり、抵抗の増加による電圧降下をもたらす。ここで、電源ライン対とは、正側の電源ラインと、負側の電源ラインとを含む用語であるものとする。また、負側の電源ラインは、例えば、グランドラインを含む用語であるものとする。抵抗による電圧降下によって、正側の電源ラインの電圧は正常な電圧よりも降下し、負側の電源ラインは正常な電圧よりも上昇しうる。このような電圧変動によって、論理回路の閾値が設計上の閾値からずれて、論理回路からその次段の論理回路に正しく信号が伝達されず、誤動作が発生しうる。
本発明は、例えば、複数の画素が配列された画素アレイとそれを走査する走査回路を有する電子装置において、回路間で正しく信号が伝達されないことによる誤動作を防止することを目的とする。
本発明は、複数の画素が配列された画素アレイと、前記画素アレイを走査する走査回路とを含む電子装置に係り、前記走査回路が、1つの方向に沿って配置された複数の電源ライン対と、複数の相互接続ラインと、第1回路グループ及び第2回路グループを含む複数の回路グループとを備える。前記複数の電源ライン対は、第1電源ライン対及び第2電源ライン対を含む。前記第1電源ライン対は、前記第1回路グループに第1電圧を供給する第1電圧ラインと前記第1回路グループに第2電圧を供給する第2電圧ラインとで構成される。前記第2電源ライン対は、前記第2回路グループに第1電圧を供給する第1電圧ラインと前記第2回路グループに第2電圧を供給する第2電圧ラインとで構成される。前記第1回路グループと前記第2回路グループとは、互いに接続される。前記複数の相互接続ラインは、前記第1電源ライン対の第1電圧ラインと前記第2電源ライン対の第1電圧ラインとを接続する第1相互接続ラインと、前記第1電源ライン対の第2電圧ラインと前記第2電源ライン対の第2電圧ラインとを接続する第2相互接続ラインとを含む。
前記電子装置は、例えば、固体撮像装置を含む装置として構成されうる。或いは、前記電子装置は、液晶表示装置等の表示装置として構成されうる。
本発明によれば、例えば、複数の画素が配列された画素アレイとそれを走査する走査回路を有する電子装置において、回路間で正しく信号が伝達されないことによる誤動作を防止することができる。
図10は、MOSトランジスタのレイアウト図である。図11は、CMOSインバータの回路図である。図12は、CMOSインバータで構成される回路の一例を示す回路図である。図13は、図12の回路図に示される回路のレイアウトを示す図である。図14は、図12に示す回路とそのレイアウトを模式的に表した図である。図14では、信号線、電源ライン、回路素子の位置が模式的に示されている。本願においては、このような作図方法によって、信号線、電源ライン、回路素子の位置が模式的に示される場合がある。
図15は、ダイナミック型の走査回路(ダイナミックシフトレジスタ)の回路とレイアウトを模式的に表した図である。図15においては、ダイナミック型の走査回路が1つの方向に沿って伸びる1つの電源ライン対によって電力が供給されるように配置されている。電源ライン対は、第1電圧である正側の電圧を供給する第1電源ライン(VDDライン)PL1と、第2電圧である負側の電圧を供給する第2電源ライン(GNDライン)PL2とで構成される。ここで、第1電圧を供給する電源ラインのことを第1電圧ライン、第2電圧を供給する電源ラインのことを第2電圧ラインと呼ぶこともある。
信号は、左端のCMOSインバータIVの入力端子に入力され、スイッチSWを介して次段のインバータIVに順次に伝達される。Φ1とΦ2は、スイッチSWを開閉するたのクロック信号である。Φ1とΦ2は、活性化期間が重ならないように交互に活性化される。
図16は、画素が増幅トランジスタを有する増幅型の固体撮像装置の構成を示す模式的なブロック図である。図16に示す固体撮像装置の水平走査回路1003a、1003b及び垂直走査回路1004として、図15に模式的に示すような走査回路を応用した回路が使用されうる。もちろん、各回路に与えられるべき機能に応じ、回路構成より複雑なものとなる。
近年では、増幅型の固体撮像装置の画素サイズの縮小化が進んでいる。各画素は、図20に例示するように、受光部(フォトダイオード)PD、及び、読出用の回路、例えば、増幅トランジスタQ1などを含みうる。画素サイズの縮小は、走査回路を構成する単位ブロックの縮小を要求する。図17は、画素サイズを縮小した場合の走査回路の回路とレイアウトを模式的に表した図である。画素サイズが大きい場合には、走査回路を構成する単位ブロックを大きなピッチ(走査回路側から見た画素の幅)内に配置することができる。したがって、全ての回路素子(インバータI1〜I5、スイッチS1〜S5)を1つの電源ライン対が通る領域に配置することができる。一方、画素サイズを縮小した場合には、走査回路を構成する単位ブロックを小さなピッチ内に配置しなければならないので、ピッチと直交する方向に単位ブロックの長さが伸びることになる。単位ブロックの長さが伸びると、単位ブロックを通る電源ライン対の数が増加する。このため、走査回路は、複数の電源ライン対が通る領域内に配置されることになる。図17に示す例は、走査回路は、2つの電源ライン対が通る領域内に配置されることになる。
増幅型の固体撮像装置では、多画素化とともに広い撮像エリアが重要視されている。これに伴って電源ラインに接続される回路素子数が増加するとともに電源ラインの抵抗が増大する。ここで、図17に部分的に示されるような構成を有する垂直走査回路の全ての行にハイのデータを書き込む場合を考える。この場合、ある期間にインバータI1、I3、I5の出力がハイでインバータI2、I3、I4の出力がローになり、次の期間にインバータI1、I3、I5の出力がローでインバータI2、I3、I4の出力がハイになるように制御される。よって、ある期間には第1、第4電源ラインに大電流が流れ、次の期間には第2、第3電源ラインに大電流が流れる。この電流と電源ラインの抵抗とにより電圧降下が生じて、電源電圧が大きく変動する。したがって、信号をやり取りするインバータ間で電源電圧が異なるという問題が生じる。電源電圧が異なると、インバータ間で閾値電圧が異なることになる。一般的には、閾値電圧が同じ(通常は電源電圧の約1/2)であることを前提に設計がなされるため、閾値電圧がそれぞれのインバータで異なると誤動作が起こりうる。即ち、正しく信号が転送されない問題が生じる。
電源ラインに流れる電流には、インバータの貫通電流と、ゲート及び信号ラインの容量負荷を充放電するための充放電電流とが含まれうる。電流値としては、接続されている回路素子数にもよるが、数mA〜数十mAという場合もありうる。抵抗値は、ライン幅にもよるが、50〜500Ω程度と大きな値となる。例えば、4mAの電流が流れると、2voltの電圧変動が生じうる。この結果、あるインバータの閾値は3.5voltで、他のインバータの閾値は1.5voltとなり、信号の正しい伝達ができなくなりうる。
さらに、画素の微細化に伴って走査回路を構成する単位ブロックを小さなピッチ内に配置するために、この電源ラインのライン幅は狭められうる。よって、電源ラインの抵抗値がより大きな値となり、信号の正しい伝達が出来なくなる可能性が高まる。
図18は、他の走査回路(ダイナミックシフトレジスタ)の回路とレイアウトを模式的に表した図である。図18に示す例では、クロックΦ1、Φ2のラインの抵抗による波形なまりを改善するために、ある周期毎、例えば数画素〜数百画素ごとにクロックバッファbuf1、buf2を設けた例である。図18において、buf1は、CMOSスイッチS1、S5、buf2はCMOSスイッチS3にのみ接続されているが、実際は、いずれも例えば数個〜数百個のCMOSスイッチに接続されうる。また、図18では簡単化のために略されているが、buf1、buf2は、非反転信号と反転信号とを出力し、CMOSスイッチのnMOSゲートとpMOSゲートを駆動する。ここで、クロックΦ1がローの状態でクロックΦ2がハイに遷移することを考える。buf2は、多くのCMOSスイッチに接続されているので、これらのCMOSスイッチのゲート容量を充放電する必要がある。そのため、buf2を経由して電源ラインに大きな充放電電流が流れる。したがって、電源ラインの抵抗により、数voltの電源電圧変動が生じる。例えば、第2電圧ライン(グランドライン)の電位が1.5volt程度上昇しうる。この時、buf1は、第2電圧ラインの電位を参照して、CMOSスイッチのうちnMOSにはローレベルを与える。しかしながら、第2電圧ラインの電位1.5voltに上昇するために、nMOSがON状態となり、保持していた信号(シフトさせるべき信号)が失われるという問題が発生する。
以上のように、行列状に複数の画素が配列された画素アレイにおいて行、列をそれぞれ選択する垂直走査回路、水平走査回路のような走査回路は、画素サイズの縮小に伴って長く伸びる。これによって、走査回路は、複数の電源ライン対によって駆動されるように構成されうる。このとき、同一電位であるべき電源ライン間(例えば、1つの電源ライン対の第1電圧ラインと他の電源ライン対の第1電圧ラインとの間)に電位差があると、回路素子間で信号が正しく伝達されず誤動作が起こりうる。
本発明は、このような問題認識を契機としてなされたものである。以下、本発明の好適な実施形態を例示的に説明する。
図1は、走査回路(データをシフトさせるシフトレジスタ)を構成する単位ブロックの表記方法を示している。ここで、単位ブロックは、1つの画素の列方向又は行方向の幅(ピッチ)内に配置されて、1行又は1列分の画素群を選択する回路ブロックである。図1の左側に示された1つの単位ブロックは、図1の右側のように表記される。このような単位ブロックに符号Aが付されている。
図2は、図1で定義された表記方法にしたがって電源ライン(電圧ライン)の接続を表現した図である。図2に示された例によれば、第1電圧(VDD)を供給するための第1電源ライン(第1電源ライン対の第1電圧ライン)と第3電源ライン(第2電源ライン対の第1電圧ライン)とが相互に接続されている。また、第2電圧(GND)を供給するための第2電源ライン(第1電源ライン対の第2電圧ライン)と第4電源ライン(第2電源ライン対の第2電圧ライン)とが相互に接続されている。
例えば、第1電源ラインに直接接続された素子に電流が流れ、第3電源ラインに直接接続された素子に電流が流れない場合において、第1電源ラインに直接接続された素子に流れる電流を第1電源ラインと第3電源ラインとで分配して流すことができる。これにより、第1電圧ラインの電圧降下を抑制することができる。また、例えば、第4電源ラインに直接接続された素子に電流が流れ、第2電源ラインに直接接続された素子に電流が流れない場合において、第4電源ラインに直接接続された素子に流れる電流を第4電源ラインと第4電源ラインとで分配して流すことができる。これにより、第2電圧ラインの電圧上昇を抑制することができる。
以上の構成によれば、第1電源ラインと第3電源ラインとの間の電位差、第2電源ラインと第4電源ラインとの間の電位差をなくし、前述の信号の伝達に関する誤動作が解決される。
なお、図2に示す例では、単位ブロックごとに、同一電圧を供給すべき電源ライン(電圧ライン)を相互に接続されている。また、図2に示す例では、第1電源ライン対(PL1、PL2)によって電力が供給されるインバータとスイッチで構成される複数の第1回路によって第1回路グループが構成されている。また、第1電源ライン対(PL3、PL4)によって電力が供給されるインバータとスイッチで構成される複数の第2回路によって第2回路グループが構成されている。ここで、複数の第1回路の一部から出力される信号が複数の第2回路の一部に入力され、複数の第2回路の他の一部から出力される信号が複数の第1回路の他の一部に入力されている。このように複数の第1回路と複数の第2回路とが交互に接続されて、データをシフトさせる経路が構成される。
図4は、3つの電源ライン対で駆動されるように構成された走査回路の構成例を示す図である。なお、図4では、一部の信号ラインの図示が省略されている。第1電源ライン対は、第1電圧(VDD)を供給する第1電源ライン(第1電圧ライン)PL1と、第2電圧(GND)を供給する第2電源ライン(第2電圧ライン)PL2とで構成される。第2電源ライン対は、第1電圧(VDD)を供給する第3電源ライン(第1電圧ライン)PL3と、第2電圧(GND)を供給する第4電源ライン(第2電圧ライン)PL4とで構成される。第3電源ライン対は、第1電圧(VDD)を供給する第5電源ライン(第1電圧ライン)PL5と、第2電圧(GND)を供給する第6電源ライン(第2電圧ライン)PL6とで構成される。
第1電源ラインPL1、第3電源ラインPL3、第5電源ラインPL5は、いずれも第1電圧ラインであり、相互に第1相互接続ラインPI1によって接続されている。第2電源ラインPL2、第4電源ラインPL4、第6電源ラインPL6は、いずれも第2電圧ラインであり、相互に第2相互接続ラインPI3によって接続されている。
第1〜第6電源ラインPL1〜PL6は、例えば、第1メタル層で構成され、第1、第2相互接続ラインPI1、PI2は、例えば、第2メタル層で構成されうる。第1電源ラインPL1、第3電源ラインPL3、第5電源ラインPL5と第1相互接続ラインPI1とは、ビア401によって接続されうる。第2電源ラインPL2、第4電源ラインPL4、第6電源ラインPL6と第2相互接続ラインPI3とは、ビア402によって接続されうる。
図19は、3つの電源ライン対で駆動されるように構成された走査回路の他の構成例を示す図である。この構成例は、電源ライン及び相互接続ラインの配置は、図4に示す例と同様である。第1電源ライン対(PL1、PL2)が配置された領域A1には、クロックバッファbuf1、buf2(第1回路グループ)が配置されうる。第2電源ライン対(PL3、PL4)が配置された領域A2には、シフトデータを転送する転送回路(I1、S1、I3、S3、I5、S5・・・;第2回路グループ)が配置されうる。クロックバッファ及び転送回路によってシフトレジスタが構成される。第3電源ライン対(PL5、PL6)が配置された領域A3には、シフトレジスタからの出力をバッファリングして画素アレイに出力する出力バッファ(ob1、ob2;第3回路グループ)が配置されうる。
図3は、電源ラインの他の接続方法を示す図である。図3に示す例は、図2に示す例から相互接続ラインを間引いた構成を有する。例えば、図4から明らかなように、相互接続ラインを配置するためには、そのための領域が必要であり、これがレイアウト面積の増大を齎しうる。そこで、図3に示す例のように、相互接続ラインを間引くことによってレイアウト面積の増加を抑えることも考慮されるべきである。
図5は、図2又は図3に示す構成から相互接続ラインを取り除いた走査回路の第2電圧ライン(グランドライン)の電圧を走査方向に沿って見た図である。ここでは、第2電源ライン(第2電圧ライン)PL2に電流が流れ、第4電源ライン(第2電圧ライン)PL4に電流が流れていない場合を示している。また、この例では、走査回路の両側から電圧を供給しているので、第2電源ラインPL2の電圧分布が山形をしている。図5において、矢印は、誤動作を起こす2つの電源ラインPL2、PL4間の電圧差の閾値を示している。2つの電源ラインPL2、PL4間に矢印で示される電位差以上の電位差が生じると誤動作を起こす。
図6は、図2に示すように短い間隔で相互接続ラインを配置した走査回路の第2電圧ライン(グランドライン)の電圧を走査方向に沿って見た図である。図6に示すように、2つの電源ラインPL2、PL4間に電位差はあらゆる点でゼロになっている。また、電源ラインの抵抗値も半分になるため、電源ラインにおける電圧上昇も半減している。当然ながら、誤動作は生じない。
図7は、図3で例示するように相互接続ラインを間引いて配置した場合、より具体的には2箇所に相互接続ラインを配置した走査回路の第2電圧ライン(グランドライン)の電圧を走査方向に沿って見た図である。第2電源ラインPL2と第4電源ラインPL4との間の電位差は0ではないが、誤動作を引き起こすレベルを下回ることができており、配線スペースも大幅に削減できている。
具体的には、垂直方向に3000行ある固体撮像装置の走査回路を想定した場合、相互接続ラインの幅を0.6μmとし、2行単位で相互接続ラインを配置したとすると、相互接続ラインの幅の合計は0.6x1500=900μmにも達する。これに対して、相互接続ラインの配置箇所が2箇所であれば、1.2μmほどにしかならない。これは、固体撮像装置などの画素サイズを縮小する上では重要なことである。
以上のような電源ライン及び相互接続ラインの配置は、固体撮像装置においては、垂直走査回路において特に有効である。垂直走査回路は、転送スイッチ、選択スイッチ、リセットトランジスタ等を駆動する必要があるために多くの論理回路及び出力バッファを有する。したがって、垂直走査回路の単位ブロックは、行方向に細長く伸びて、複数対の電源ラインで駆動されることになる。
以下、本発明に係る電子装置の例として、固体撮像装置及び表示装置、更には固体撮像装置を含む撮像装置の構成例を挙げる。
[第1実施例]
垂直方向に3000行、水平方向に4000列の画素配列を有する固体撮像装置において、垂直走査回路として、図2に例示するダイナミック型の走査回路を配置した。単位ブロックごとに、第1電源ラインPL1と第3電源ラインPL3を0.4μm幅の第1相互接続ラインPI1で接続し、第2電源ラインと第4電源ラインPL4とを0.4μm幅の第2相互接続ラインPI2で接続した。その結果、図6に示す電圧分布となり、誤動作のない良好な固体撮像装置を得ることができた。
垂直方向に3000行、水平方向に4000列の画素配列を有する固体撮像装置において、垂直走査回路として、図2に例示するダイナミック型の走査回路を配置した。単位ブロックごとに、第1電源ラインPL1と第3電源ラインPL3を0.4μm幅の第1相互接続ラインPI1で接続し、第2電源ラインと第4電源ラインPL4とを0.4μm幅の第2相互接続ラインPI2で接続した。その結果、図6に示す電圧分布となり、誤動作のない良好な固体撮像装置を得ることができた。
[第2実施例]
垂直方向に3000行、水平方向に4000列の画素配列を有する固体撮像装置において、垂直走査回路として、図8に例示するスタティック型の走査回路に相互接続ラインを追加した回路を用いた。スタティック型の走査回路は、ダイナミック型の走査回路よりも単位行当りのスイッチの数、インバータの数が2倍になっており、多くの電源ラインに渡るため、誤動作が発生しやすい回路である。相互接続ラインは、100行単位で30箇所に配置した。スタティック型の走査回路は、素子数が多いことから、0.4μm幅の相互接続ラインのための空間も画素サイズを縮小する上で大きな損失となる。本実施例では、相互接続ラインのための空間を省きながら、誤動作のない良好な固体撮像装置を得ることができた。
垂直方向に3000行、水平方向に4000列の画素配列を有する固体撮像装置において、垂直走査回路として、図8に例示するスタティック型の走査回路に相互接続ラインを追加した回路を用いた。スタティック型の走査回路は、ダイナミック型の走査回路よりも単位行当りのスイッチの数、インバータの数が2倍になっており、多くの電源ラインに渡るため、誤動作が発生しやすい回路である。相互接続ラインは、100行単位で30箇所に配置した。スタティック型の走査回路は、素子数が多いことから、0.4μm幅の相互接続ラインのための空間も画素サイズを縮小する上で大きな損失となる。本実施例では、相互接続ラインのための空間を省きながら、誤動作のない良好な固体撮像装置を得ることができた。
[第3実施例]
垂直方向に3000行、水平方向に4000列の画素配列を有する固体撮像装置において、受光部PDから増幅トランジスタQ1のゲートに電荷を転送するための転送スイッチQ3の転送効率を上げるため、電源電圧VDDを5voltから6voltに上げた。電源電圧VDDの上昇に伴い、貫通電流は電源電圧VDDの自乗、充放電電流は電源電圧VDDに比例するように増加するため、誤動作の可能性がより大きくなる。
垂直方向に3000行、水平方向に4000列の画素配列を有する固体撮像装置において、受光部PDから増幅トランジスタQ1のゲートに電荷を転送するための転送スイッチQ3の転送効率を上げるため、電源電圧VDDを5voltから6voltに上げた。電源電圧VDDの上昇に伴い、貫通電流は電源電圧VDDの自乗、充放電電流は電源電圧VDDに比例するように増加するため、誤動作の可能性がより大きくなる。
そこで、約30箇所に相互接続ラインを配置した。この際、走査回路における中央部が密であり、両端に向かって粗になるように、略等比級数で示される位置に相互接続さラインを配置した。これにより、走査回路の中央部における電圧差が低減した。
固体撮像装置においては、図20に示す画素内の各スイッチの制御端子に垂直走査回路から制御信号を提供して行単位で信号の読み出しを行なう。これらのスイッチのうちリセットスイッチQ2、選択スイッチQ4は、単純な回路的なスイッチである。一方、転送スイッチQ3は、光電変換部PDを構成する埋め込み型のフォトダイオードに蓄積された電荷を全て増幅トランジスタQ1のゲートに転送する必要がある。良好な転送を達成するためには、転送スイッチQ3のゲートに高い電圧を印加する必要がある。また、転送スイッチQ3は、フォトダイオードに接する唯一のスイッチであることから、フォトダイオードに発生する暗電流を抑制するために転送スイッチQ3を十分にOFFさせる必要があり、負電源の使用が好ましい。よって、固体撮像装置の垂直走査回路では、正側電源電圧と負側電源電圧との間に高い電位差が求められる。したがって、固体撮像装置の垂直走査回路では、前述のような問題が顕在化しやすく、本発明の適用が望まれる回路である。
[第4実施例]
本発明は、液晶表示装置等の表示装置の走査回路にも好適である。図9は、液晶表示装置の概略構成を示す図である。画像信号入力端子17a、17bに画像信号が入力され、アンプ15a、15bを通して、画像信号が共通信号線16a、16bに出力される。画像信号は、画素配列部11内の画素に書き込まれる。より具体的には、各画素は、書き込みスイッチと画素電極とを有し、水平走査回路13a、13bと垂直走査回路14により選択された書き込みスイッチを介して画素電極に画像信号が書き込まれる。
本発明は、液晶表示装置等の表示装置の走査回路にも好適である。図9は、液晶表示装置の概略構成を示す図である。画像信号入力端子17a、17bに画像信号が入力され、アンプ15a、15bを通して、画像信号が共通信号線16a、16bに出力される。画像信号は、画素配列部11内の画素に書き込まれる。より具体的には、各画素は、書き込みスイッチと画素電極とを有し、水平走査回路13a、13bと垂直走査回路14により選択された書き込みスイッチを介して画素電極に画像信号が書き込まれる。
液晶表示装置においては、液晶を反転させるために、高い電圧を画素電極に書き込む必要がある。また、画像信号は、液晶の焼きつきを防止するために、交流的な信号とされる。よって、画素配列部11を駆動する走査回路も高い電圧で駆動される。本実施例では、15volt電源を用いた。また、液晶表示装置は、表示規格とは関係なく、1000万画素とした。本実施例においては、高耐圧のMOSトランジスタを使用するため、各トランジスタのサイズが大きくなるため、複数対の電源ラインにわたって走査回路が配置される。相互接続ラインは、2行単位で配置した。この結果、誤動作のない良好な液晶表示装置を得ることができた。
[第5実施形態]
第1実施例に係る固体撮像装置の走査回路に対して、逆方向に走査する機能、走査順番を切り替える機能、読み飛ばしを行なう機能などを付加した。これにより、第1実施例1よりも素子数が増えるため、電源ライン対が10対になった。加えて、貫通電流及び充放電電流が増大した。本実施例においては、読み飛ばし位置を200行単位で配置した。よって、走査回路の大きなブロック単位が200行単位となった。この大きなブロック単位ごとに相互接続ラインを配置した。このように大きなブロック単位ごとに相互接続ラインを配置することは、誤動作を抑制する他にブロック単位で起こりやすい固定パタン的な不具合や動作不良を抑制することができ、効率的な配置をすることができた。
第1実施例に係る固体撮像装置の走査回路に対して、逆方向に走査する機能、走査順番を切り替える機能、読み飛ばしを行なう機能などを付加した。これにより、第1実施例1よりも素子数が増えるため、電源ライン対が10対になった。加えて、貫通電流及び充放電電流が増大した。本実施例においては、読み飛ばし位置を200行単位で配置した。よって、走査回路の大きなブロック単位が200行単位となった。この大きなブロック単位ごとに相互接続ラインを配置した。このように大きなブロック単位ごとに相互接続ラインを配置することは、誤動作を抑制する他にブロック単位で起こりやすい固定パタン的な不具合や動作不良を抑制することができ、効率的な配置をすることができた。
[固定撮像装置の適用例]
図21は、本発明の好適な実施形態の撮像装置の概略構成を示す図である。撮像装置400は、第1、第2実施形態の光電変換装置100、101に代表される固体撮像装置1004を備える。
図21は、本発明の好適な実施形態の撮像装置の概略構成を示す図である。撮像装置400は、第1、第2実施形態の光電変換装置100、101に代表される固体撮像装置1004を備える。
被写体の光学像は、レンズ1002によって固体撮像装置1004の撮像面に結像する。レンズ1002の外側には、レンズ002のプロテクト機能とメインスイッチを兼ねるバリア1001が設けられうる。レンズ1002には、それから出射される光の光量を調節するための絞り1003が設けられうる。固体撮像装置1004から複数チャンネルで出力される撮像信号は、撮像信号処理回路1005によって各種の補正、クランプ等の処理が施される。撮像信号処理回路1005から複数チャンネルで出力される撮像信号は、A/D変換器1006でアナログ−ディジタル変換される。A/D変換器1006から出力される画像データは、信号処理部1007によって各種の補正、データ圧縮などがなされる。固体撮像装置1004、撮像信号処理回路1005、A/D変換器1006及び信号処理部1007は、タイミング発生部1008が発生するタイミング信号にしたがって動作する。
ブロック1005〜1008は、固体撮像装置1004と同一チップ上に形成されてもよい。撮像装置400の各ブロックは、全体制御・演算部1009によって制御される。撮像装置400は、その他、画像データを一時的に記憶するためのメモリ部1010、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部1011を備える。記録媒体1012は、半導体メモリ等を含んで構成され、着脱が可能である。撮像装置400は、外部コンピュータ等と通信するための外部インターフェース(I/F)部1013を備えてもよい。
次に、図21に示す撮像装置400の動作について説明する。バリア1001のオープンに応じて、メイン電源、コントロール系の電源、A/D変換器1006等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部1009が絞り1003を開放にする。固体撮像装置1004から出力された信号は、撮像信号処理回路1005をスルーしてA/D変換器1006へ提供される。A/D変換器1006は、その信号をA/D変換して信号処理部1007に出力する。信号処理部1007は、そのデータを処理して全体制御・演算部1009に提供し、全体制御・演算部1009において露出量を決定する演算を行う。全体制御・演算部1009は、決定した露出量に基づいて絞りを制御する。
次に、全体制御・演算部1009は、固体撮像装置1004から出力され信号処理部1007で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ1002を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ1002を駆動し、距離を演算する。
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置1004から出力された撮像信号は、撮像信号処理回路1005において補正等がされ、A/D変換器1006でA/D変換され、信号処理部1007で処理される。信号処理部1007で処理された画像データは、全体制御・演算1009によりメモリ部1010に蓄積される。
その後、メモリ部1010に蓄積された画像データは、全体制御・演算部9の制御により記録媒体制御I/F部を介して記録媒体1012に記録される。また、画像データは、外部I/F部1013を通してコンピュータ等に提供されて処理されうる。
Claims (7)
- 複数の画素が配列された画素アレイと、前記画素アレイを走査する走査回路とを含む電子装置であって、
前記走査回路が、1つの方向に沿って配置された複数の電源ライン対と、複数の相互接続ラインと、第1回路グループ及び第2回路グループを含む複数の回路グループと、を備え、
前記複数の電源ライン対が、第1電源ライン対及び第2電源ライン対を含み、前記第1電源ライン対が、前記第1回路グループに第1電圧を供給する第1電圧ラインと前記第1回路グループに第2電圧を供給する第2電圧ラインとで構成され、前記第2電源ライン対が、前記第2回路グループに第1電圧を供給する第1電圧ラインと前記第2回路グループに第2電圧を供給する第2電圧ラインとで構成され、
前記第1回路グループと前記第2回路グループとが互いに接続され、
前記複数の相互接続ラインが、前記第1電源ライン対の第1電圧ラインと前記第2電源ライン対の第1電圧ラインとを接続する第1相互接続ラインと、前記第1電源ライン対の第2電圧ラインと前記第2電源ライン対の第2電圧ラインとを接続する第2相互接続ラインとを含む、
ことを特徴とする電子装置。 - 前記第1回路グループを構成する複数の第1回路の少なくとも一部から出力される信号が前記第2回路グループを構成する複数の第2回路の少なくとも一部に入力されることを特徴とする請求項1に記載の電子装置。
- 前記第1回路グループを構成する複数の第1回路の一部から出力される信号が前記第2回路グループを構成する複数の第2回路の一部に入力され、前記複数の第2回路の他の一部から出力される信号が前記複数の第1回路の他の一部に入力されることを特徴とする請求項1に記載の電子装置。
- 前記走査回路は、データをシフトさせるシフトレジスタを含み、該データをシフトさせる経路が前記第1回路グループを構成する複数の第1回路と前記第2回路グループを構成する複数の第2回路とを交互に接続して構成されることを特徴とする請求項1に記載の電子装置。
- 固体撮像装置を含む装置として構成されていることを特徴とする請求項1乃至4のいずれか1項に記載の電子装置。
- 前記走査回路は、前記画素アレイの行を選択する垂直走査回路であることを特徴とする請求項5に記載の電子装置。
- 表示装置を含む装置として構成されていることを特徴とする請求項1乃至4のいずれか1項に記載の電子装置。
Priority Applications (1)
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JP2014060540A (ja) * | 2012-09-14 | 2014-04-03 | Canon Inc | 走査回路、固体撮像装置及びカメラ |
CN111261120A (zh) * | 2020-01-21 | 2020-06-09 | 合肥京东方卓印科技有限公司 | 显示设备及其像素电路和显示面板 |
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2006
- 2006-09-07 JP JP2006243397A patent/JP2008065085A/ja not_active Withdrawn
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