JP2005122873A - 半導体記憶装置およびフラットパネル表示装置 - Google Patents

Abstract

【課題】 データが容易に書き込みできる半導体記憶装置を提供する。
【解決手段】 二つのインバータがチェーン形態で接続されるラッチ回路を有するＳＲＡＭセルを含む半導体記憶装置が提供される。各インバータは電源にトランジスタ（Ｓ４，Ｓ５）を通じて接続され，ＳＲＡＭセルにデータを書き込む時，上記トランジスタを遮断する。その結果，ＳＲＡＭセルにデータを書き込む時，ラッチ回路の保持能力が弱くなって，データの衝突がなされることなく容易にデータをＳＲＡＭセルに書き込むことができる。
【選択図】 図３

Description

本発明は，半導体記憶装置とこれを利用したフラットパネル表示装置に関する。

一般に，ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）は，図１に示すＣＭＯＳ型回路のように，２つのインバータが正帰還型として２段の増幅回路を構成する形態（インバータチェーン形態）のラッチ回路からなる。各インバータは互いに反対導電型，例えばｐチャンネルとｎチャンネルのトランジスタ対（Ｍ１，Ｍ２）または（Ｍ３，Ｍ４）で構成される。このトランジスタ対（Ｍ１，Ｍ２）の両ゲート電極またはトランジスタ対（Ｍ３，Ｍ４）の両ゲートが各インバータの入力端となる。そして，各インバータの入力端は各々他のインバータの出力端（Ｎ１，Ｎ２）に接続される。

両インバータの出力端（Ｎ１，Ｎ２）とビット線（ＢＩＴ）および反転ビット線（／ＢＩＴ：ここで「／」はその後に続く信号の反転信号であることを示す。）との間には，ゲートをワード線（ＷＯＲＤ）に接続したトランジスタ（Ｓ１，Ｓ２）が各々接続されている。反転ビット線（／ＢＩＴ）は，ビット線（ＢＩＴ）で伝達されるデータを反転した信号を伝達する。そして，各インバータの両電源端にはハイレベルの電圧を供給する電源（ＶＤＤ）とローレベルの電圧を供給する電源（ＶＳＳ）が各々接続されている。

このようなＳＲＡＭのセルの動作時に，ノード（Ｎ１）がハイレベルの電圧であれば，ノード（Ｎ２）はローレベルの電圧になり，トランジスタ（Ｍ１，Ｍ４）が導通する。したがって，電源（ＶＤＤ，ＶＳＳ）に接続されるノード（Ｎ１，Ｎ２）は，継続して各々ハイレベルおよびローレベルの電圧に維持される。また，トランジスタとしてのスイッチ（Ｓ１，Ｓ２）をオンすることによって，ビット線（ＢＩＴ）のレベルを上記セルに書き込んだり，上記セルのレベルをビット線（ＢＩＴ）に読み込むことが可能になる。

しかし，上記ビット線（ＢＩＴ）におけるレベル，例えばローレベルを上記セルに書き込もうとした場合，スイッチ（Ｓ１，Ｓ２）を導通したとしても，ノード（Ｎ１）は電源（ＶＤＤ）によって継続してハイレベルの電圧に維持されようとするため，ノード（Ｎ１）がローレベルの電圧になるのに時間を要したり，ノード（Ｎ１）がローレベルの電圧にならないといった問題が生じる。

本発明は，従来のＳＲＡＭのセルが有する上記問題点に鑑みてなされたものであり，本発明の目的は，データを短時間で容易に書き込み可能な，新規かつ改良された半導体記憶装置およびフラットパネル表示装置を提供することである。

本発明は，ＳＲＡＭのセルにデータを書き込む時，メモリー用インバータを電源から遮断することを特徴とする。

上記課題を解決するために，本発明のある観点によれば，ラッチを構成するための第１および第２インバータ，特定のラッチ状態を生成するための第１および第２スイッチ，ラッチの電源線または各インバータの電源線を導通または遮断するための少なくとも一つの第３スイッチを含む半導体記憶装置が提供される。

第１インバータの出力端は第１ノードに接続され，第２インバータの出力端は第２ノードに接続される。ここでノード（ｎｏｄｅ）とは，各端子を結ぶ節点をいう。第１スイッチは第１データを伝達するためのビット線と第１ノードとの間に接続され，第２スイッチは第１データのレベルを反転した第２データを伝達するための反転ビット線と第２ノードとの間に接続される。少なくとも一つの第３スイッチは第１インバータと第１レベルの電圧を供給する第１電源との間および第２インバータと第１電源との間に接続される。そして，第１インバータの入力端が第２ノードに接続され，第２インバータの入力端が第１ノードに接続される。

上記半導体記憶装置の動作時間軸に対して，第１および第２スイッチが導通する期間と第３スイッチが遮断する期間が少なくとも一部重なるとしても良い。また，第１および第２スイッチが導通する期間は，第３スイッチが遮断する期間を含むとしても良い。

第１インバータは，第３スイッチと第１ノードとの間に接続される第１導電型の第１トランジスタおよび第１ノードと第２レベルの電圧を供給する第２電源との間に接続される第２導電型の第２トランジスタを含み，第２インバータは第３スイッチと第２ノードとの間に接続される第１導電型の第３トランジスタおよび第２ノードと第２電源との間に接続される第２導電型の第４トランジスタを含むとしても良い。この時，第１ノードが第３および第４トランジスタのゲートに接続され，第２ノードが第１および第２トランジスタのゲートに接続されるとしても良い。

そして，第１〜第４トランジスタは基板上に形成される薄膜トランジスタでありうる。また，第１〜第３スイッチも基板上に形成される薄膜トランジスタでありうる。

上記課題を解決するために，本発明の他の観点によれば，出力端が第１ノードに接続され，入力端が第２ノードに接続される第１インバータ，出力端が第２ノードに接続され，入力端が第１ノードに接続される第２インバータ，第１および第２インバータに第１電圧を供給する第１電源線，および，第１および第２インバータに第２電圧を供給する第２電源線を含む半導体記憶装置が提供される。第１および第２ノードにデータが印加される時，第１電源線から第１および第２インバータが電気的に遮断される。

この半導体記憶装置は，第１電源線と第１インバータの間に接続される第４スイッチおよび第１電源線と第２インバータの間に接続される第５スイッチをさらに含むことができる。この時，第１および第２ノードにデータが印加される時，第４および第５スイッチが遮断される。かかる第４および第５スイッチはトランジスタから形成されるとしても良い。

または，この半導体記憶装置は，第１電源線と第１および第２インバータとの間に接続される第３スイッチをさらに含むことができる。この時，第１および第２ノードにデータが印加される時，第３スイッチが遮断する。かかる第３スイッチはトランジスタから形成されるとしても良い。

上記課題を解決するために，本発明のさらに他の観点によれば，表示領域，データ駆動部，フレームメモリ部，および走査駆動部を含む表示パネルを有するフラットパネル表示装置が提供される。表示領域は，絶縁基板上に列方向に延びている複数のデータ線と行方向に延びている複数の走査線とを含み，画面に画像を表示する。データ駆動部は，絶縁基板上に形成され，複数のデータ線で画像を示すデータ信号を伝達する。フレームメモリ部は，絶縁基板上に形成され，データ信号に対応するデジタル信号を一時保存してデータ駆動部に出力する。そして，フレームメモリ部は，列方向に延びていてデジタル信号を伝達する複数の第１信号線，列方向に延びていて第１信号線に印加されるデジタル信号のレベル反転信号を伝達する複数の第２信号線，行方向に延びていて選択信号を伝達する複数の第３信号線，そして第１〜第３信号線に接続されてマトリックス形態に配列された複数のＳＲＡＭセルを含む。また，ＳＲＡＭセルは第３信号線に印加される選択信号によって選択され，第１信号線からデジタル信号を受信する時，第１電圧を供給する第１電源と電気的に遮断される。

このＳＲＡＭセルは，出力端が第１スイッチを通じて第１信号線に接続され，入力端が第２スイッチを通じて第２信号線に接続される第１インバータ，出力端が第１インバータの入力端に接続され，入力端が第１インバータの出力端に接続される第２インバータ，そして第１インバータの第１端と第１電源の間および第２インバータの第１端と第１電源の間に接続される少なくとも一つの第３スイッチを含むことができる。この時，トランジスタからなる第１および第２スイッチの切替入力（ゲート）は第３信号線に接続され，第１インバータの第２端と第２インバータの第２端は第２電圧を供給する第２電源に接続される。そして，第１および第２スイッチが導通し，第１および第２信号線を通じてデジタル信号および反転したデジタル信号が印加されたとき，第３トランジスタが遮断する。

第１インバータは，第１端と第１インバータの出力端との間に接続される第１導電型の第１トランジスタおよび第１インバータの出力端と第２端との間に接続される第２導電型の第２トランジスタを含み，第２インバータは第１端と第２インバータの出力端との間に接続される第１導電型の第３トランジスタおよび第２インバータの出力端と第２端との間に接続される第２導電型の第４トランジスタを含むことができる。この時，第１および第２トランジスタのゲートが第１インバータの入力端に接続され，第３および第４トランジスタのゲートが第２インバータの入力端に接続される。

第１〜第３スイッチおよび第１〜第４トランジスタは，絶縁基板上に形成される薄膜トランジスタでありうる。そして，薄膜トランジスタは多結晶シリコンからなる半導体層をチャンネル領域として有することもできる。

以上説明したように本発明によれば，データを書き込む時，ＳＲＡＭセルのインバータが電源から遮断されるのでデータの衝突が生じることなくデータを容易にＳＲＡＭセルに書き込むことができる。またトランジスタのしきい電圧の偏差が大きかったとしても，データを容易にＳＲＡＭセルに書き込める。

以下，添付した図面を参照して本発明の実施形態について，本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし，本発明は多様な相異なる形態で実現することができ，ここで説明する実施形態に限定されない。

図面において本発明を明確に説明するために，説明と関係ない部分は省略する。明細書全体にかけて類似な部分については同一な図面符号を付することにより重複説明を省略する。ある部分が他の部分と接続されているとする時，これは直接的に接続されている場合だけでなく，その中間に他の素子を隔てて電気的に接続されている場合も含む。

まず，図２を参照して本発明の実施形態による半導体記憶装置について詳細に説明する。図２で半導体記憶装置はＳＲＡＭセルからなる。

図２は，本発明の実施形態によるＳＲＡＭセルの等価回路図である。

図２によると，本発明の実施形態によるＳＲＡＭセルは８個のトランジスタ（Ｍ１〜Ｍ４，Ｓ１，Ｓ２，Ｓ４，Ｓ５）を含む。ここでＳ１，Ｓ２，Ｓ４，Ｓ５は，スイッチとして動作するトランジスタを示す。トランジスタ（Ｍ１，Ｍ２）は，両トランジスタのドレインが出力端子に接続され，インバータとしての高電位電源端子と低電位電源端子との間で直列に接続され，両トランジスタのゲートが入力端子に接続され，第１インバータを形成する。トランジスタ（Ｍ３，Ｍ４）もトランジスタ（Ｍ１，Ｍ２）と同様の接続により第２インバータを形成する。このような二つのインバータは，インバータチェーン形態によるラッチ回路，つまり，正帰還路を有する２段増幅器を形成する。トランジスタ（Ｍ１，Ｍ２）は互いに反対の導電型であり，同様にトランジスタ（Ｍ３，Ｍ４）も互いに反対の導電型であって，所謂ＣＭＯＳ回路である。図２では，トランジスタ（Ｍ１，Ｍ３）にｐチャンネル電界効果トランジスタを用いて，そのソースを高電位電源端子に接続し，トランジスタ（Ｍ２，Ｍ４）にｎチャンネル電界効果トランジスタを用いて，そのソースを低電位電源端子に接続している。

トランジスタ（Ｍ１）のドレインとトランジスタ（Ｍ２）のドレインが接続されて一つのセルノード（Ｎ１）を形成する。このセルノード（Ｎ１）はトランジスタ（Ｍ３，Ｍ４）のゲートに共通に接続されている。同様にトランジスタ（Ｍ３）のドレインとトランジスタ（Ｍ４）のドレインが接続されて一つのセルノード（Ｎ２）を形成し，セルノード（Ｎ２）はトランジスタ（Ｍ１，Ｍ２）のゲートに共通に接続される。このようなセルノード（Ｎ１）は，トランジスタ（Ｍ１，Ｍ２）からなるインバータの出力端であると同時に，トランジスタ（Ｍ３，Ｍ４）からなるインバータの入力端となる。同様に，セルノード（Ｎ２）は，トランジスタ（Ｍ３，Ｍ４）からなるインバータの出力端である同時に，トランジスタ（Ｍ１，Ｍ２）からなるインバータの入力端となる。トランジスタ（Ｍ２，Ｍ４）のソース（第２端）は低電位の電圧を供給する電源（または電源線）（ＶＳＳ）に接続されている。

また，高電位の電圧を供給する電源（または電源線）（ＶＤＤ）とトランジスタ（Ｍ１）のソース（第１端）との間にはスイッチとして機能する第１の開放トランジスタ（第４スイッチ：Ｓ４）が接続されており，電源（ＶＤＤ）とトランジスタ（Ｍ３）のソース（第１端）の間には第２の開放トランジスタ（第５スイッチ：Ｓ５）が接続されている。開放トランジスタ（Ｓ４，Ｓ５）のゲートは開放線（ｆｌｏａｔｉｎｇ ｌｉｎｅ：ＦＬＴ）に接続され，開放線（ＦＬＴ）からの開放信号によって開放トランジスタ（Ｓ４，Ｓ５）が導通状態または遮断状態になる。

セルノード（Ｎ１）とビット線（ＢＩＴ）の間には第１のアクセストランジスタ（第１スイッチ：Ｓ１）が接続されており，この第１のアクセストランジスタ（Ｓ１）のゲートはワード線（ＷＯＲＤ）に接続されている。セルノード（Ｎ２）と反転ビット線（／ＢＩＴ）の間には第２のアクセストランジスタ（第２スイッチ：Ｓ２）が接続されており，この第２のアクセストランジスタ（Ｓ２）のゲートもワード線（ＷＯＲＤ）に接続されている。そして，図２ではトランジスタ（Ｓ１，Ｓ２，Ｓ４，Ｓ５）にｐチャンネル電界効果トランジスタを使用しているが，ｎチャンネル電界効果トランジスタまたは相補ワード線と共にトランスミッションゲート（ＣＭＯＳトランジスタ対）を使用することもできる。

以下，図２のＳＲＡＭセルにデータを書き込む方法と，セルからデータを読み取る方法について図３および図４を参照して詳細に説明する。

図３は，図２のＳＲＡＭセルにデータ書き込みおよび読み取りトランジスタを接続した装置の等価回路図であり，図４は，図３の回路の駆動タイミング図である。

図３に示したように，図２のＳＲＡＭセル内部のビット線とメモリーアレイのビット線（ＢＩＴ）の間にデータ書き込み用トランジスタ（Ｍ９）が，またＳＲＡＭセル内部のビット線とメモリーアレイのデータ出力端子（Ｑ）の間にデータ読み取りトランジスタ（Ｍ１０）が接続されている。同様に反転ビット線（／ＢＩＴ）側にもデータ書き込み用トランジスタ（Ｍ１１）とデータ読み取りトランジスタ（Ｍ１２）が接続されている。データ書き込み用トランジスタ（Ｍ９，Ｍ１１）のゲートにはデータ書き込み指令を伝達するデータ書き込み指令線（ＷＲＩＴＥ）が，データ読み取りトランジスタ（Ｍ１０，Ｍ１２）のゲートにはデータ読み取り指令を伝達するデータ読み取り指令線（ＲＥＡＤ）が，各々接続されていて，いずれの指令もローレベルでアクティブなパルスである。図３ではトランジスタ（Ｍ９，Ｍ１０，Ｍ１１，Ｍ１２）をｐチャンネル電界効果トランジスタで表示しているが，ｎチャンネル電界効果トランジスタまたはトランスミッションゲート（ＣＭＯＳトランジスタ）を使用することもできる。

図４によると，ｔ０時点でワード線（ＷＯＲＤ）にローレベルの選択信号が印加されてアクセストランジスタ（Ｓ１，Ｓ２）が導通する。この導通により，当該ＳＲＡＭセルにデータを書き込みしたり読み取りしたりできる状態となる。なお，この選択信号は，通常，２進法のアドレス信号をデコードして生成する。

次に，ｔ１時点に開放線（ＦＬＴ）にハイレベルの開放信号が印加され，同時に，データ書き込み指令線（ＷＲＩＴＥ）にローレベルの書き込み指令が印加される。これにより，開放トランジスタ（Ｓ４，Ｓ５）が遮断されてトランジスタ（Ｍ１，Ｍ３）のソースが開放状態になる。これと同時に，書き込みトランジスタ（Ｍ９，Ｍ１１）が導通してビット線（ＢＩＴ）からのデータと反転ビット線（／ＢＩＴ）からの反転データが各々アクセストランジスタ（Ｓ１，Ｓ２）を通じてセルノード（Ｎ１，Ｎ２）に印加される。

ビット線（ＢＩＴ）からのデータがハイレベルの電圧（２進法´１´）である場合には，セルノード（Ｎ１）の電圧がハイレベルになり，反転ビット線（／ＢＩＴ）からのローレベルの電圧（２進法´０´のデータ）によってセルノード（Ｎ２）の電圧がローレベルになる。同様に，ビット線（ＢＩＴ）からのデータがローレベルの電圧（´０´）である場合には，セルノード（Ｎ１）の電圧がローレベルになり，反転ビット線（／ＢＩＴ）からのハイレベルの電圧（´１´のデータ）によってセルノード（Ｎ２）の電圧がハイレベルになる。

次に，ｔ２時点で開放線（ＦＬＴ）からの開放信号がローレベルに戻り，開放トランジスタ（Ｓ４，Ｓ５）が導通してハイレベルの電源（ＶＤＤ）の電圧がトランジスタ（Ｍ１，Ｍ３）のソースに印加される。同時に，データ書き込み指令線（ＷＲＩＴＥ）からの書き込み指令もハイレベルに戻る。その後，選択信号（ＷＯＲＤ）もハイレベルに戻ると，アクセストランジスタ（Ｓ１，Ｓ２）が遮断されて，セルノード（Ｎ１，Ｎ２）は，ｔ２時点におけるビット線（ＢＩＴ）および反転ビット線（／ＢＩＴ）のデータの状態になる。

この時，ｔ１〜ｔ２期間でビット線（ＢＩＴ）にハイレベルの電圧が印加されれば，セルノード（Ｎ１，Ｎ２）の電圧によってトランジスタ（Ｍ１，Ｍ４）が導通する。つまり，トランジスタ（Ｍ１）の導通により，ハイレベルの電源（ＶＤＤ）がセルノード（Ｎ１）に供給され，セルノード（Ｎ１）がハイレベルの電圧に維持される。また，トランジスタ（Ｍ４）の導通により，ローレベルの電源（ＶＳＳ）がセルノード（Ｎ２）に供給され，セルノード（Ｎ２）がローレベルの電圧に維持される。つまり，ＳＲＡＭセルが，ビット線（ＢＩＴ）のハイレベル電圧で表現される´１´のデータを保存することができる。

もし，ｔ１〜ｔ２期間でビット線（ＢＩＴ）にローレベルの電圧が印加されれば，セルノード（Ｎ１，Ｎ２）の電圧によってトランジスタ（Ｍ２，Ｍ３）が導通する。つまり，トランジスタ（Ｍ２）の導通により，ローレベルの電源（ＶＳＳ）がセルノード（Ｎ１）に供給され，セルノード（Ｎ１）がローレベルの電圧に維持される。また，トランジスタ（Ｍ３）の導通により，ハイレベルの電源（ＶＤＤ）がセルノード（Ｎ２）に供給され，セルノード（Ｎ２）がハイレベルの電圧に維持される。つまり，ＳＲＡＭセルが，ビット線（ＢＩＴ）のローレベル電圧で表現される´０´のデータを保存することができる。

次に，ｔ３〜ｔ４期間でデータ読み取り指令線（ＲＥＡＤ）にローレベルの読み取り指令が印加されると，読み取りトランジスタ（Ｍ１０，Ｍ１２）が導通する。これにより，セルノード（Ｎ１，Ｎ２）の電圧がセルのビット線（ＢＩＴ）および反転ビット線（／ＢＩＴ）を通じて出力端子（Ｑ，／Ｑ）に出力される。つまり，ＳＲＡＭセルに保存されたデータが出力される。

図４におけるｔ０時点より以前にＳＲＡＭセルには´１´のデータ（ビット線がハイレベル電圧）が保存され，新たにビット線（ＢＩＴ）を通じて´０´のデータ（ビット線がローレベル電圧）を印可した場合，セルノード（Ｎ１）の電圧はハイレベルからローレベルの電圧に変わらなければならない。ところが，本発明の実施形態では，ビット線（ＢＩＴ）にローレベルの電圧が印加される時，開放トランジスタ（Ｓ４）が遮断され，つまり，トランジスタ（Ｍ１）のソースが開放状態なので，ラッチ回路としてのレベル維持能力は弱い。したがって，セルノード（Ｎ１）の電圧をローレベル電圧に変えることが容易である。また，ローレベル電圧への変化に時間を要さない。しかし，この僅かな時間内に，アルファ線などの荷電放射線を受け留めた場合，蓄積された信号が変化する危険もある。したがって，開放期間の最後の一瞬で，確実に書き込みできるように，ある程度強い書き込み能力が必要である。

同様に，ｔ０時点より以前にＳＲＡＭセルに´０´のデータが保存された状態で，ビット線（ＢＩＴ）を通じて´１´のデータが印加される場合にも，本発明の実施形態ではトランジスタ（Ｍ１）のソースが開放しているので，セルノード（Ｎ１）の電圧をハイレベルの電圧に直ちに変えることができる。

また，図４では開放信号がハイレベルである区間（期間）と書き込み指令がローレベルである区間（期間）を同一の期間（ｔ１−ｔ２）で示したが，データが十分に書き込みできれば二つの区間（期間）を同一とせず一部重なるように実現しても良い。このとき，上記放射線の悪影響などを考慮すると，書き込み指令および入力データは，開放信号がローレベルに戻った後にもある程度の時間は継続していることが望ましい。

次に，図５および図６を参照して本発明の実施形態によるＳＲＡＭセルを利用したフラットパネル表示装置について詳細に説明する。

図５は，本発明の実施形態によるフラットパネル表示装置の表示パネルの概略的な図面であり，図６は，図５のフレームメモリ部を示す図面である。図５に示したフラットパネル表示装置は表示パネル１上に周辺回路が形成されたシステムオンパネル（ＳｏＰ）形態であり，ＳｏＰ形態のフラットパネル表示装置についてはＰＣＴ国際公開番号ＷＯ０１／２９８１４号に詳細に開示されている。

図５に示したように，本発明の実施形態によるフラットパネル表示装置の表示パネル１は表示領域１０，データ駆動部２０，走査駆動部３０，フレームメモリ部４０，メモリ制御部５０およびタイミング制御部６０を含む。そして，表示パネル１は，絶縁基板とその絶縁基板上に形成される半導体層，電極，配線等を含んで構成される。

上記表示領域１０には，図示していないが，周辺領域に図示された外部接続線の延長として，列（上下）方向に延びている複数のデータ線と行（左右）方向に延びている複数の走査線が形成されており，隣接した二つのデータ線と隣接した二つの走査線によって定義される画素領域に画素が形成されている。この時，走査線から印加される選択信号に応答して各画素が選択され，その画素にデータ線から画像を示すデータ信号が印加されて，対応する明るさと色相の画素が表示される。

上記データ駆動部２０は，タイミング制御部６０からの制御信号に応答して各データ線にデータ信号を印加する。上記走査駆動部３０は，タイミング制御部６０からの制御信号に応答して各走査線に順次に走査線選択信号を印加する。そして，図５のようにＳｏＰ形態の表示パネル１において，データ駆動部２０は，フレームメモリ部４０からのデジタル信号を受信して，表示するべき輝度（階調）に対応する電圧信号を出力する。このため，データ駆動部２０は，デジタル信号をアナログ信号に変換するデジタル−アナログ変換器を含む。

上記フレームメモリ部４０は，メモリ制御部５０の制御によって外部から入力される１フレーム分の画像信号を一時保存した後，データ駆動部４０に，データ信号に対応するデジタル信号を一行ずつ出力する。

以下，図６を参照して本発明の実施形態によるフレームメモリ部４０について詳細に説明する。

図６を見ると，フレームメモリ部４０は，ＳＲＡＭセル部４１，データ書き込み駆動部４２，書き込みデコーダ４３，ワードデコーダ４４および読み取りデコーダ４５を含んで構成される。

上記ＳＲＡＭセル部４１には，行方向に延びているｎ個のワード線（ＷＯＲＤ１〜ＷＯＲＤｎ）とｎ個の開放線（ＦＬＴ１〜ＦＬＴｎ），そして列方向に延びているｍ個のビット線（ＢＩＴ１〜ＢＩＴｍ）とｍ個の反転ビット線（／ＢＩＴ１〜／ＢＩＴｍ）が形成されている。そして，隣接したワード線（ＷＯＲＤ）と開放線（ＦＬＴ）とビット線（ＢＩＴ）および反転ビット線（／ＢＩＴ）により定義される領域に，図３のＳＲＡＭセルが形成され，このようなＳＲＡＭセルはＳＲＡＭセル部４１にマトリックス形態でｎ×ｍ個形成される。また，ＳＲＡＭセルが表示パネル１上に形成される場合に，ＳＲＡＭセルを形成するトランジスタ（Ｍ１〜Ｍ４，Ｓ１，Ｓ２，Ｓ４，Ｓ５）は絶縁基板上の半導体層をチャンネル領域として有し，絶縁基板上の電極をドレイン，ソースおよびゲート端子として有する薄膜トランジスタで形成することができる。

ＳＲＡＭセル部４１内の，列方向に形成されたＳＲＡＭセルの個数は，ワード線の本数（ｎ）に等しく，一般に表示領域１０の走査線本数とも一致する。一方，行方向に形成されたＳＲＡＭセルの個数は，ビット線の本数（ｍ）に等しいが，一般に表示領域１０のデータ線本数の整数倍で，データ駆動部４０のデジタル−アナログ変換器のビット数とデータ線本数との積になることが多い。つまり，一行のＳＲＡＭセルが表示領域１０内の一行の画素に印加されるデータ信号に対応するデジタル信号を保存することが普通である。しかし，画面を分割表示する場合には，分割制御の方法によって適宜変化することも可能である。

次にメモリーアレイと周辺回路の接続状況を確認する。反転ビット線（／ＢＩＴ１〜／ＢＩＴｍ）は，データ書き込み駆動部４２とＳＲＡＭセル部４１とを接続し，各々，インバータと書き込みトランジスタ（Ｍ１１）を通じて，データ書き込み駆動部４２のデジタル出力線に接続される。ビット線（ＢＩＴ１〜ＢＩＴｍ）は，各々書き込みトランジスタ（Ｍ９）を通じてデータ書き込み駆動部４２のデジタル出力線に接続されている。また，ビット線（ＢＩＴ１〜ＢＩＴｍ）と反転ビット線（／ＢＩＴ１〜／ＢＩＴｍ）の出力端は各々読み取りトランジスタ（Ｍ１０，Ｍ１２）を通じて，出力ラッチの正負入力端子（Ｑ，／Ｑ）に接続される。

一方，ワード線（ＷＯＲＤ１〜ＷＯＲＤｎ）は，各行毎にＳＲＡＭセルの全アクセストランジスタ（Ｓ１，Ｓ２）のゲートに接続され，開放線（ＦＬＴ１〜ＦＬＴｎ）も同様に，各行毎にＳＲＡＭセルの全開放トランジスタ（Ｓ４，Ｓ５）のゲートに接続される。この時，入出力用トランジスタ（Ｍ９〜Ｍ１２）はセルトランジスタ（Ｍ１〜Ｍ４，Ｓ１，Ｓ２，Ｓ４，Ｓ５）と同様に絶縁基板上の薄膜トランジスタで形成することができる。なお，上記出力ラッチは，薄膜トランジスタのメモリーセルにとって大きな負荷になるので，できれば，もう１段，タイミングを違えたゲート付きラッチを追加して，現在の出力ラッチを小型化することが望ましい。

上記データ書き込み駆動部４２は，各ビット線（ＢＩＴ１〜ＢＩＴｍ）に一行のデジタル信号を同時に印加する。上記書き込みデコーダ４３は，ＳＲＡＭセル部４１にデジタル信号を印加する時，書き込みトランジスタ（Ｍ９，Ｍ１１）のゲートに書き込み指令を伝達する。上記読み取りデコーダ４５は，ＳＲＡＭセル部４１からデジタル信号を出力する時，読み取りトランジスタ（Ｍ１０，Ｍ１２）のゲートに読み取り指令を伝達する。上記ワードデコーダ４４は各ワード線（ＷＯＲＤ１〜ＷＯＲＤｎ）に選択信号を順次に印加してビット線（ＢＩＴ）からのデジタル信号が書き込みされるＳＲＡＭセルを選択し，デジタル信号が書き込まれるＳＲＡＭセルの開放線（ＦＬＴ１〜ＦＬＴｎ）に開放信号を印加して開放トランジスタ（Ｓ４，Ｓ５）を遮断させる。

このように，ＳＲＡＭセルが表示パネル１の絶縁基板上に形成される場合には，トランジスタの半導体層として多結晶シリコンが多く用いられる。多結晶シリコンを使用する薄膜トランジスタの場合には，しきい電圧の偏差が激しい。一般に，しきい電圧が増加すればトランジスタのオン電流が小さくなるので，図１のようなＳＲＡＭセルではデータを書き込みできない場合も発生する。しかし，本発明の実施形態のようにデータを書き込む場合に，電源（ＶＤＤ）とメモリー用インバータを遮断すれば，トランジスタのオン電流が小さくなってもデータが容易に書き込みできる。

以上，説明した本発明の実施形態では図２に示したように２個のインバータの一端と電源（ＶＤＤ）の間に各々開放トランジスタ（Ｓ４，Ｓ５）を使用したが，これとは異なって一つのトランジスタを使用することもできる。つまり，図７に示したようにトランジスタ（Ｍ１，Ｍ２）のソースを接続し，そのソースと電源（ＶＤＤ）の間にトランジスタ（第３スイッチ：Ｓ３）を接続することもできる。また，上述の説明では，メモリーの集合体，つまり，メモリーアレイまたはＳＲＡＭセル部のビット線とワード線の組み合わせを行列形態としたが，文字どおりの行列に限定する必要はなく，半導体メモリー業界において常識となっているように，順序の入れ替え，または，補助アレイの使用など，使用上の差し支えがない範囲において，配置・配列形態を自由に変更できる。

以上，本発明の好ましい実施形態について詳細に説明したが，本発明の権利範囲はこれに限定されず，請求範囲で定義している本発明の基本概念を利用した当業者の多様な変形および改良形態もまた本発明の権利範囲に属する。

例えば，本実施形態では，電源（ＶＤＤ）とインバータとの間に開放トランジスタ（Ｓ３，Ｓ４，Ｓ５）を接続しているが，かかる場合に限られず，電源（ＶＳＳ）とインバータとの間に接続することも可能である。

本発明は，半導体記憶装置とこれを利用したフラットパネル表示装置に適用可能である。

従来技術によるＳＲＡＭセルの等価回路図である。 本発明の実施形態によるＳＲＡＭセルの等価回路図である。 図２のＳＲＡＭセルにデータ書き込みおよび読み取りトランジスタを接続した装置の等価回路図である。 図３の回路の駆動タイミング図である。 本発明の実施形態によるフラットパネル表示装置の表示パネルの概略的な図面である。 図５のフレームメモリ部を示す図面である。 本発明の他の実施形態によるＳＲＡＭセルの等価回路図である。

符号の説明

１ 表示パネル
１０ 表示領域
２０ データ駆動部
３０ 走査駆動部
４０ フレームメモリ部
４１ ＳＲＡＭセル部
４２ データ書き込み駆動部
４３ 書き込みデコーダ
４４ ワードデコーダ
４５ 読み取りデコーダ
５０ メモリ制御部
６０ タイミング制御部
ＢＩＴ，／ＢＩＴ ビット線
／ＢＩＴ１〜／ＢＩＴｍ 反転ビット線
ＦＬＴ 開放線
Ｍ１〜Ｍ４，Ｍ９〜Ｍ１２，Ｓ１〜Ｓ５ トランジスタ
Ｎ１，Ｎ２ セルノード
ＲＥＡＤ 読み取り指令線
ＶＤＤ 電源（または電源線）
ＷＲＩＴＥ 書き込み指令線
ＷＯＲＤ ワード線

Claims (23)

1. 出力端が第１ノードに接続される第１インバータと；
   出力端が第２ノードに接続される第２インバータと；
   第１データを伝達するためのビット線と前記第１ノードとの間に接続される第１スイッチと；
   前記第１データのレベルを反転した第２データを伝達するための反転ビット線と前記第２ノードとの間に接続される第２スイッチと；
   前記第１インバータと第１レベルの電圧を供給する第１電源との間，および，前記第２インバータと前記第１電源との間に接続される少なくとも一つの第３スイッチと；
   を含み，
   前記第１インバータの入力端が前記第２ノードに接続され，前記第２インバータの入力端が前記第１ノードに接続されることを特徴とする，半導体記憶装置。
2. 前記半導体記憶装置の動作時間軸に対して，前記第１および第２スイッチが導通する期間と，前記第３スイッチが遮断する期間とが少なくとも一部重なることを特徴とする，請求項１に記載の半導体記憶装置。
3. 前記第１および第２スイッチが導通する期間は，前記第３スイッチが遮断する期間を含むことを特徴とする，請求項２に記載の半導体記憶装置。
4. 前記第１インバータは，前記第３スイッチと前記第１ノードとの間に接続される第１導電型の第１トランジスタ，および，前記第１ノードと第２レベルの電圧を供給する第２電源との間に接続される第２導電型の第２トランジスタを含み，
   前記第２インバータは，前記第３スイッチと前記第２ノードとの間に接続される前記第１導電型の第３トランジスタ，および，前記第２ノードと前記第２電源との間に接続される前記第２導電型の第４トランジスタを含み，
   前記第１ノードが前記第３および第４トランジスタのゲートに接続され，前記第２ノードが前記第１および第２トランジスタのゲートに接続されることを特徴とする，請求項１〜３のいずれか一項に記載の半導体記憶装置。
5. 前記第１レベルの電圧は，２値化信号におけるハイレベルの電圧であり，
   前記第２レベルの電圧は，前記ハイレベルに対するローレベルの電圧であり，
   前記第１導電型のトランジスタは，ｐチャンネルトランジスタであり，
   前記第２導電型のトランジスタは，ｎチャンネルトランジスタであることを特徴とする，請求項４に記載の半導体記憶装置。
6. 前記第１〜第４トランジスタは，基板上に形成される薄膜トランジスタであることを特徴とする，請求項４に記載の半導体記憶装置。
7. 前記第１〜第３スイッチは，基板上に形成される薄膜トランジスタであることを特徴とする，請求項１〜３のいずれか一項に記載の半導体記憶装置。
8. 出力端が第１ノードに接続され，入力端が第２ノードに接続される第１インバータと；
   出力端が前記第２ノードに接続され，入力端が前記第１ノードに接続される第２インバータと；
   前記第１および第２インバータに第１電圧を供給する第１電源線と；
   前記第１および第２インバータに第２電圧を供給する第２電源線と；
   を含み，
   前記第１および第２ノードに所定電圧のデータが印加されたとき，前記第１電源線と，前記第１および第２インバータとが電気的に遮断されることを特徴とする，半導体記憶装置。
9. 前記第１電源線と前記第１インバータとの間に接続される第４スイッチ，および，前記第１電源線と前記第２インバータとの間に接続される第５スイッチとをさらに含み，
   前記第１および第２ノードに前記データが印加されたとき，前記第１および第２スイッチが遮断することを特徴とする，請求項８に記載の半導体記憶装置。
10. 前記第１電源線と前記第１インバータとの間，および，前記第１電源線と前記第２インバータとの間に接続される第３スイッチをさらに含み，
    前記第１および第２ノードに前記データが印加されたとき，前記第１スイッチが遮断することを特徴とする，請求項８に記載の半導体記憶装置。
11. 前記第１インバータは，前記第１電源線と前記第１ノードとの間に接続される第１導電型の第１トランジスタ，および，前記第１ノードと前記第２電源線との間に接続される第２導電型の第２トランジスタを含み，
    前記第２インバータは，前記第１電源線と前記第２ノードとの間に接続される前記第１導電型の第３トランジスタ，および，前記第２ノードと前記第２電源線との間に接続される前記第２導電型の第４トランジスタを含み，
    前記第１ノードが前記第３および第４トランジスタのゲートに接続され，前記第２ノードが前記第１および第２トランジスタのゲートに接続されることを特徴とする，請求項８に記載の半導体記憶装置。
12. 前記第１インバータは，前記第４スイッチと前記第１ノードとの間に接続される第１導電型の第１トランジスタ，および，前記第１ノードと前記第２電源線との間に接続される第２導電型の第２トランジスタを含み，
    前記第２インバータは，前記第５スイッチと前記第２ノードとの間に接続される前記第１導電型の第３トランジスタ，および，前記第２ノードと前記第２電源線との間に接続される前記第２導電型の第４トランジスタを含み，
    前記第１ノードが前記第３および第４トランジスタのゲートに接続され，前記第２ノードが前記第１および第２トランジスタのゲートに接続されることを特徴とする，請求項９に記載の半導体記憶装置。
13. 前記第１インバータは，前記第３スイッチと前記第１ノードとの間に接続される第１導電型の第１トランジスタ，および，前記第１ノードと前記第２電源線との間に接続される第２導電型の第２トランジスタを含み，
    前記第２インバータは，前記第３スイッチと前記第２ノードとの間に接続される前記第１導電型の第３トランジスタ，および，前記第２ノードと前記第２電源線との間に接続される前記第２導電型の第４トランジスタを含み，
    前記第１ノードが前記第３および第４トランジスタのゲートに接続され，前記第２ノードが前記第１および第２トランジスタのゲートに接続されることを特徴とする，請求項１０に記載の半導体記憶装置。
14. 前記第１〜第４トランジスタは，薄膜トランジスタであることを特徴とする，請求項１１〜１３のいずれか一項に記載の半導体記憶装置。
15. 絶縁基板上に列方向に配される複数のデータ線と，行方向に配される複数の走査線とを含み，画面に画像を表示する表示領域と；
    前記絶縁基板上に形成され，前記複数のデータ線に対して画像を示すデータ信号を伝達するデータ駆動部と；
    前記絶縁基板上に形成され，前記データ信号に対応するデジタル信号を一時保存して前記データ駆動部に出力するフレームメモリ部と；
    前記絶縁基板上に形成され，前記複数の走査線に対して選択信号を伝達する走査駆動部と；
    を含み，
    前記フレームメモリ部は，
    列方向に延び，前記デジタル信号を伝達する複数の第１信号線と，
    列方向に延び，前記第１信号線に印加される前記デジタル信号のレベル反転信号を伝達する複数の第２信号線と，
    行方向に延び，前記選択信号を伝達する複数の第３信号線と，
    前記第１〜第３信号線に接続され，格子状に配列された複数のＳＲＡＭセルと，
    を含み，
    前記ＳＲＡＭセルは，前記第３信号線に印加される選択信号によって選択され，かつ前記第１信号線からデジタル信号を受信する時，第１電圧を供給する第１電源と電気的に遮断されることを特徴とする，フラットパネル表示装置。
16. 前記ＳＲＡＭセルは，
    出力端が第１スイッチを通じて前記第１信号線に接続され，入力端が第２スイッチを通じて前記第２信号線に接続される第１インバータと；
    出力端が前記第１インバータの入力端に接続され，入力端が前記第１インバータの出力端に接続される第２インバータと；
    前記第１インバータの第１端と前記第１電源との間，および，前記第２インバータの第１端と前記第１電源との間に接続される少なくとも一つの第３スイッチと；
    を含み，
    前記第１および第２スイッチの切替入力は前記第３信号線に接続され，
    前記第１インバータの第２端と前記第２インバータの第２端は，第２電圧を供給する第２電源に接続され，
    前記第１および第２スイッチが導通し，前記第１および第２信号線を通じて前記デジタル信号および反転したデジタル信号が印加されたとき，前記第３スイッチが遮断することを特徴とする，請求項１５に記載のフラットパネル表示装置。
17. 前記第１〜第３スイッチは，前記絶縁基板上に形成される薄膜トランジスタであり，
    前記第１および第２スイッチの切替入力は，ゲートであることを特徴とする，請求項１６に記載のフラットパネル表示装置。
18. 前記第１インバータは，前記第１端と前記第１インバータの出力端との間に接続される第１導電型の第１トランジスタ，および，前記第１インバータの出力端と前記第２端との間に接続される第２導電型の第２トランジスタを含み，
    前記第２インバータは，前記第１端と前記第２インバータの出力端との間に接続される前記第１導電型の第３トランジスタおよび前記第２インバータの出力端と前記第２端との間に接続される前記第２導電型の第４トランジスタを含み，
    前記第１および第２トランジスタのゲートは前記第１インバータの入力端に接続され，前記第３および第４トランジスタのゲートは前記第２インバータの入力端に接続されることを特徴とする，請求項１６に記載のフラットパネル表示装置。
19. 前記第１〜第４トランジスタは，前記絶縁基板上に形成される薄膜トランジスタであることを特徴とする，請求項１８に記載のフラットパネル表示装置。
20. 前記薄膜トランジスタは，多結晶シリコンからなる半導体層をチャンネル領域として有することを特徴とする，請求項１７または１９に記載のフラットパネル表示装置。
21. 前記フレームメモリ部は，行方向に配される複数の第４信号線を含み，
    前記第４信号線は前記ＳＲＡＭセルの第３スイッチとしてのトランジスタのゲートに接続されることを特徴とする，請求項１６に記載のフラットパネル表示装置。
22. 前記少なくとも一つの第３スイッチは，前記第１インバータの第１端と前記第１電源との間に接続される第４スイッチ，および，前記第２インバータの第１端と前記第１電源との間に接続される第５スイッチを含み，
    前記第４スイッチおよび第５スイッチはトランジスタであることを特徴とする，請求項１６に記載のフラットパネル表示装置。
23. 前記フレームメモリ部は，行方向に配される複数の第４信号線を含み，
    前記第４信号線は前記ＳＲＡＭセルの第４スイッチおよび第５スイッチのゲートに接続されることを特徴とする，請求項２２に記載のフラットパネル表示装置。
    
    

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