200807881 (1) 九、發明說明 相關申請案交互參考 本發明包含有關於2006年2月27日於日本專利局所 申請之日本專利申請案JP 2006-049730的標的，其全部內 容在此倂入作爲參考。 【發明所屬之技術領域】 本發明係有關於具有用於加速驅動的裝置之半導體裝 置（或本發明屬於半導體裝置的領域）。 【先前技術】 用於固態成像裝置（CMOS影像感測器，CCD)、儲存 裝置（SRAM、DRAM、ROM、快閃記憶體等）、可程式邏輯 陣列（PLA)等等之大部分的控制訊號係從分散式參數電路 形成，而由於控制訊號的配置結構，所以驅動電路的位置 經常受限於控制訊號的末端。因此，在分散式參數電路的 驅動中，控制訊號的延遲時間之差異很顯著。一般而言， 驅動電路具有用於定址的位址解碼器部分。固態成像裝置 經常具有選擇運作模式的邏輯電路。如圖23中所顯示， 當分散式參數電路的負載1 0 1 5係由配置於分散式參數電 路的兩端之驅動電路1 020與1 020所驅動時，訊號傳輸爲 高速，但是需於兩端配置解碼器1021及邏輯電路1〇22, 而造成大面積的必然性。再者，相同訊號線係於兩端接，線 ，這樣會導致配線數及功率消耗增加。另一方面，如圖24 -4- 200807881 (2) 中所顯示，當分散式參數電路的負載1 〇 1 5係由一側的驅 動電路1 020所驅動（例如，見ji>-A-2003- 1 43485(專利參 考文件1))時，可使電路面積大大地降低，但是在驅動電 路1 020的反側上所連接的負載1015中，訊號延遲很顯著 ，這樣會導致電路效能惡化。 【發明內容】 ^ 在分散式固定負載係從兩端驅動之兩端上驅動中，會 達成高速訊號傳輸，但是大規模的位址解碼器及邏輯電路 造成顯著的面積增加之缺點會發生。再者，相同訊號線係 於兩端接線，這樣會導致配線數及功率消耗增加之問題。 另一方面，在一側上的驅動中，延遲時間很顯著，這樣會 導致電路效能惡化之問題。 因此，希望有效地降低電路規模，以降低用於加速訊 號傳輸的電路之延遲差異。 φ 本發明的一實施例爲一種半導體裝置，具有可操作來 驅動具有延遲的電路之驅動電路，此半導體裝置包含：輔 助驅動電路，可操作來加速驅動電路的驅動’輔助驅動電 路接收驅動電路的驅動訊號當作輸入訊號° 在本發明的一實施例中，驅動電路可配置於具有延遲 的電路之一側上，而加速驅動電路的驅動之輔助驅動電路 可配置於具有延遲的電路之另一側上。因此，驅動電路的 面積降低，而且輔助驅動電路加速驅動電路的驅動’而此 實施具有延遲的電路之高速驅動。 -5- 200807881 (3) 根據本發明的一實施例，輔助驅動電路係配置來加速 驅動電路的驅動，及接收驅動電路的驅動訊號當作輸入訊 號。因此，可得到驅動電路的驅動係由輔助驅動電路所加 速’以實施具有延遲的電路之高速驅動的優點。再者，爲 了以高速驅動此電路，不必於此電路的兩端上配置大規模 的驅動電路，而於此電路的一端上提供具有大規模面積的 驅動電路已足夠。因此，電路規模可大大地降低。如以上 I 所述，根據本發明的一實施例，高速驅動及電路規模的降 低可同時達成。 【實施方式】 本發明的一實施例將參考圖1中所顯示的方塊圖來予 以說明。 如圖1中所顯示，半導體裝置1具有電路1〇(例如， 分散式參數電路）。可操作來驅動電路10的驅動電路20 φ 係連接至此電路的一端，而可操作加速驅動電路20的驅 動之輔助驅動電路30係連接至電路1〇的另一端，輔助驅 動電路30接收驅動電路20的驅動訊號當作輸入訊號。如 一例，輔助驅動電路3 0於由具有邏輯臨限値Vtha的邏輯 所組成之位準感測電路（NOT元件中的其一）處接收電路1〇 的驅動訊號當作輸入訊號，位準感測電路的輸出訊號及致 能（Enable)訊號進入NAND(反及）電路，而NAND電路的 輸出訊號進入M0S電晶體的閘極，以轉變成上升驅動的 導通狀態。再者，其於由具有邏輯臨限値vthb的邏輯所 200807881 (4) 組成之位準感測電路（另一 NOT元件）處接收電路10的 動訊號當作輸入訊號，位準感測電路的輸出訊號及致能 號進入NOR(反或）電路，而NOR電路的輸出訊號進 MOS電晶體的閘極，以轉變成下降驅動的導通狀態。在 ，輔助驅動電路3 0係連接至此電路的一端，但是可連 至此電路的任何位置，或可配置複數個輔助驅動電路。 些實施例稍後將詳細予以說明。 如一例，解碼器2 1係經由邏輯電路22而連接至驅 電路20。輔助驅動電路3 0監測控制訊號線（電路1 〇的 載）1 1的訊號位準。當確認轉態時，其開始驅動控制訊 線1 1。因爲控制訊號線1 1爲觸發，所以不需解碼器及 輯電路。在此例中，爲用於驅動電路2 0的觸發之致能 號爲用於輔助驅動電路30的啓動訊號。如所顯示的輔 驅動電路3 〇之電路組構爲一例。接收驅動訊號當作輸 訊號之此種電路組構足以加速驅動電路2 0的驅動。 0 接著，圖2顯τκ電路10係由解碼器21及邏輯電路 所選擇時所實施的輔助驅動電路3 0之運作的時序圖。 .此，致能訊號爲用於驅動電路20的觸發訊號。SIGL SIGM、及SIGR分別爲電路10的左端、中央、及右端 電壓。TRGr及TRGf爲輔助驅動電路30的內部訊號之 壓。Vtha及Vthb爲用以接收控制訊號線！ 1當作輸入之 輯電路的邏輯臨限値。 如圖2中所顯示，當致能訊號轉變成高位準時，驅 電路20會使控制訊號線1 1轉變成高位準。此時，由於 驅 訊 入 此 接 這 動 負 號 \ctaci 逮 訊 助 入 22 在 的 電 邏 動 分 200807881 (5) 散式固定負載，所以左端（左端的電壓SIGL)的驅動快速上 升，而中央（中央的電壓SIGM)及右端（右端的電壓SIGR) 的驅動緩慢上升。當右端（右端的電壓SIGR)的訊號超過邏 輯臨限値Vtha時，輔助驅動電路30的內部訊號TRGr會 改變。因爲致能訊號爲高位準，所以輔助驅動電路3 0將 高位準供應給控制訊號線1 1，以加速上升訊號轉態。此外 ，致能訊號轉變爲高位準，因此迫使供應輔助驅動電路3 0 的低位準之電晶體除能。 當致能訊號轉變爲低位準時，低位準會彳定左端，及右 端傳播，此位準會類似地緩慢變化。此時，會藉由致能訊 號而迫使供應輔助驅動電路3 0的高位準之電晶體除能。 當右端的電壓SIGR超過Vthb時，輔助驅動電路30的內 部訊號TRGf會改變，且輔助驅動電路30將低位準供應給 控制訊號線1 1。因此，加速下降訊號轉態。 具有輔助驅動電路3 0的控制訊號線1 1當作輸入的邏 φ 輯可共享高位準及低位準時的相同電路。然而，分離使各 邏輯位準能變的不同，這樣使驅動器可更有效地加速驅動 。例如，邏輯臨限値Vtha係設定爲低位準來加速上升緣 的驅動，邏輯臨限値Vthb係設定爲高位準來加速下降緣 的驅動，因此驅動輔助驅動電路3 0的時序可於各位準加 速。此例的說明稍後將予以詳細說明。 再者，輔助驅動電路不僅可配置用於高位準及低位準 ，而且也可配置用於複數種已知電壓供應。例如，當供應 四種型式電壓時，加速驅動器可配置用於在其之中的兩種 -8 - 200807881 (6) 型式電壓。因此，可增加電路面積的效率。此例的說明稍 後將予以詳細說明。 接著，輔助驅動電路3 〇將予以詳細說明。在底下的 說明中，電路1 〇係考慮爲分散式參數電路。 圖3A顯示接收本身的驅動訊號當作輸入，用以加速 之輔助驅動電路3 0 1的組構，而圖3 B顯示輔助驅動電路 301的時序圖。 如圖3 A及3 B中所顯示，輸入IN從低位準改變至高 位準，藉此驅動電路20驅動分散式參數電路SIG。 當分散式參數電路SIG具有負載15時，延遲係於訊 號轉態中發生，如虛線中所表示。當輔助驅動電路3 0係 由輔助驅動電路的啓動訊號ACLE(其切換輔助驅動電路 30的啓動/停止）所啓動時，輔助驅動電路30之內部訊號 的電壓TRG於分散式參數電路SIG超過邏輯臨限値Vth 的時候會改變，然後輔助驅動電路3 0驅動分散式參數電 ^ 路SIG。因此，可得到加速分散式參數電路SIG的訊號轉 態之優點。 圖4 A及4 B顯示加速上升緣的範例輔助驅動電路之方 塊圖，圖5A及5B顯示加速下降緣的範例輔助驅動電路之 方塊圖，而圖6A及6B顯示同時加速上升緣及下降緣的範 例輔助驅動電路之方塊圖° 如圖4A中所顯示’加速上升緣的輔助驅動電路301 使用AND (及）邏輯，其係由接收具有來自此電路的輸入訊 號SIG之Ν Ο T元件的輸出訊號，與輔助驅動電路的啓動 -9- 200807881 (7) 訊號ACLE當作輸入之AND電路，及輸出訊號係輸 閘極的MOS電晶體所組構而成。 如圖4 B中所顯示，加速上升緣的輔助驅動電路 係配置成具有來自此電路的輸入訊號SIG當作輸入之 元件係串聯連接至NOT電路，輸出訊號係輸入至 MOS電晶體的閘極，輔助驅動電路的啓動訊號ACLE 入至NOT電路，其輸出訊號係輸入至與第一 MOS電 串聯連接的第二MOS電晶體之閘極，且第一 MOS電 係連接至輸入訊號線。 如圖5A中所顯示，加速下降緣的輔助驅動電路 使用NAND邏輯，其係由接收具有來自此電路的輸入 SIG之NOT元件的輸出訊號，與輔助驅動電路的啓動 ACLE當作輸入之NAND電路，及輸出訊號係輸入至 的MOS電晶體所組構而成，而MOS電晶體中的其一 接至輸入訊號線側，而另一個係接地。 φ 如圖5B中所顯示，加速下降緣的輔助驅動電路 係配置成具有來自此電路的輸入訊號SIG之NOT元 串聯連接至NOT電路，輸出訊號係輸入至第一 MOS 體的閘極，輔助驅動電路的啓動訊號ACLE係輸入至 電路，其輸出訊號係輸入至與第一 M0S電晶體串聯 的第二Μ Ο S電晶體之閘極，第一 M 0 s電晶體係連接 入訊號線，且第二MOS電晶體係接地。 如圖6A中所顯示，輔助驅動電路305具有一邏 限値Vth的位準感測電路，其同時驅動上升緣及下降 入至 302 NOT 第一 係輸 晶體 晶體 303 訊號 訊號 閘極 係連 304 件係 電晶 NOT 連接 至輸 輯臨 緣。 -10- 200807881 (8) 此輔助驅動電路3 05具有圖4A中所述的輔助驅動電路 301及圖5A中所述的輔助驅動電路3 03之結合功能，其 組構成共享由NOT元件所組成的位準感測電路。 如圖6B中所顯示，輔助驅動電路3 06具有一邏輯臨 限値Vth的位準感測電路，其驅動上升緣及下降緣。此輔 助驅動電路306具有圖4B中所述的輔助驅動電路3 02及 圖5B中所述的輔助驅動電路3 04之結合功能，其組構成 共享由NOT元件所組成的位準感測電路。 ^ 接著，將說明決定上升緣及下降緣的時序之邏輯臨限 値 Vth。 例如，在輔助驅動電路3 0支援上升緣的驅動之情況 中，圖7A顯示邏輯電路的邏輯臨限値Vtha係設定爲低位 準，來接收輔助驅動電路3 0的驅動訊號當作輸入之組構 ，而圖7B顯示時序圖。邏輯臨限値Vtha爲低於一般的邏 輯臨限値。例如，其係設定爲低於接地位準（低位準）與高 位準之間的中間位準。此外，虛線顯示沒有輔助驅動電路 I的情況。 如圖7A及7B中所顯示，輸入IN從低位準改變至高 位準，以藉由驅動電路20驅動分散式參數電路。當分散 式參數電路具有負載1 5時，訊號轉態會追隨由虛線所表 示的緩慢上升緣，且延遲發生。當輔助驅動電路3 0係由 輔助驅動電路的啓動訊號ACLE(其切換輔助驅動電路30 的啓動/停止）所啓動時，輔助驅動電路30之內部訊號的電 廳TRG於分散式參數電路的電壓SIG超過邏輯臨限値 -11 - 200807881 Ο)
Vtha的時候會改變，且輔助驅動電路30改變分散式參數 電路的電壓SIG。邏輯臨限値Vtha係設定爲低位準（亦即 ，其係設定爲靠近低位準的値），藉此可加速分散式參數 電路的電壓SIG之上升緣。因此，可得到加速分散式參數 電路的電壓SIG之轉態的優點。 如以上所述，邏輯臨限値Vtha會降低，以得到藉由 驅動電路於較早時間點的上升緣所驅動之分散式參數電路 的電壓SIG之變化，而可得到加速分散式參數電路的電壓 SIG之轉態的優點。 例如，在輔助驅動電路3 0支援下降緣的驅動之情況 中，圖8A顯示具有輔助驅動電路30的驅動訊號當作輸入 之邏輯電路的邏輯臨限値Vthb係設定爲高位準之組構， 而圖8B顯示時序圖。邏輯臨限値vthb爲高於一般的邏輯 臨限値，且係設定爲高於接地位準（低位準）與高位準之間 的中間位準。此外，虛線顯示沒有輔助驅動電路的情況。 φ 如圖8A及8B中所顯示，輸入in從高位準改變至高 位準，以藉由驅動電路20停止分散式參數電路。當分散 式參數電路SIG具有負載15時，訊號轉態會追隨由虛線 所表示的緩慢下降緣，且延遲發生。當輔助驅動電路30 係由輔助驅動電路的啓動訊號ACLE(其切換輔助驅動電路 30的啓動/停止）所啓動時，輔助驅動電路3〇之內部訊號 的電壓TRG於分散式參數電路的電壓SIG等於或小於邏 輯臨限値Vthb的時候會改變，且輔助驅動電路3()改變分 散式參數電路的電壓SIG。邏輯臨限値Vthb係設定爲高 -12- 200807881 (10) 位準（亦即，其係設定爲靠近高位準的値），藉此可加 散式參數電路的電壓SIG之下降緣。因此，可得到加 散式參數電路的電壓SIG之轉態的優點。 如以上所述，邏輯臨限値Vthb係設定爲較高位 以得到藉由驅動電路於較早時間點的下降緣所驅動之 式參數電路的電壓SIG之變化，藉此可加速分散式參 路3 0的運作之啓始。 ^ 接著，圖9A及9B顯示一種範例電路，其中不同 係用於支援上升緣的邏輯臨限値Vtha，及支援下降緣 輯臨限値Vthb。較佳而言，低於Vthb的電壓之設定 會將Vtha設定爲靠近低位準的電壓，且將Vthb設定 近高位準的電壓，藉此可結合圖7A、7B、8A及8B 述的組構之運作。 如圖9A中所顯示，輔助驅動電路307具有邏輯 値Vtha及邏輯臨限値Vthb，其具有同時驅動上升緣 φ 降緣之含邏輯臨限値Vtha的位準感測電路，及含邏 限値Vthb的位準感測電路。更特別而言，輔助驅動 307具有圖4A中所述的輔助驅動電路301及圖5A中 的輔助驅動電路3 03之結合功能。 如圖9B中所顯示，輔助驅動電路308具有邏輯 値Vtha及邏輯臨限値Vthb，其具有同時驅動上升緣 降緣之含邏輯臨限値Vtha的位準感測電路，及含邏 限値Vthb的位準感測電路。更特別而言，輔助驅動 3 08具有圖4B中所述的輔助驅動電路3 02及圖5B中 速分 速分 準， 分散 數電 電壓 的邏 Vtha 爲罪 中所 臨限 及下 輯臨 電路 所述 臨限 及下 輯臨 電路 所述 -13- 200807881 (11) 的輔助驅動電路3 04之結合功能。 如以上所述，不同電壓係用於支援上升緣的邏輯臨限 値Vtha，及支援下降緣的邏輯臨限値Vthb，藉此可分別 設定邏輯臨限値Vtha及邏輯臨限値Vthb。因此，可以高 速同時驅動上升緣及下降緣。 接著，將參考圖1〇中所顯示的電路圖及圖11中所顯 示的時序圖來說明具有輔助驅動電路的半導體裝置’其中 複數個電壓係供應給驅動電路，而輔助驅動電路根據由這 些電壓所驅動的單一或複數個驅動來實施加速。 如圖1 0中所顯示，半導體裝置2具有電路1 0(例如’ 分散式參數電路），其具有負載15。驅動電路10的驅動電 路2 0係連接至此電路的一端，而當輔助驅動電路接收驅 動電路20的驅動訊號當作輸入訊號時，加速驅動電路20 的驅動之輔助驅動電路30-1、30-2及30-3係連接至電路 1〇的另一端。對於輔助驅動電路3〇-1至 30-3而言，可 ^ 採用具有圖4A至6B，及9A及9B中所述的電路組構之輔 助驅動電路。再者，如一例，解碼器21 (例如，位址解碼 器）係經由邏輯電路22而連接至驅動電路20。 因爲驅動電路以六種型式電壓V0、V1、V2、V3、V4 、及V5驅動負載1 5，所以驅動電路20係以複數個驅動 電壓DRVEO至DRVE5來予以供應。然後，只有當驅動電 路20係以電壓VO、V2、及V5來予以供應時，驅動才會 由輔助驅動電路30-1、30-2及30-3來予以加速。 如圖1 1中所顯示，當負載係以電壓DRVEO(VO)、 -14- 200807881 (12) DRVE3(V3)、DRVEl(Vl)、DRVE4(V4)、DRVE2(V2)、及 DRVE5(V5)的順序而分開驅動時，僅在輔助驅動電路30 於適當時序時，以輔助驅動電路的啓動訊號 ACLEi(ACLE0、ACLE2、及 ACLE5)來予以啓動之情況中 ，輔助驅動電路30於訊號線（例如，分散式參數電路的控 制線）之電壓SIG的上升緣或下降緣之驅動中會導致內部 訊號的電壓TRGi(TRG0、TRG2、及TRG5)之轉態。 當啓動輔助驅動電路 30時，內部訊號的電壓 • TRGi(TRG0、TRG2、及TRG5)訊號係由實線所表示。由於 由虛線所表示之訊號線的負載，所以在以沒有輔助驅動電 路的電壓之驅動中，延遲很顯著。然而，在以具有輔助驅 動電路30的電壓之驅動中，訊號線的電壓SIG之變化係 由邏輯臨限値Vthi(VthO、Vth2、及Vth5)所感測，且加速 訊號線的電壓SIG之轉態。更特別而言，會加速驅動。 如以上所述，輔助驅動電路係以有關於驅動負載的特 ^ 定電壓來予以運作，藉此只有當此電路的效能受到例如特 別是延遲所影響時，才會啓動輔助驅動電路。除了此種驅 動之外的驅動係以正常方式進行，藉此輔助驅動電路可根 據此電路的特性及效能來予以彈性地安裝，且可有效地降 低電路面積。 在以上所述中，如圖1 2中所顯示，已說明除了驅動 電路（分散式參數電路）1 0的驅動電路2 0之外，輔助驅動 電路係配置於分散式參數電路1 〇的右端之組構。在此組 構中，當由解碼器21及邏輯電路22所產生的訊號藉由驅 -15- 200807881 (13) 動電路2 0而傳經分散式參數電路1 〇的負載1 5時，靠近 驅動電路20之負載15L的電壓SIGL會以高速變化，但是 延遲可能發生於分散式參數電路10的中間中之負載15M 的電壓SIGM中，及在右端之負載UR的電壓SIGR中。 然後，輔助驅動電路30係設置於分散式參數電路1〇 的中間位置處及驅動電路2 0的對側上之複數個位置處之 範例組構將參考圖1 3來予以說明。 I 如圖13中所顯示，在半導體裝置3中，當驅動電路 的驅動訊號DRVE輸入至驅動電路20時，分散式參數電 路10的左端之負載15L的電壓SIGL會上升。然後，分散 式參數電路1 0的左端所驅動之訊號會傳經分散式參數電 路10。當中間位置之負載15M的電壓SIGM超過邏輯臨 限値Vth時，會啓動輔助驅動電路30-M，且電壓SIGM會 變化，以加速中間位置之負載1 5M的驅動。當分散式參數 電路10的右端之負載15R的電壓SIGR超過邏輯臨限値 血 Vth時，同樣地會啓動輔助驅動電路30-R，且電壓SIGR 會變化，以加速中間位置之負載1 5R的驅動。 在半導體裝置3中，輔助驅動電路30-M係設置於分 散式參數電路1 〇的中間位置處，但是複數個輔助驅動電 路可設置於分散式參數電路中的已知位置處。特別而言， 當分散式參數電路極長時’例如於預定區間配置複數個輔 助驅動電路對於高速驅動變成很有效。 在輔助驅動電路3 0係設置於複數個位置處之組構中 ，會加速分散式參數電路10的驅動。因爲輔助驅動電路 -16- 200807881 (14) 30省略用於驅動電路20的解碼器及邏輯電路，所以電 規模會降低，以降低電路面積。此外，多數個輔助驅動 路30可設置於分散式參數電路1〇中的已知位置處，因 可達成高速驅動。 輔助驅動電路的啓動訊號ACLE可與藉由輔助驅動 路所加速之驅動電路的驅動訊號相同。此情況的範例組 將參考圖14中所顯示的方塊圖及時序圖來予以說明。 如圖14中所顯示，在半導體裝置4中，係設置具 負載1 5的電路1 0(例如，分散式參數電路）。驅動電路 的驅動電路20係連接至此電路的一端，而當輔助驅動 路接收驅動電路20的驅動訊號當作輸入訊號時，加速 動電路20的驅動之輔助驅動電路30係連接至電路10 另一端。對於輔助驅動電路30而言，可採用具有圖4A 6B，及9A及9B中所述的電路組構之輔助驅動電路。 者，如一例，解碼器（位址解碼器）2 1係經由邏輯電路 而連接至驅動電路20。 對於輔助驅動電路3 0，會供應切換輔助驅動電路 是否啓動或停止之啓動訊號ACLE。啓動訊號ACLE可 驅動電路20的驅動訊號DRVE相同。因此’當輸入驅 訊號DRVE時，會啓動輔助驅動電路3〇。 如以上所述，用於驅動電路20及輔助驅動電路3 0 控制訊號爲共用’藉此可降低控制訊號的數目’且可達 控制之時序的簡化’及對電路的簡化控制。 加速上述的驅動之輔助驅動電路監測一側上所驅動 路 電 此 電 構 有 10 電 驅 的 至 再 22 30 與 動 的 成 之 -17- 200807881 (15) 分散式參數電路的負載之訊號轉態，且自動加速此驅動。 大部分的位址解碼器及邏輯電路會省略，以接近兩端上驅 動之速度的驅動可以小面積來予以達成。然而，在需設定 類似CMOS影像感測器之脈波的下降緣之緩衝電壓的情況 中，有時難以設計複數個臨限値。 例如，在一種固態成像裝置（其中需從-IV至3.3V驅 動以負電壓驅動而配置於固態成像裝置的單位畫素中之轉 移電晶體的閘極電極）中，於落於3 . 3 V至-1 V的時候，有 ® 時會經由〇V來驅動閘極電極。實施此種的範例組構將參 考圖15中所顯示的方塊圖、圖16中所顯示的電路圖、及 圖17中所顯示的時序圖來予以說明。 如圖1 5中所顯示，在半導體裝置5中，係設置具有 負載1 5的電路1 〇(例如，分散式參數電路）。驅動電路1 0 的驅動電路20係連接至此電路的一端，而當輔助驅動電 路接收驅動電路20的驅動訊號當作輸入訊號時，加速驅 I 動電路20的驅動之輔助驅動電路30係連接至電路1〇的 另一端。輔助驅動電路3 0監測電路1 0的負載1 5之訊號 轉態，電路1 0具有由具有邏輯臨限値的邏輯所組成之位 準感測電路3 1，及暫時儲存加速驅動的狀態之旗標記憶體 40 ’其中位準感測電路3 1及旗標記憶體40的各輸出係用 來決定驅動負載1 5的驅動。再者，例如，解碼器21係經 由邏輯電路22而連接至驅動電路20。 在半導體裝置5中，會監測藉由驅動電路20所驅動 之分散式參數電路的負載1 5之訊號位準，且當轉態發生 -18- 200807881 (16) 時，輔助驅動電路30會加速驅動。此時，旗標記憶體40 儲存產生驅動的事件。下降緣的驅動係根據旗標記憶體40 的狀態來予以決定，且其係由輔助驅動電路3 0所驅動。 可保存上升緣及下降緣的運作順序。 接著，輔助驅動電路3 0的範例電路將參考圖1 6來予 以說明，而輔助驅動電路3 0的運作將參考圖1 7中所顯示 的時序圖來予以說明。此外，圖1 7中的虛線顯示沒有輔 0 助驅動電路的情況。 如圖16及17中所顯示，輔助驅動電路30係與圖1 及9中所述的那些相同。與沒有輔助驅動電路的情況相較 ，對於分散式參數電路的負載之電壓SIG而言，輔助驅動 電路30係用來加速電壓SIG的上升緣，用以在上升緣超 過某種位準的時候（例如，在其超過邏輯臨限値Vth的時 候）加速驅動。此時，旗標記憶體40儲存驅動狀態，且中 間電壓Vmid係藉由將緩衝電壓供應給驅動器45，用於暫 φ 態電壓之XPmid所供應。在截止電壓的Vss被供應爲 VPl〇w時，會重置旗標記憶體4〇，且位準感測電路31自 動地下降爲截止狀態，以結束此序列的脈波驅動。此圖式 中的圖表示旗標記憶體40的輸出電壓。再者，當負載降 低時’輔助驅動電路30具有暫時儲存預定電壓之用於暫 態電壓的驅動器45，然後當下降時，供應中値電壓給驅動 器45。 在半導體裝置5中，在正需要供應緩衝電位之前，注 意力係集中於改變成高位準的訊號線。當輔助驅動電路3 0 -19- 200807881 (17) 加速高位準驅動時，會寫入旗標記憶體40 ’然後決定出供 應緩衝電壓。當低位準驅動係經由緩衝電壓而加速時’會 重置旗標記憶體40，且狀態會返回原始狀態。更特別而言 ，因爲上升緣的一邏輯臨限値Vth係設定爲自動設定產生 下降緣的條件，所以需設定下降緣的邏輯臨限値。如以上 所述，當達成接近兩端的驅動之驅動特徵時’可藉由降低 面積來達成封裝密度之優點。 接著，於藉由圖1中所述之半導體裝置1的加速驅動 β 之組構中驅動分散式參數電路之模擬結果，圖23及24中 所述的過去技術之兩端上的驅動之組構及一側上的驅動之 組構將參考圖1 8來予以說明。在Η 1 8中驅動時間係顯示 於垂直線上，而分散式參數電路的負載之位置係顯示於水 平線上。此外，各半導體裝置中之分散式參數電路的負載 數量爲1 024個負載。在一側上的驅動中，驅動電路係配 置於分散式參數電路的左側上。在兩端上的驅動中，驅動 φ 電路係配置於分散式參數電路的兩端上。在根據本發明的 一實施例之半導體裝置（加速驅動）中，驅動電路係配置於 分散式參數電路的左側上，而輔助驅動電路係連接於分散 式參數電路的右側上。此外，驅動電晶體的尺寸均相同。 如圖1 8中所顯示，在一側上的驅動之半導體裝置中 ，在與驅動電路分離的位置處，延遲時間會顯著地延長， 而在具有輔助驅動電路的半導體裝置中，其具有接近兩端 上的驅動之延遲特徵，且比一側上的驅動更顯著地加速驅 動。再者’一側上的驅動之電路面積的降低之優點係如以 -20- 200807881 (18) 上所述。如以上所述，對於有效降低電路規模’及降低電 路的延遲差異以加速而言，配置輔助驅動電路的組構爲顯 著有效的。 接著，根據本發明的一*實施例之半導體裝置爲固態成 像裝置的範例組構將參考圖1 9中所顯示的方塊圖，及圖 20中所顯示的放大圖來予以說明。在圖19中’如一例， 顯示MOS影像感測器。 如圖19中所顯示，在半導體裝置（固態成像裝置）6中 ^ ，畫素51係以垂直方向（X方向）及水平方向（y方向）的二 維矩陣來予以配置。畫素列中之各畫素51係藉由控制訊 號線52來予以連接及控制。 MOS影像感測器具有畫素陣列部分50，其中包含光 電轉換元件的畫素5 1係以二維矩陣來予以配置，且如同 周邊電路、驅動控制訊號線52的驅動電路20、控制驅動 電路20的邏輯電路61、垂直掃瞄電路62、時序產生電路 0 (未顯示）、及水平掃瞄電路63。以當作輸入訊號的驅動訊 號來加速驅動之輔助驅動電路3 0係連接至MO S影像感測 器的對側，在MOS影像感測器的對側上會連接控制訊號 線52的邏輯電路61。例如，對於控制訊號線52而言，有 轉移控制線1 1 2、重置控制線1 1 3及選擇控制線1 1 4。因 此，輔助驅動電路3 0係連接至轉移控制線1 1 2、重置控制 線1 1 3及运擇控制線1 1 4中的每一控制線。 在此組構中，藉由垂直掃瞄電路62及邏輯電路61所 選擇的列係藉由驅動電路20從一側驅動。因爲輔助驅動 -21 - 200807881 (19) 電路3 0係配置於對側，所以可加速藉由驅動電路20 動的列之控制訊號線（水平訊號線）5 2的驅動。 再者，輸出訊號線1 1 1係接線至有關於由畫素陣 分5 0中的畫素5 1所組成之矩陣陣列的各行。此外， 重置電壓的重置線1 1 5係接線至各畫素5 1。 畫素5 1的範例電路組構將參考圖20中所顯示的 圖來予以說明。此範例電路的單位畫素具有光電轉換 ，光二極體511，例如是組構畫素電路，其包含四個 體，例如是轉移電晶體5 1 2、重置電晶體5 1 3、放大 體514及選擇電晶體515。在此，N通道MOS電晶體 於例如是轉移電晶體5 1 2、重置電晶體5 1 3、放大電 5 1 4及選擇電晶體5 1 5。 轉移電晶體5 1 2係連接於光二極體5 1 1的陰極電 爲電荷電壓轉換部分的浮置擴散部分5 1 6之間，其中 脈波TRG係施加於閘極電極（控制電極），以轉移由光 體511進行光電轉換的訊號電荷（在此爲電子），且在 存於浮置擴散部分5 1 6。 在重置電晶體5 1 3中，汲極電極係連接至重置線 ，而源極電極係連接至浮置擴散部分5 1 6，其中在訊 荷從光二極體5 1 1轉移至浮置擴散部分5 1 6之前，重 波RST係施加至閘極電極，以將浮置擴散部分5丨6的 重置爲重置電壓Vrst。 在放大電晶體5 14中，閘極電極係連接至浮置擴 分516，而汲極電極係連接至畫素源Vdd，其中在藉 所驅 列部 供應 放大 元件 電晶 電晶 係用 晶體 極與 轉移 二極 此儲 1 15 號電 置脈 電位 散部 由重 -22- 200807881 (20) 置電晶體5 1 3所重置後之浮置擴散部分5 1 6的電位係輸出 爲重置位準，且已轉移訊號電荷於此之浮置擴散部分5 1 6 的電位係輸出爲訊號位準。 例如，在選擇電晶體5 1 5中，汲極電極係連接至放大 電晶體5 1 4的源極電極，而源極電極係連接至輸出訊號線 1 1 1，其中選擇脈波SEL係施加至閘極電極，而轉變成導 通狀態，且使畫素51轉變成選擇的狀態，且從放大電晶 體5 1 4所輸出的訊號係輸出至輸出訊號線111。此外，對 I 於選擇電晶體5 1 5而言，可採用選擇電晶體5 1 5係連接於 畫素源Vdd與放大電晶體5 1 4的汲極電極之間的此種組構 〇 再者，回到圖19，此說明將持續。驅動電路20係組 構來實施讀取畫素陣列部分1 1的讀取列中之各畫素51的 訊號之讀取運作。 垂直掃瞄電路62係由例如是移位暫存器或位址解碼 器所組構，其中會適當地產生重置脈波RS T、轉移脈波 TRG及選擇脈波SEL，以垂直地（以垂直方向）掃瞄列的單 元中之電子快門列及讀取列中的畫素陣列部分1 1之各畫 素5 1，同時，會實施電子快門運作，以清除有關於電子快 門列的列中之畫素5 1的訊號。然後，在藉由驅動電路20 實施讀取掃瞄之前，有關於相同列（電子快門列）的電子快 門運作會實施對應於快門速度之時間週期。 水平掃瞄電路6 3係由例如是移位暫存器或位址解碼 器所組構，其水平地掃瞄畫素陣列部分1 1的各畫素行。 -23- 30 200807881 (21) 根據半導體裝置6(固態成像裝置），輔助驅動電路 係配置於控制訊號線5 2的驅動電路之對側上，藉此在 置輔助驅動電路3 0的此側上可省略垂直掃瞄電路及邏 電路的部分。因此，可達成降低電路面積的優點，以及 動速度可藉由輔助驅動電路30而加速，且可使加速的 平訊號線之延遲分佈一致，而有助於改善固態成像裝置 效能。不僅在CMOS影像感測器的類似組構中，而且 CCD的水平訊號線之驅動中，可得到類似優點。 接著，根據本發明的一實施例之半導體裝置爲儲存 置的範例組構將參考圖21中所顯示的方塊圖來予以說 。在圖21中，如一例，係顯示動態隨機存取記憶 (DRAM)。 如圖21中所顯示，半導體裝置（儲存裝置）7具有一 列’其中具有單一電晶體及單一電容的記憶元件係垂直 水平地配置於一陣列中。字元選擇電路7 1選擇字元選 線72，且此線係由驅動電路20所驅動，以將資料寫入 定的儲存元件7 3中，或讀取預定的儲存元件7 3中之資 〇 輔助驅動電路3 0係配置於連接至字元選擇線7 2上 驅動電路2 0之對側端上。例如，對於輔助驅動電路3 〇 言’可使用圖4A至6B，及9A及9B中所述的電路組構 之輔助驅動電路。再者，如一例，解碼器2 1 (例如，位 解碼器）係經由邏輯電路2 2而連接至驅動電路2 〇。在儲 兀件7 3中，字元選擇線7 2係連接至μ 0 S電晶體7 4的 配 輯 驅 水 的 在 裝 明 m 陣 且 擇 預 料 的 而 中 址 存 閘 -24- 200807881 (22) 極，位元線75係連接至此MOS電晶體的一側，而電容76 係連接至另一側。在儲存裝置7中，輔助驅動電路3 0加 速字元選擇線72的驅動。 在寫入運作時，電壓係施加至用以選擇列的字元選擇 線72，資料會通過對應的位元線75，然後會選擇此列， 以將電壓施加至MOS電晶體74的閘極。因此，資訊係儲 存於此單元的電容76中，其中MOS電晶體74的源極及 汲極爲導通。 ^ 在讀取運作時，首先，位元線75係設定爲與預充電 電源線（未顯示）的電壓相同。預充電電源線的電壓係設定 爲感測放大器的臨限値電壓。接著，關閉預充電開關，且 位元線75中所預充電的電壓會保持一段時間。然後，選 擇字元選擇線72，以施加電壓。因此，MOS電晶體74的 源極及汲極爲導通會導通，以使電容76中的資訊通過位 元線75。因爲位元線75有預充電電壓，所以當電容76有 0 電荷時，其變成超過臨限電壓的電壓値，而當電容76無 電荷時，其變成低於臨限電壓的電壓値。在此，電壓係施 加至感測放大器的控制端，以啓動感測放大器，而位元線 75的電壓値係改變爲參考臨限電壓之相當於「1」及「0」 之電壓。此時，相同資料會再次儲存於記憶單元的電容76 中。最後，行選擇開關會轉變爲導通狀態，以輸出位元線 75中的資訊。 根據半導體裝置7(儲存裝置），輔助驅動電路30係配 置於字元選擇線7 2的驅動電路2 0之對側上，藉此在配置 -25- 200807881 (23) 輔助驅動電路3 0的此側上可省略字元選擇電路7 1。因此 ，可得到降低電路面積的優點，以及驅動速度可藉由輔助 驅動電路3 0而加速，且可使加速的水平訊號線之延遲分 佈一致，而有助於改善儲存裝置的讀取率及寫入率。 接著，根據本發明的一實施例之半導體裝置爲儲存裝 置的範例組構將參考圖22中所顯示的方塊圖來予以說明 。在圖22中，如一例，係顯示由動態邏輯電路所組成的 _ PLA(可程式邏輯陣列）所組構之可程式邏輯陣列。 如圖22中所顯示，半導體裝置（可程式邏輯陣列）8爲 由動態邏輯電路所組成的PLA(可程式邏輯陣列）。會考慮 當驅動電路20係由驅動訊號DRVE所驅動時，驅動電路 20會使所有輸出轉變成低位準。在藉由PRE訊號而預充 電之後，當判斷出先前階段中之來自邏輯電路22的輸入 時，驅動電路20係由驅動電路20的驅動訊號DRVE所啓 動。當輔助驅動電路30係輔助驅動電路30的啓動訊號 φ ACLE所啓動時，可加速上升緣的轉態。 根據半導體裝置（可程式邏輯陣列）8，可加速可程式邏 輯陣列的驅動。特別而言，因爲由於邏輯計算的流程而一 般難以組成兩端上的驅動之組構，所以此半導體裝置提供 加速由分散式參數電路所組成的訊號線之優點。 根據本發明的一實施例之半導體裝置係用於降低面積 ’以及用於加速具有分散式參數電路當作負載之控制訊號 線的驅動電路，此半導體裝置包含如CMOS影像感測器及 電荷耦合裝置（CCD)的固態成像裝置、如動態隨機存取記 -26- 200807881 (24) 憶體（DRAM)、靜態隨機存取記憶體（SRAM)、唯讀記憶體 (ROM)、及非揮發性記憶體的儲存裝置、以及如PLA的可 程式邏輯陣列。 熟習此項技術者應該了解到的是，不同的修飾、組合 、次組合及變化可依據其在後附申請專利範圍或其等效的 範圍內之設計需求及至此程度的其他因素而產生。 【圖式簡單說明】 圖1顯示本發明的一實施例之方塊圖； 圖2顯示根據本發明的一實施例之輔助驅動電路的運 作之時序圖； 圖3 A顯示輔助驅動電路的範例組構之方塊圖，而圖 3 B顯示輔助驅動電路的時序圖； 圖4A及4B顯示輔助驅動電路的範例組構之方塊圖； 圖5 A及5 B顯示輔助驅動電路的範例組構之方塊圖； 圖6A及6B顯示輔助驅動電路的範例組構之方塊圖； 圖7A顯示輔助驅動電路的範例組構之方塊圖，而圖 7 B顯示輔助驅動電路的上升緣之時序圖； 圖8A顯示輔助驅動電路的範例組構之方塊圖，而圖 8B顯示輔助驅動電路的下降緣之時序圖； 圖9A及9B顯示輔助驅動電路的範例組構之方塊圖； 圖1 0顯示本發明的一實施例之方塊圖； 圖11顯示圖10中所顯示的輔助驅動電路之運作的時 序圖； -27- 200807881 (25) 圖12顯示本發明的一實施例之方塊圖及輔助驅動電 路的運作之時序圖； 圖1 3顯示本發明的一實施例之方塊圖及輔助驅動電 路的運作之時序圖； 圖14顯示本發明的一實施例之方塊圖及輔助驅動電 路的運作之時序圖； 圖15顯示本發明的一實施例之方塊圖； 圖16顯示圖15中所顯示的組構之基本部分的電路圖 9 圖17顯示圖15中所顯示的輔助驅動電路之運作的時 序圖； 圖1 8顯示根據本發明的一實施例及過去的技術之分 散式參數電路的負載之位置與驅動時間之間的關係之圖形 ， 圖19顯示根據本發明的一實施例之半導體裝置係用 於固態成像裝置的一例之方塊圖； 圖20顯示範例的畫素部分之電路圖； 圖21顯示根據本發明的一實施例之半導體裝置係用 於儲存裝置的一例之方塊圖； 圖22顯示根據本發明的一實施例之半導體裝置係用 於可程式邏輯陣列的一例之方塊圖； 圖23顯示過去技術之兩端上的驅動之組構的方塊圖 :以及 圖24顯示過去技術之一側上的驅動之組構的方塊圖 -28- (26) (26)200807881 【主要元件符號說明】 1 :半導體裝置 2 :半導體裝置 5 :半導體裝置 6 ’·半導體裝置 7 :半導體裝置 8 :半導體裝置 I 0 :電路 II :畫素陣列部分 1 5 :負載 15L :負載 15M :負載 2 0 :驅動電路 21 :解碼器 22 :邏輯電路 3 〇 :輔助驅動電路 3 0 1 :輔助驅動電路 302 :輔助驅動電路 3 03 :輔助驅動電路 3 04 :輔助驅動電路 3 05 :輔助驅動電路 3 06 :輔助驅動電路 3 0 7 :輔助驅動電路