JP4562938B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特にデータライン及び走査ラインに接続されたスイッチング素子を有する液晶表示装置に関する。
【０００２】
【従来の技術】
図２６は、従来技術による液晶表示基板の構成を示す。データドライバ（データラインドライバ）５は、データライン３を介して画素領域７に接続される。ゲートドライバ（走査ラインドライバ）６は、走査ライン４を介して画素領域７に接続される。データドライバ５は、データライン３にデータを供給することができる。ゲートドライバ６は、走査ライン４に走査信号を供給することができる。
【０００３】
画素領域７は、２次元マトリクス状に配列されたスイッチング素子（ＴＦＴ：薄膜トランジスタ）１及び液晶容量２を有する。ＴＦＴ１は、ｎチャネルＭＯＳトランジスタであり、ゲートが走査ライン４に接続され、ドレインがデータライン３に接続され、ソースが液晶容量２を介して対向基板の電極８に接続される。
【０００４】
この液晶表示基板の検査方法は、マトリクスの各縦横ラインの端にプローブピンを当てる方法が主であり、多くのプローブピンが必要なため、検査機が高価なものになる。この検査方法では、多数のチェック端子を個別に検査するため、工数が莫大である。そのため完全な検査は、液晶表示基板をパネルとして完成状態で表示せねばならず、歩留まりを阻害する要因となっている。
【０００５】
図２７は、従来技術による他の液晶表示基板を示す。基板９００上には、シフトレジスタ９１１、アナログスイッチ９１２、表示部９１６及びゲートドライバ９１５が設けられる。ゲートドライバ９１５は、走査ラインＧ１〜Ｇ４等を介して画素領域９１６に接続され、ゲートクロックＧＣＬＫ及びゲートスタートパルスＧＳＰに応じて、走査ラインＧ１〜Ｇ４等に走査信号を供給する。
【０００６】
画素領域９１６は、２次元マトリクス状に配列されたＴＦＴ９３１及び液晶容量９３２を有する。ＴＦＴ９３１は、ｎチャネルＭＯＳトランジスタであり、ゲートが走査ラインＧ１〜Ｇ４等に接続され、ドレインがデータラインＤ１，Ｄ２等に接続され、ソースが液晶容量９３２を介して対向基板の電極に接続される。
【０００７】
アナログスイッチ９１２は、入出力端子の一端がデータバスＶ１〜Ｖｎに接続され、他端がデータラインＤ１，Ｄ２等に接続される。データバスＶ１〜Ｖｎには、検査終了後に、データドライバが接続され、データが供給される。
【０００８】
シフトレジスタ９１１は、ｍ段シフトが可能であり、データクロックＤＣＬＫ及びデータスタートパルスＤＳＰに応じて、制御線Ｑ１〜Ｑｍに順次シフトされたパルスを出力する。制御線Ｑ１〜Ｑｍは、それぞれアナログスイッチ９１２の制御端子に接続される。アナログスイッチ９１２は、制御線Ｑ１〜Ｑｍがハイレベルになると、それぞれデータバスＶ１〜ＶｎとデータラインＤ１，Ｄ２等との間を接続する。
【０００９】
この液晶表示基板の検査を行う場合には、データバスＶ１〜Ｖｎの端子にプローブピンを当てる必要がある。また、データバスＶ１〜Ｖｎの数が多くなると、液晶表示基板を高速動作させるために高温ポリシリコンを用いなければならず、液晶表示基板が高価になってしまう。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、検査機の多くのプローブピンを用いずに、簡単かつ短時間で検査を行うことができる液晶表示装置を提供することである。
本発明の他の目的は、安価な液晶表示装置を簡単かつ短時間で検査を行うことである。
【００１１】
【課題を解決するための手段】
本発明の一観点によれば、各々が画素電極を介して液晶容量に接続される複数の第１のスイッチング素子と、前記第１のスイッチング素子を介して前記液晶容量にデータを供給するデータラインと、前記第１のスイッチング素子を制御するための走査ラインと、制御端子が前記データライン又は前記走査ラインに接続され、入出力端子の一端が共通の検査用入出力端子に接続され、他端が前記液晶容量とは異なる容量に接続される第２のスイッチング素子とを有する液晶表示装置が提供される。
【００１２】
液晶表示基板の状態で容易に検査の合否判定を行うことができるため、時間が短縮できると共に、パネル化試験による付帯部材の廃棄が不要となるためコストダウンできる。
【００１３】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態による液晶表示基板１００を示す。第１の検査回路１０１、表示回路１０３及び第２の検査回路１０２は、１枚のガラス基板１００上に設けられる。第１の検査回路１０１は、表示回路１０３に対して切断ライン１２１で切り離し可能である。第２の検査回路１０２は、表示回路１０３に対して切断ライン１２２で切り離し可能である。
【００１４】
表示回路１０３は、ゲートドライバ１１５、画素領域１１６及びアナログスイッチ１１２を有する。ゲートドライバ１１５は、走査ラインＧ１〜Ｇｘを介して画素領域１１６に接続され、ゲートクロックＧＣＬＫ及びゲートスタートパルスＧＳＰに応じて、走査ラインＧ１〜Ｇｘに走査信号を供給する。
【００１５】
画素領域１１６は、２次元マトリクス状に配列されたＴＦＴ１３１及び液晶容量１３２を有する。ＴＦＴ１３１は、ｎチャネルＭＯＳトランジスタであり、ゲートが走査ラインＧ１〜Ｇｘに接続され、ドレインがデータラインＤ１〜Ｄ３等に接続され、ソース（画素電極）が液晶容量１３２を介して対向基板の電極に接続される。
【００１６】
アナログスイッチ１１２は、入出力端子の一端がデータラインＤ１ａ〜Ｄ３ａ等に接続され、他端がデータラインＤ１〜Ｄ３等に接続される。ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍは、それぞれアナログスイッチ１１２の制御端子に接続される。アナログスイッチ１１２は、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍがハイレベルになると、それぞれデータラインＤ１ａ〜Ｄ３ａ等とデータラインＤ１〜Ｄ３等との間を接続する。
【００１７】
第１の検査回路１０１は、シフトレジスタ１１１及びアナログスイッチ１１３を有する。アナログスイッチ１１３は、入出力端子の一端が交互に信号線Ｖ１，Ｖ２に接続され、他端がデータラインＤ１ａ〜Ｄ３ａ等に接続される。シフトレジスタ１１１は、ｎ段シフトが可能であり、図２に示すように、データクロックＤＣＬＫ及びデータスタートパルスＤＳＰに応じて、制御線Ｑ１〜Ｑｎに順次シフトされたパルスを出力する。制御線Ｑ１〜Ｑｎは、それぞれアナログスイッチ１１３の制御端子に接続される。アナログスイッチ１１３は、制御線Ｑ１〜Ｑｎがハイレベルになると、それぞれ信号線Ｖ１，Ｖ２とデータラインＤ１ａ〜Ｄ３ａ等との間を接続する。
【００１８】
第２の検査回路１０２は、アナログスイッチ１１４を有する。アナログスイッチ１１４は、入出力端子の一端がデータラインＤ１〜Ｄ３等に接続され、他端が信号線Ｖ３に接続される。制御線ＯＮ４は、アナログスイッチ１１４の制御端子に接続される。アナログスイッチ１１４は、制御線ＯＮ４がハイレベルになると、それぞれデータラインＤ１〜Ｄ３等と信号線Ｖ３との間を接続する。
【００１９】
図２に示すように、制御線ＯＮ４がハイレベルの間に、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍには順にパルスが出力される。各ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍがハイレベルの間、制御線Ｑ１〜Ｑｎには順にパルスが出力される。
【００２０】
まず、信号線Ｖ３に検査信号を入力する。制御線ＯＮ４がハイレベルになると、アナログスイッチ１１４がオンし、データラインＤ１〜Ｄ３と信号線Ｖ３との間を接続する。ブロック選択信号線ＢＳＥＬ１がハイレベルになると、左から１ブロック目のｎ個のアナログスイッチ１１２がオンし、データラインＤ１ａ〜Ｄ３ａ等とデータラインＤ１〜Ｄ３等との間を接続する。制御線Ｑ１がハイレベルになると、左端のアナログスイッチ１１３がオンし、信号線Ｖ１とデータラインＤ１ａとの間を接続する。同様に、制御線Ｑ２〜Ｑｎが順にハイレベルになる。
【００２１】
信号線Ｖ１及びＶ２の出力を検出することにより、検査を行うことができる。制御線Ｑ１がハイレベルになったとき、信号線Ｖ３に入力した検査信号が信号線Ｖ１から検出できればデータラインＤ１及びＤ１ａが断線していないことを確認でき、信号線Ｖ１が開放状態であればデータラインＤ１又はＤ１ａが断線していることを確認することができる。また、制御線Ｑ２がハイレベルになったとき、信号線Ｖ３に入力した検査信号が信号線Ｖ２から検出できればデータラインＤ２及びＤ２ａが断線しておらず、信号線Ｖ２が開放状態であればデータラインＤ２又はＤ２ａが断線していることを確認することができる。同様にして、他のデータラインＤ３及びＤ３ａ等の断線があるか否かを確認することができる。本実施形態によれば、上記の断線を不良個所として検出することができる。
【００２２】
次に、他の検査方法を説明する。図３に示すように、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍをローレベルにして、アナログスイッチ１１２をオフにする。そして、スタートパルスＳＳＰの周期をクロックＳＣＬＫの周期の２倍にする。すると、制御線Ｑ１及びＱ２が共にハイレベルになる期間がある。その期間で、信号線Ｖ１から検査信号を入力し、信号線Ｖ２の出力を検出する。信号線Ｖ１に入力した検査信号が信号線Ｖ２から検出されれば、データラインＤ１ａ及びＤ２ａの間がショートしていることを確認することができ、信号線Ｖ２が開放状態であればデータラインＤ１ａ及びＤ２ａの間がショートしていないことを確認することができる。また、制御線Ｑ２及びＱ３が共にハイレベルになる期間に、同様に、データラインＤ２ａ及びＤ３ａの間のショートの有無を確認することができる。同様に、他の隣接するデータラインの間のショートを確認することができる。本実施形態によれば、上記のショートを不良個所として検出することができる。
【００２３】
本実施形態は、シフトレジスタ１１１が１つの場合を説明したが、シフトレジスタ１１１を２つ以上設けても良い。また、第１の検査回路１０１に２本の信号線Ｖ１，Ｖ２を設けたが、断線検査のみを行う場合には１本の信号線だけでもよい。また、２本の信号線Ｖ１，Ｖ２の数を増やすことにより、シフトレジスタ１１１のシフト段数を減少させることができ、アナログスイッチ１１２とアナログスイッチ１１３との間のデータラインＤ１ａ〜Ｄ３ａ等のショートを隣接でないデータライン間でも確認できることができる。また、信号線Ｖ２に電源やグランド、その他の信号線の信号が検出された場合には電源等とのショートであることも確認できる。
【００２４】
検査後、第１の検査回路１０１及び第２の検査回路１０２を切断ライン１２１及び１２２で表示回路１０２から切り離す。その後、図４に示すように、液晶表示装置をユニット化する際に、表示回路１０３のデータラインＤ１ａ〜Ｄ３ａ等にデータドライバ４０１の出力線Ｑ１〜Ｑｎを接続する。データドライバ４０１は、クロックＤＣＬＫ、スタートパルスＤＳＰ、ラッチパルスＬＰ及びデータＲ，Ｇ，Ｂを入力して、出力線Ｑ１〜Ｑｎからデータを出力する。これにより、液晶表示装置は、通常の動作を行うことができる。
【００２５】
また、第２の検査回路１０２は、必ずしも表示回路１０３から切り離す必要はない。第２の検査回路１０２を切り離さない場合には、通常動作時にアナログスイッチ１１４を常にオフにすればよい。また、通常動作時に、第２の検査回路１０２をプリチャージ機能として使用することができる。すなわち、データドライバ４０１の出力線Ｑ１〜Ｑｎにデータを出力する前に、第２の検査回路１０２の信号線Ｖ３に所定の電圧を入力することにより、データラインＤ１等をプリチャージすることができる。
【００２６】
本実施形態は、図２７の従来技術による液晶表示基板に比べて、高速動作させなくても表示可能であるので、低温ポリシリコンを用いて安価な液晶表示基板を製造することができる。
【００２７】
（第２の実施形態）
図５は、本発明の第２の実施形態による液晶表示基板１００を示す。第２の実施形態は、第１の実施形態に対して、第２の検査回路が表示回路１０３に含まれ、アナログスイッチ１１４の入出力端子の他端には交互に信号線Ｖ３及びＶ４が接続される点が異なり、他の点は同じである。
【００２８】
信号線Ｖ３及びＶ４に異なる検査信号を入力し、第１の実施形態と同様に、図３のタイミングで動作させる。この際、例えば、データラインＤ１及びＤ２の間がショートしている場合、又はデータラインＤ１ａ及びＤ２ａの間がショートしている場合には、信号線Ｖ１及びＶ２から同じ信号が検出される。一方、データラインＤ１及びＤ２の間がショートしておらず、かつデータラインＤ１ａ及びＤ２ａの間がショートしていない場合には、信号線Ｖ３から入力された検査信号が信号線Ｖ１から検出され、信号線Ｖ４から入力された検査信号が信号線Ｖ２から検出される。このように、隣接するデータライン間のショートの有無を確認することができる。
【００２９】
また、通常動作時に、信号線Ｖ３及びＶ４をプリチャージ機能として使用することができる。データラインＤ１〜Ｄ３等は、画像のちらつき防止等のため、偶数ラインと奇数ラインとで、データの正負極性を逆にすることが好ましい。この際、データドライバ４０１の出力線Ｑ１〜Ｑｎにデータを出力する前に、信号線Ｖ３及びＶ４に逆極性の電圧を入力することにより、データラインＤ１〜Ｄ３等をプリチャージすることができる。
【００３０】
（第３の実施形態）
図６は、本発明の第３の実施形態による液晶表示基板１００を示す。第３の実施形態は、第２の実施形態に対して、ｎチャネルＭＯＳトランジスタ６０１及び容量（コンデンサ）６０２を設けた点が異なり、他の点は同じである。
【００３１】
トランジスタ６０１は、ゲートがそれぞれ走査ラインＧ１〜Ｇｘに接続され、ドレインが共通の信号線Ｖｍｏｎに接続され、ソースが容量６０２を介して所定の共通電圧端子に接続される。
【００３２】
図７は、検査方法を示すタイミングチャートである。ゲートドライバ１１５は、クロックＧＣＬＫ及びスタートパルスＧＳＰに応じて、走査ラインＧ１〜Ｇｘに順に走査信号を出力する。その間の期間７０１では、信号線Ｖｍｏｎに検査電圧Ｖａを入力する。トランジスタ６０１は、走査ラインＧ１〜Ｇｘがそれぞれハイレベルになるとオンし、検査電圧Ｖａを容量６０２に蓄積する。
【００３３】
次に、再び、スタートパルスＧＳＰを入力し、走査ラインＧ１〜Ｇｘに順次走査信号を出力する。その間の期間７０２に、信号線Ｖｍｏｎの出力を検出する。各走査ラインＧ１〜Ｇｘがハイレベルのときに、信号線Ｖｍｏｎから検査電圧Ｖａが検出されれば、すべての走査ラインＧ１〜Ｇｘが断線していないことを確認することができる。一方、期間７０２内で、信号線Ｖｍｏｎから検査電圧Ｖａが検出されない期間があれば、その期間に対応する走査ラインが断線していることを確認することができる。本実施形態によれば、走査ラインＧ１〜Ｇｘの断線を欠陥個所として検出することができる。
【００３４】
図８は、上記の検査の後に行う他の検査方法のタイミングチャートである。クロックＧＣＬＫ、スタートパルスＧＳＰ、走査ラインＧ１〜Ｇｘは、図７と同様である。期間８０１及び８０２は、それぞれ走査ラインＧ１及びＧ２がハイレベルである期間である。その期間８０１及び８０２内に、それぞれ図９に示す処理を行う。他の走査ラインＧ３〜Ｇｘがハイレベルになる期間でも、同様に、図９に示すタイミングで処理を行う。
【００３５】
図９では、クロックＳＣＬＫ、スタートパルスＳＳＰ及び制御線Ｑ１〜Ｑｎは、図３と同じである。制御線ＯＮ４がハイレベルの間、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍは、順次ハイレベルになる。各ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍがそれぞれハイレベルの間に、制御線Ｑ１〜Ｑｎが順次ハイレベルになる。
【００３６】
例えば、図８に示すように走査ラインＧ１がハイレベルの間に、図９に示すように制御線Ｑ１及びＱ２が共にハイレベルになる。アナログスイッチ１１３は、信号線Ｖ１とデータラインＤ１ａとの間を接続し、信号線Ｖ２とデータラインＤ２ａとの間を接続する。その時、ブロック選択信号線ＢＳＥＬ１はハイレベルであるので、アナログスイッチ１１２はデータラインＤ１ａ及びＤ１の間を接続し、データラインＤ２ａ及びＤ２の間を接続する。制御線ＯＮ４はハイレベルであるので、アナログスイッチ１１４は、データラインＤ１及び信号線Ｖ３の間を接続し、データラインＤ２及び信号線Ｖ４の間を接続する。
【００３７】
第２の実施形態と同様に、信号線Ｖ３及びＶ４に異なる検査信号を入力する。ラインＧ１及びＤ１との間がショートしておらず、かつラインＧ２及びＤ２との間がショートしていなければ、信号線Ｖ３及びＶ４に入力した検査信号はそれぞれ信号線Ｖ１及びＶ２から検出することができる。一方、ラインＧ１及びＤ１の間又はラインＧ２及びＤ２の間がショートしていれば、信号線Ｖ１及びＶ２からは走査ラインＧ１又Ｇ２の影響を受けた電圧が検出される。この際、隣接画素間のショートの有無も確認することができる。本実施形態によれば、走査ライン及びデータラインの間のショート及び隣接画素間のショートの欠陥を検出することができる。
【００３８】
上記の検査により、液晶表示基板の線欠陥を検査することができる。その後、表示回路１０３の各ＴＦＴ（スイッチング素子）１３１に対応する画素の点欠陥を検査する。これにより、線欠陥及び点欠陥の両方の検査を行うことができる。
【００３９】
以上説明したように、第１〜第３の実施形態によれば、液晶表示基板に表示回路と共に第１及び第２の検査回路を設けることにより、液晶表示装置をユニット化する前に、データラインの断線、データラインの隣接ショート、アナログスイッチ１１２とアナログスイッチ１１３との間のデータラインのショート、走査ラインの断線、隣接画素間のショート、他の信号線とのショート等の欠陥の有無を検査することができる。検査終了後に、第１の検査回路１０１を切り離すことで、表示回路１０３にデータドライバ４０１を接続することが可能になり、より低コストな液晶表示装置を提供することができる。
【００４０】
（第４の実施形態）
図１０は、本発明の第４の実施形態による液晶表示基板を示す。画素領域７において、ＴＦＴ（ｎチャネルＭＯＳトランジスタ）１は、ゲートが走査ライン４に接続され、ドレインがデータライン３に接続され、ソース（画素電極）が液晶容量２を介して対向基板の電極８に接続される。画素領域７とゲートドライバ６との間、及び画素領域７とデータドライバ５との間に、検査用スイッチング素子（ｎチャネルＭＯＳトランジスタ）９が設けられる。この検査用スイッチング素子９のゲートは、走査ライン４又はデータライン３に接続される。スイッチング素子９は、ソースが容量３０を介してグランドに接続され、ドレインがバッファ３１又は３２を介して共通の検査端子１０に接続される。バッファ３１及び３２は、双方向スイッチを構成する。バッファ３１の制御端子は、直接、端子３４に接続される。バッファ３２の制御端子は、インバータ３３を介して端子３４に接続される。コントローラ３５が端子３４にハイレベルを入力すれば検査端子１０は入力端子になり、端子３４にローレベルを入力すれば検査端子１０は出力端子になる。
【００４１】
データドライバ５は、データライン３にデータを供給するためのデータ供給回路であり、アナログスイッチでもよい。ゲートドライバ６は、走査ライン４に走査信号を供給することができる。
【００４２】
次に、検査方法を説明する。まず、ゲートドライバ６又はデータドライバ５が検査用スイッチング素子９をオンする信号を出力する。検査用スイッチング素子９がオンしている期間に、コントローラ３５が検査端子１０に検査信号を入力し、容量３０に充電（プリセット）する。再度、検査用スイッチング素子９をオンさせ、検査端子１０から容量３０に充電している電圧を検出する。検査電圧が検出できれば、ゲートドライバ６又はデータドライバ５が正常に駆動しており、かつゲートドライバ６又はデータドライバ５から画素領域７までの走査ライン４又はデータライン３の断線が無く合格であると判断できる。この検査を、走査ライン４及びデータライン３についてそれぞれ第１ラインから最終ラインまで繰り返すことで、ゲートドライバ６及びデータドライバ５の故障、並びに走査ライン４及びデータライン３の断線個所と断線本数を検査できる。
【００４３】
本実施形態では、検査用スイッチング素子９を画素領域７の入力側（左及び上側）に配置しているが、出力側（右及び下側）に配置してもよい。出力側に配置した場合、画素領域７内での走査ライン４及びデータライン３の断線も検査できる。上記の容量３０は、各検査用スイッチング素子９毎に別々に設けてもよいし、１つの容量３０を複数の検査用スイッチング素子９で共用してもよい。また、各検査用スイッチング素子９毎の容量３０を並列に接続してもよい。
【００４４】
（第５の実施形態）
図１１は、本発明の第５の実施形態による液晶表示基板を示す。第５の実施形態は、第４の実施形態に対して、リセットスイッチ（ｎチャネルＭＯＳトランジスタ）１１を設けた点が異なり、他の点は同じである。リセットスイッチ１１は、ゲートがオン／オフ信号端子１２に接続され、ドレインがリセットデータ入力端子１３に接続され、ソースが検査用スイッチング素子９の各ソースに接続される。
【００４５】
検査を行うには、まず、オン／オフ信号端子１２をハイレベルにすることによりリセットスイッチ１１をオンし、リセットデータ入力端子１３をグランドレベルにして容量３０のチャージを無くす。その後、第４の実施形態に示した検査を行う。容量３０をリセットすることにより、適切な検査電圧の検出が可能になり、検査精度が向上する。
【００４６】
（第６の実施形態）
図１２は、本発明の第６の実施形態による液晶表示基板を示す。第６の実施形態が第５の実施形態に対して異なる点を説明する。検査用スイッチング素子９が画素領域７の上及び左だけでなく、右及び下にも設けられる。すなわち、検査用スイッチング素子９は、ゲートドライバ６に対して画素領域７の出力端、及びデータドライバ５に対して画素領域７の出力端に設けられる。検査用スイッチング素子９は、上記と同様に、ゲートが走査ライン４又はデータライン３に接続され、ドレインがバッファ３１又は３２を介して検査端子１０に接続され、ソースが容量３０を介してグランドに接続される。リセットデータ入力端子１３は、リセットスイッチ１１を介して検査用スイッチング素子９のソースに接続される。
【００４７】
第５の実施形態と同様な検査を行う。画素領域７の入力側（左及び上側）において、容量３０に蓄積されている電荷が正常に検査端子１０から検出できれば、ゲートドライバ６及びデータドライバ５が正常駆動しており、かつゲートドライバ６又はデータドライバ５から画素領域７までの走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００４８】
また、画素領域７の出力側（右及び下側）において、容量３０に蓄積されている電荷が正常に検査端子１０から検出できれば、画素領域７内での走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００４９】
この検査を、ゲートドライバ６及びデータドライバ５の第１ラインから最終ラインまで繰り返すことで、ゲートドライバ６及び／又はデータドライバ５の故障、並びに走査ライン４及び／又はデータライン３の断線個所と本数を検査できる。
【００５０】
（第７の実施形態）
図１３は、本発明の第７の実施形態による液晶表示基板を示す。第７の実施形態は、第４の実施形態（図１０）における検査用スイッチング素子９が検査画素１５である場合を示す。すなわち、検査用スイッチング素子９は、画素領域７内のＴＦＴ１と同様のＴＦＴである。検査用スイッチング素子９のソース（画素電極）は、液晶容量２を介して対向基板の電極８に接続される。
【００５１】
第４〜第６の実施形態では容量３０に検査電圧を充電したが、本実施形態では液晶容量２に検査電圧を充電する。液晶容量２は、容量３０に比べて蓄積可能容量が大きいため、検査時の判断が容易である。検査後の通常動作時には、検査画素１５に黒色のデータを書き込むが、コントラスト低下の原因となるので、予め検査画素１５を遮光しておくのが好ましい。
【００５２】
（第８の実施形態）
図１４は、本発明の第８の実施形態による液晶表示基板を示す。第８の実施形態が第７の実施形態に対して異なる点を説明する。第６の実施形態（図１２）と同様に、検査画素１５である検査用スイッチング素子９が画素領域７の入力側（上及び左側）だけでなく、出力側（右及び下側）にも設けられる。
【００５３】
画素領域７の入力側（左及び上側）において、液晶容量２に蓄積されている電荷が正常に検査端子１０から検出できれば、ゲートドライバ６及びデータドライバ５が正常駆動しており、かつゲートドライバ６又はデータドライバ５から画素領域７までの走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００５４】
また、画素領域７の出力側（右及び下側）において、液晶容量２に蓄積されている電荷が正常に検査端子１０から検出できれば、画素領域７内での走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００５５】
（第９の実施形態）
図１５は、本発明の第９の実施形態による液晶表示基板を示す。第９の実施形態は、第７の実施形態に対して、第５の実施形態（図１１）と同様にリセットスイッチ（ｎチャネルＭＯＳトランジスタ）１１を設けた点が異なり、他の点は同じである。リセットスイッチ１１は、ゲートがオン／オフ信号端子１２に接続され、ドレインがリセットデータ入力端子１３に接続され、ソースが検査画素である検査用スイッチング素子９の各ソースに接続される。
【００５６】
検査を行うには、まず、オン／オフ信号端子１２をハイレベルにすることによりリセットスイッチ１１をオンし、リセットデータ入力端子１３をグランドレベルにして液晶容量２のチャージを無くす。その後、第４の実施形態に示した検査を行う。液晶容量２をリセットすることにより、検査精度を向上させることができる。
【００５７】
（第１０の実施形態）
図１６は、本発明の第１０の実施形態による液晶表示基板を示す。第１０の実施形態は、第８の実施形態（図１４）に対して、第９の実施形態（図１５）と同様にリセットスイッチ（ｎチャネルＭＯＳトランジスタ）１１を設けた点が異なり、他の点は同じである。検査を行うには、まず、オン／オフ信号端子１２をハイレベルにすることによりリセットスイッチ１１をオンし、リセットデータ入力端子１３をグランドレベルにして液晶容量２のチャージを無くす。その後、第４の実施形態に示した検査を行う。
【００５８】
（第１１の実施形態）
図１７は、本発明の第１１の実施形態による液晶表示基板を示す。第１１の実施形態が第９の実施形態（図１５）に対して異なる点を説明する。画素領域７とゲートドライバ６の間、及び画素領域７とデータドライバ５の間に、検査画素１５である検査用スイッチング素子９を設ける。この検査用スイッチング素子９は、ゲートが走査ライン４又はデータライン３に接続され、ドレインがデータライン３又は走査ライン４に接続され、ソースが液晶容量２を介して対向基板の電極８に接続される。すなわち、検査用スイッチング素子９は、ゲートに走査ライン４が接続されればドレインにデータライン３が接続され、ゲートにデータライン３が接続されればドレインに走査ライン４が接続される。
【００５９】
検査画素１５である検査用スイッチング素子９のソースには、リセットスイッチ１１を介してリセットデータ入力端子１３が接続され、検査スイッチ１６を介して検査端子１７が接続される。この検査スイッチ１６は第９の実施形態（図１５）のバッファ３１に相当し、検査端子１７は第９の実施形態の検査端子１０に相当する。
【００６０】
リセットスイッチ１１は、第９の実施形態と異なり、ＣＭＯＳ構成であり、ｎチャネルＭＯＳトランジスタ１１ａ及びｐチャネルＭＯＳトランジスタ１１ｂのソース及びドレインを相互に接続したものである。端子４４は、インバータ４３を介してトランジスタ１１ｂのゲートに接続されると共に、直接、トランジスタ１１ａのゲートに接続される。端子４４をハイレベルにするとリセットスイッチ１１はオンし、ローレベルにするとリセットスイッチ１１はオフする。
【００６１】
検査スイッチ１６は、ＣＭＯＳ構成であり、ｎチャネルＭＯＳトランジスタ１６ａ及びｐチャネルＭＯＳトランジスタ１６ｂのソース及びドレインを相互に接続したものである。端子４２は、インバータ４１を介してトランジスタ１６ｂのゲートに接続されると共に、直接、トランジスタ１６ａのゲートに接続される。端子４２をハイレベルにすると検査スイッチ１６はオンし、ローレベルにすると検査スイッチ１６はオフする。
【００６２】
次に、検査方法を説明する。まず、リセットスイッチ１１をオンし、リセットデータ入力端子１３を０Ｖにして液晶容量２のチャージを無くす。次に、ゲートドライバ６又はデータドライバ５から検査画素１５である検査用スイッチング素子９の液晶容量２にデータを書き込む。次に、検査スイッチ１６をオンして、液晶容量２に書き込まれたデータを検査端子１７から読み出す。書き込みデータを検出できれば、ゲートドライバ６又はデータドライバ５が正常に駆動しており、かつゲートドライバ６又はデータドライバ５から画素領域７までの走査ライン４及びデータライン３の断線が無く合格であると判断できる。この検査を、ゲートドライバ６及びデータドライバ５の第１ラインから最終ラインまで繰り返すことで、ゲートドライバ６及び／又はデータドライバ５の故障、並びに走査ライン４及び／又はデータライン３の断線個所と本数を検査できる。
【００６３】
なお、液晶容量２のリセット及び検査電圧のプリセットは、データドライバ５からデータを供給することにより行ってもよい。
【００６４】
（第１２の実施形態）
図１８は、本発明の第１２の実施形態による液晶表示基板を示す。第１２の実施形態が第１１の実施形態に対して異なる点を説明する。第８の実施形態（図１４）と同様に、検査画素１５である検査用スイッチング素子９が画素領域７の入力側（上及び左側）だけでなく、出力側（右及び下側）にも設けられる。
【００６５】
画素領域７の入力側（左及び上側）において、液晶容量２に蓄積されている電荷が正常に検査端子１７から検出できれば、ゲートドライバ６及びデータドライバ５が正常駆動しており、かつゲートドライバ６又はデータドライバ５から画素領域７までの走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００６６】
また、画素領域７の出力側（右及び下側）において、液晶容量２に蓄積されている電荷が正常に検査端子１７から検出できれば、画素領域７内での走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００６７】
なお、液晶容量２のリセット及び検査電圧のプリセットは、ゲートドライバ６又はデータドライバ５からデータを書き込むことにより行ってもよい。
【００６８】
（第１３の実施形態）
図１９は、本発明の第１３の実施形態による液晶表示基板を示す。第１３の実施形態が第１０の実施形態（図１６）に対して異なる点を説明する。第１０の実施形態では、画素領域７の上下左右の４領域の検査用スイッチング素子９群に対してそれぞれ別に検査端子１０を設けているが、第１３の実施形態では、画素領域７の左及び下の２領域の検査用スイッチング素子９群に共通の検査端子１０を設け、画素領域７の上及び右の２領域の検査用スイッチング素子９群に共通の検査端子１０を設けている。本実施形態によれば、２領域のスイッチング素子９群を各１つの検査端子１０及びリセットデータ入力端子１３でコントロールすることができる。
【００６９】
（第１４の実施形態）
図２０は、本発明の第１４の実施形態による液晶表示基板を示す。第１４の実施形態が第１３の実施形態（図１９）に対して異なる点を説明する。第１３の実施形態では、画素領域７の左及び下の２領域の検査用スイッチング素子９群、及び画素領域７の上及び右の２領域の検査用スイッチング素子９群にそれぞれ共通の検査端子１０及びリセットデータ入力端子１３を設けている。第１４の実施形態では、画素領域７の上下左右の４領域の検査用スイッチング素子９群に対して共通の検査端子１０及びリセットデータ入力端子１３を設けている。本実施形態によれば、４領域のスイッチング素子９群を１つの検査端子１０及びリセットデータ入力端子１３でコントロールすることができる。
【００７０】
（第１５の実施形態）
図２１は、本発明の第１５の実施形態による液晶表示基板を示す。画素領域７において、ＴＦＴ１は、ゲートが走査ライン４に接続され、ドレインがデータライン３に接続され、ソース（画素電極）が液晶容量２を介して対向基板の電極８に接続される。ゲートドライバ６は走査ライン４に走査信号を出力し、データドライバ５はデータライン３にデータを出力する。
【００７１】
本実施形態では、画素領域７内の左端の縦１列のＴＦＴ１ａを検査用スイッチング素子として用いる。ＴＦＴ１ａのソースには、液晶容量２ａを介して対向基板の電極８が接続される。データドライバ５に接続される左端のデータライン３には、第１１の実施形態（図１７）と同様に、リセットスイッチ１１を介してリセットデータ入力端子１３が接続され、検査スイッチ１６を介して検査端子１７が接続される。
【００７２】
検査方法を説明する。第１１の実施形態と同様に、リセットスイッチ１１により、液晶容量２ａのチャージをなくす。次に、ゲートドライバ６から検査する画素のＴＦＴ１ａをオンする。ＴＦＴ１ａがオンしている期間に、データドライバ５から電圧を供給し、液晶容量２ａに充電する。次に、検査スイッチ１６を開き、液晶容量２ａに蓄積されている電圧を検査端子１７から検出する。この時、電圧が検出できれば、ゲートドライバ６とデータドライバ５が正常駆動しており、かつゲートドライバ６又はデータドライバ５からＴＦＴ１ａまでの走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００７３】
なお、リセットデータ入力端子１３から液晶容量２ａをリセットする代わりに、データドライバ５からリセットしても良い。
【００７４】
（第１６の実施形態）
図２２は、本発明の第１６の実施形態による液晶表示基板を示す。第１６の実施形態が第１５の実施形態（図２１）に対して異なる点を説明する。画素領域７内の左端（入力端）のＴＦＴ１ａ群の他に、右端（出力端）のＴＦＴ１ｂ群を検査用スイッチング素子として用いる。ＴＦＴ１ｂのソースは、液晶容量２ｂを介して対向基板の電極８に接続される。
【００７５】
データドライバ５の左端のデータライン３の他に、右端のデータライン３にも、検査スイッチ１６を介して検査端子１７が接続され、リセットスイッチ１１を介してリセットデータ入力端子１３が接続される。
【００７６】
検査方法を説明する。第１５の実施形態と同様に、リセットスイッチ１１により、液晶容量２ａ又は２ｂのチャージをなくす。次に、ゲートドライバ６から検査する画素のＴＦＴ１ａ及び１ｂをオンする。ＴＦＴ１ａ及び１ｂがオンしている期間に、データドライバ５から電圧を供給し、液晶容量２ａ及び２ｂに充電する。次に、検査スイッチ１６を開き、液晶容量２ａ及び２ｂに蓄積されている電圧を各検査端子１７から検出する。これにより、画素領域７内の走査ライン４の断線の検査も行うことができる。
【００７７】
（第１７の実施形態）
図２３は、本発明の第１７の実施形態による液晶表示装置を示す。第１７の実施形態は、第１１の実施形態の液晶表示基板を用いた液晶表示装置である。基板５１には、検査用スイッチング素子９、容量３０、及び画素領域７が設けられる。対向基板５２には、共通電極８が設けられる。基板５１と対向基板５２は、その間に液晶（容量２）を挟んで、封止部２０で封止される。封止部２０は、画素領域７と検査用スイッチング素子９との間に設けられる。検査用スイッチング素子９に接続される容量３０は、封止部２０の外にあるので、液晶を用いることができず、液晶容量ではなく、新たに形成した容量である。
【００７８】
（第１８の実施形態）
図２４は、本発明の第１８の実施形態による液晶表示装置を示す。第１８の実施形態が第１７の実施形態（図２３）に対して異なる点を説明する。基板５３には、共通電極８を除く上記の全ての素子が設けられる。対向基板５４には、共通電極８が設けられる。基板５３と対向基板５４は、その間に液晶（容量２）を挟んで、封止部２０で封止される。封止部２０は、液晶表示装置の外周に設けられる。検査用スイッチング素子９は、封止部２０の内側にあるので、検査用スイッチング素子９として検査画素が用いられる。この検査用スイッチング素子９のソースは、液晶容量２を介して対向基板の電極８に接続される。
【００７９】
第１７の実施形態（図２３）の場合、封止部２０の外側にゲートドライバ６、データドライバ５、及び検査用スイッチング素子９が設けられるので、腐食やその他の外的要因による破損の危険があるが、第１８の実施形態では、ゲートドライバ６、データドライバ５、及び検査用スイッチング素子９が封止部２０の内側にあるので、それらを保護することができる。また、第１７の実施形態では、検査用容量３０の蓄積可能容量が小さくなってしまうが、第１８の実施形態では、液晶を用いるので、液晶容量２の蓄積可能容量を大きくすることができる。
【００８０】
（第１９の実施形態）
図２５は、本発明の第１９の実施形態による液晶表示装置を示す。第１９の実施形態が第１８の実施形態（図２４）に対して異なる点を説明する。基板５４のうち、画素領域７を除く部分に遮光領域（ブラックマトリクス）２１を設ける。
【００８１】
検査画素１５（検査用スイッチング素子９）は、通常動作時には邪魔な存在となるので、通常動作時は検査画素１５に黒色のデータを書き込み、表示していない状態にする。しかし、検査画素１５を完全な黒表示にすることは困難であり、少なからずコントラスト低下の原因となる。本実施形態のように、検査画素１５を覆う部分に遮光領域２１を設けることにより、検査画素１５の完全な黒表示が可能になり、コントラスト低下を防止することができる。
【００８２】
遮光の方法はプロセスにより遮光膜を形成する方法が好ましい。この方法は、遮光精度が高い。その他に、機械構造的な遮光方法（遮光テープやベゼル等）がある。
【００８３】
第１〜第１９の実施形態によれば、液晶表示基板の状態で容易に検査の合否判定を行うことができるため、従来の検査方法に比べ時間が短縮できると共に、パネル化試験による付帯部材の廃棄が不要となるためコストダウンできる。
【００８４】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００８５】
本発明は、以下の種々の実施形態に適用することができる。
（付記１） ２次元マトリクス状に配線されたデータライン及び走査ラインと該データライン及び走査ライン間に接続されるスイッチング素子とを含む表示回路と、
前記データラインの一端に第１のアナログスイッチを介して検査電圧を入力及び／又は出力するための検査電圧入力及び／又は出力端子を含む第１の検査回路と、
前記データラインの他端に検査電圧を入力及び／又は出力するための検査電圧入力及び／又は出力端子を含む第２の検査回路とを有し、
前記表示回路、第１の検査回路及び第２の検査回路は１枚の基板上に設けられ、前記第１の検査回路は前記表示回路に対して切り離し可能である液晶表示装置。
（付記２） 前記第１及び第２の検査回路は、前記表示回路に対して切り離し可能である付記１記載の液晶表示装置。
（付記３） 前記第１の検査回路は、制御端子がシフトレジスタに接続された第２のアナログスイッチを有し、該第２のアナログスイッチは、一端が前記第１のアナログスイッチを介して前記データラインに接続され、他端が前記検査電圧入力及び／又は出力端子に接続され、
前記第２の検査回路は、第３のアナログスイッチを有し、該第３のアナログスイッチは、一端が前記データラインの他端に接続され、他端が前記検査電圧入力及び／又は出力端子に接続される付記１記載の液晶表示装置。
（付記４） 前記各走査ラインの端に検査用トランジスタを設け、その検査用トランジスタのゲート端子に走査ラインドライバを接続し、ドレイン又はソース端子に検査電圧入出力端子を接続し、ソース又はドレイン端子に容量を接続した付記３記載の液晶表示装置。
（付記５） 前記第１の検査回路のシフトレジスタが前記第２のアナログスイッチをオンし、前記第２の検査回路の検査電圧入力端子から入力した検査電圧を、前記第１の検査回路の検査電圧出力端子から確認することにより、前記データラインの断線又は短絡を検査することができる付記３記載の液晶表示装置。
（付記６） 前記第２の検査回路は第１及び第２の検査電圧入力端子を有し、前記複数の第３のアナログスイッチは交互に前記第１及び第２の検査電圧入力端子に接続され、
前記第１の検査回路は第１及び第２の検査電圧出力端子を有し、前記複数の第２のアナログスイッチは交互に前記第１及び第２の検査電圧出力端子に接続される付記３記載の液晶表示装置。
（付記７） 前記第１の検査回路の第１及び第２の検査電圧出力端子は、前記第２の検査回路の第１及び第２の検査電圧入力端子から入力された検査電圧の出力を確認することにより、前記データラインが断線又は短絡しているか否かを確認することができる付記６記載の液晶表示装置。
（付記８） 前記第２の検査回路の第１及び第２の検査電圧入力端子には異なる検査電圧が入力される付記７記載の液晶表示装置。
（付記９） 前記第１の検査回路は第１及び第２の検査電圧入出力端子を有し、前記複数の第２のアナログスイッチは交互に前記第１及び第２の検査電圧入出力端子に接続される付記３記載の液晶表示装置。
（付記１０） 前記第１の検査回路は、前記第１のアナログスイッチがオフしているときに、前記第１の検査電圧入出力端子から入力した検査電圧が前記第２の検査電圧入出力端子から出力されるか否かを確認することにより、前記第１及び第２のアナログスイッチ間を接続する線の間の短絡を確認することができる付記９記載の液晶表示装置。
（付記１１） 前記検査用トランジスタは、前記検査電圧入出力端子を介してドレイン又はソース端子に検査電圧を入力し、前記走査ラインドライバにより前記検査用トランジスタをオンしたときに、ソース又はドレイン端子に接続された容量に前記検査電圧を充電し、再度前記走査ラインドライバにより前記検査用トランジスタをオンしたときに、前記容量に充電されている検査電圧を前記検査電圧入出力端子から確認するためのものである付記４記載の液晶表示装置。
（付記１２） 付記３記載の液晶表示装置の検査方法であって、
（ａ）前記第１〜第３のアナログスイッチをオンさせるステップと、
（ｂ）前記第２の検査回路の検査電圧入力端子から入力した検査電圧を、前記第１の検査回路の検査電圧出力端子から確認することにより、前記データラインの断線又は短絡を検査するステップと
を有する液晶表示装置の検査方法。
（付記１３） 付記６記載の液晶表示装置の検査方法であって、
（ａ）前記第２の検査回路の第１及び第２の検査電圧入力端子と前記第１の検査回路の第１及び第２の検査電圧出力端子とをそれぞれ接続するために前記第１〜第３のアナログスイッチをオンするステップと、
（ｂ）前記第１の検査回路の第１及び第２の検査電圧出力端子は、前記第２の検査回路の第１及び第２の検査電圧入力端子から入力された検査電圧が前記第１の検査回路の第１及び第２の検査電圧出力端子から出力されるか否かを確認することにより、前記データラインが断線又は短絡しているか否かを確認するステップと
を有する液晶表示装置の検査方法。
（付記１４） 付記９記載の液晶表示装置の検査方法であって、
（ａ）前記第１の検査回路の第１及び第２の検査電圧入出力端子に対応する前記第２のアナログスイッチをオンさせ、前記第１のアナログスイッチをオフさせるステップと、
（ｂ）前記第１の検査回路の第１の検査電圧入出力端子から入力した検査電圧が前記第１の検査回路の第２の検査電圧入出力端子から出力されるか否かを確認することにより、前記第１及び第２のアナログスイッチ間を接続する線の間の短絡を確認するステップと
を有する液晶表示装置の検査方法。
（付記１５） 付記４記載の液晶表示装置の検査方法であって、
（ａ）前記走査ラインドライバにより前記検査用トランジスタをオンさせるステップと、
（ｂ）前記検査電圧入出力端子を介して前記検査用トランジスタのドレイン又はソース端子に検査電圧を入力し、前記検査用トランジスタのソース又はドレイン端子に接続された容量に該検査電圧を充電させるステップと、
（ｃ）再度前記走査ラインドライバにより前記検査用トランジスタをオンさせるステップと、
（ｄ）前記容量に充電されている検査電圧が前記検査電圧入出力端子から出力されるか否かを確認するステップと
を有する液晶表示装置の検査方法。
（付記１６） 各々が画素電極を介して液晶容量に接続される複数の第１のスイッチング素子と、
前記第１のスイッチング素子にデータを供給するデータラインと、
前記第１のスイッチング素子を制御するための走査ラインと、
制御端子が前記データライン又は前記走査ラインに接続され、入出力端子の一端が共通の検査用入出力端子に接続され、他端が容量に接続される第２のスイッチング素子と
を有する液晶表示装置。
（付記１７） さらに、前記データラインにデータを供給するためのデータラインドライバ又はスイッチング素子を含むデータ供給回路と、
前記走査ラインに走査信号を供給するための走査信号供給回路と
を有する付記１６記載の液晶表示装置。
（付記１８） 前記容量は、一端を前記第２のスイッチング素子に接続し、他端を共通接続することにより蓄積可能容量を増加させる付記１６記載の液晶表示装置。
（付記１９） 前記第２のスイッチング素子は、前記他端が画素電極を介して液晶容量に接続される付記１６記載の液晶表示装置。
（付記２０） 前記第２のスイッチング素子は、制御端子が前記データラインに接続されるスイッチング素子及び制御端子が前記走査ラインに接続されるスイッチング素子を含む付記１６記載の液晶表示装置。
（付記２１） 前記第２のスイッチング素子は、前記一端が共通の検査用入出力用端子及び前記データラインに接続される付記１６記載の液晶表示装置。
（付記２２） さらに、前記第２のスイッチング素子に接続される容量をリセット又はプリセットするための第３のスイッチング素子を有する付記１６記載の液晶表示装置。
（付記２３） 前記第２のスイッチング素子は、液晶表示装置に液晶を封止するための封止部の内側に設けられる付記１６記載の液晶表示装置。
（付記２４） 前記第２のスイッチング素子は、液晶表示装置に液晶を封止するための封止部の外側に設けられる付記１６記載の液晶表示装置。
（付記２５） 前記データラインに接続されるスイッチング素子及び前記走査ラインに接続されるスイッチング素子は、共通の検査用入出力端子に接続される付記２０記載の液晶表示装置。
（付記２６） 前記データラインに接続されるスイッチング素子及び前記走査ラインに接続されるスイッチング素子は、異なる検査用入出力端子に接続される付記２０記載の液晶表示装置。
（付記２７） さらに、前記第２のスイッチング素子に対応する画素を遮光するための遮光部を有する付記１９記載の液晶表示装置。
【００８６】
【発明の効果】
以上説明したように本発明によれば、液晶表示基板の状態で容易に検査の合否判定を行うことができるため、時間が短縮できると共に、パネル化試験による付帯部材の廃棄が不要となるためコストダウンできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による液晶表示基板を示す図である。
【図２】第１の実施形態による第１の検査方法を示すタイミングチャートである。
【図３】第１の実施形態による第２の検査方法を示すタイミングチャートである。
【図４】第１の実施形態による液晶表示基板にデータドライバを接続した図である。
【図５】本発明の第２の実施形態による液晶表示基板を示す図である。
【図６】本発明の第３の実施形態による液晶表示基板を示す図である。
【図７】第３の実施形態による第１の検査方法を示すタイミングチャートである。
【図８】第３の実施形態による第２の検査方法を示すタイミングチャートである。
【図９】第３の実施形態による第２の検査方法を示す他のタイミングチャートである。
【図１０】本発明の第４の実施形態による液晶表示基板を示す図である。
【図１１】本発明の第５の実施形態による液晶表示基板を示す図である。
【図１２】本発明の第６の実施形態による液晶表示基板を示す図である。
【図１３】本発明の第７の実施形態による液晶表示基板を示す図である。
【図１４】本発明の第８の実施形態による液晶表示基板を示す図である。
【図１５】本発明の第９の実施形態による液晶表示基板を示す図である。
【図１６】本発明の第１０の実施形態による液晶表示基板を示す図である。
【図１７】本発明の第１１の実施形態による液晶表示基板を示す図である。
【図１８】本発明の第１２の実施形態による液晶表示基板を示す図である。
【図１９】本発明の第１３の実施形態による液晶表示基板を示す図である。
【図２０】本発明の第１４の実施形態による液晶表示基板を示す図である。
【図２１】本発明の第１５の実施形態による液晶表示基板を示す図である。
【図２２】本発明の第１６の実施形態による液晶表示基板を示す図である。
【図２３】本発明の第１７の実施形態による液晶表示装置を示す図である。
【図２４】本発明の第１８の実施形態による液晶表示装置を示す図である。
【図２５】本発明の第１９の実施形態による液晶表示装置を示す図である。
【図２６】従来技術による液晶表示基板を示す図である。
【図２７】従来技術による他の液晶表示基板を示す図である。
【符号の説明】
１ ＴＦＴ
２ 液晶容量
３ データライン
４ ゲートライン
５ データドライバ
６ ゲートドライバ
７ 画素領域
８ 対向電極
９ 検査用スイッチング素子
１０ 検査端子
１１ リセットスイッチ
１２ オン／オフ信号端子
１３ リセットデータ入力端子
１５ 検査画素
１６ 検査スイッチ
１７ 検査端子
２０ 封止部
２１ 遮光領域
３０ 容量
３１，３２ バッファ
３３ インバータ
３４ 端子
４１，４３ インバータ
４２，４４ 端子
５１，５２，５３，５４ 基板
１００ 液晶表示基板
１０１ 第１の検査回路
１０２ 第２の検査回路
１０３ 表示回路
１１１ シフトレジスタ
１１２，１１３，１１４ アナログスイッチ
１１５ ゲートドライバ
１１６ 画素領域
１２１，１２２ 切断ライン
１３１ ＴＦＴ
１３２ 液晶容量
４０１ データドライバ
６０１ トランジスタ
６０２ 容量
９００ 液晶表示基板
９１１ シフトレジスタ
９１２ アナログスイッチ
９１５ ゲートドライバ
９１６ 画素領域
９３１ ＴＦＴ
９３２ 液晶容量
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特にデータライン及び走査ラインに接続されたスイッチング素子を有する液晶表示装置に関する。
【０００２】
【従来の技術】
図２６は、従来技術による液晶表示基板の構成を示す。データドライバ（データラインドライバ）５は、データライン３を介して画素領域７に接続される。ゲートドライバ（走査ラインドライバ）６は、走査ライン４を介して画素領域７に接続される。データドライバ５は、データライン３にデータを供給することができる。ゲートドライバ６は、走査ライン４に走査信号を供給することができる。
【０００３】
画素領域７は、２次元マトリクス状に配列されたスイッチング素子（ＴＦＴ：薄膜トランジスタ）１及び液晶容量２を有する。ＴＦＴ１は、ｎチャネルＭＯＳトランジスタであり、ゲートが走査ライン４に接続され、ドレインがデータライン３に接続され、ソースが液晶容量２を介して対向基板の電極８に接続される。
【０００４】
この液晶表示基板の検査方法は、マトリクスの各縦横ラインの端にプローブピンを当てる方法が主であり、多くのプローブピンが必要なため、検査機が高価なものになる。この検査方法では、多数のチェック端子を個別に検査するため、工数が莫大である。そのため完全な検査は、液晶表示基板をパネルとして完成状態で表示せねばならず、歩留まりを阻害する要因となっている。
【０００５】
図２７は、従来技術による他の液晶表示基板を示す。基板９００上には、シフトレジスタ９１１、アナログスイッチ９１２、表示部９１６及びゲートドライバ９１５が設けられる。ゲートドライバ９１５は、走査ラインＧ１〜Ｇ４等を介して画素領域９１６に接続され、ゲートクロックＧＣＬＫ及びゲートスタートパルスＧＳＰに応じて、走査ラインＧ１〜Ｇ４等に走査信号を供給する。
【０００６】
画素領域９１６は、２次元マトリクス状に配列されたＴＦＴ９３１及び液晶容量９３２を有する。ＴＦＴ９３１は、ｎチャネルＭＯＳトランジスタであり、ゲートが走査ラインＧ１〜Ｇ４等に接続され、ドレインがデータラインＤ１，Ｄ２等に接続され、ソースが液晶容量９３２を介して対向基板の電極に接続される。
【０００７】
アナログスイッチ９１２は、入出力端子の一端がデータバスＶ１〜Ｖｎに接続され、他端がデータラインＤ１，Ｄ２等に接続される。データバスＶ１〜Ｖｎには、検査終了後に、データドライバが接続され、データが供給される。
【０００８】
シフトレジスタ９１１は、ｍ段シフトが可能であり、データクロックＤＣＬＫ及びデータスタートパルスＤＳＰに応じて、制御線Ｑ１〜Ｑｍに順次シフトされたパルスを出力する。制御線Ｑ１〜Ｑｍは、それぞれアナログスイッチ９１２の制御端子に接続される。アナログスイッチ９１２は、制御線Ｑ１〜Ｑｍがハイレベルになると、それぞれデータバスＶ１〜ＶｎとデータラインＤ１，Ｄ２等との間を接続する。
【０００９】
この液晶表示基板の検査を行う場合には、データバスＶ１〜Ｖｎの端子にプローブピンを当てる必要がある。また、データバスＶ１〜Ｖｎの数が多くなると、液晶表示基板を高速動作させるために高温ポリシリコンを用いなければならず、液晶表示基板が高価になってしまう。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、検査機の多くのプローブピンを用いずに、簡単かつ短時間で検査を行うことができる液晶表示装置を提供することである。
本発明の他の目的は、安価な液晶表示装置を簡単かつ短時間で検査を行うことである。
【００１１】
【課題を解決するための手段】
本発明の一観点によれば、各々が画素電極を介して液晶容量に接続される複数の第１のスイッチング素子と、前記第１のスイッチング素子を介して前記液晶容量にデータを供給するデータラインと、前記第１のスイッチング素子を制御するための走査ラインと、制御端子が前記データライン又は前記走査ラインに接続され、入出力端子の一端が共通の検査用入出力端子に接続され、他端が前記液晶容量とは異なる容量に接続される第２のスイッチング素子とを有する液晶表示装置が提供される。
【００１２】
液晶表示基板の状態で容易に検査の合否判定を行うことができるため、時間が短縮できると共に、パネル化試験による付帯部材の廃棄が不要となるためコストダウンできる。
【００１３】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態による液晶表示基板１００を示す。第１の検査回路１０１、表示回路１０３及び第２の検査回路１０２は、１枚のガラス基板１００上に設けられる。第１の検査回路１０１は、表示回路１０３に対して切断ライン１２１で切り離し可能である。第２の検査回路１０２は、表示回路１０３に対して切断ライン１２２で切り離し可能である。
【００１４】
表示回路１０３は、ゲートドライバ１１５、画素領域１１６及びアナログスイッチ１１２を有する。ゲートドライバ１１５は、走査ラインＧ１〜Ｇｘを介して画素領域１１６に接続され、ゲートクロックＧＣＬＫ及びゲートスタートパルスＧＳＰに応じて、走査ラインＧ１〜Ｇｘに走査信号を供給する。
【００１５】
画素領域１１６は、２次元マトリクス状に配列されたＴＦＴ１３１及び液晶容量１３２を有する。ＴＦＴ１３１は、ｎチャネルＭＯＳトランジスタであり、ゲートが走査ラインＧ１〜Ｇｘに接続され、ドレインがデータラインＤ１〜Ｄ３等に接続され、ソース（画素電極）が液晶容量１３２を介して対向基板の電極に接続される。
【００１６】
アナログスイッチ１１２は、入出力端子の一端がデータラインＤ１ａ〜Ｄ３ａ等に接続され、他端がデータラインＤ１〜Ｄ３等に接続される。ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍは、それぞれアナログスイッチ１１２の制御端子に接続される。アナログスイッチ１１２は、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍがハイレベルになると、それぞれデータラインＤ１ａ〜Ｄ３ａ等とデータラインＤ１〜Ｄ３等との間を接続する。
【００１７】
第１の検査回路１０１は、シフトレジスタ１１１及びアナログスイッチ１１３を有する。アナログスイッチ１１３は、入出力端子の一端が交互に信号線Ｖ１，Ｖ２に接続され、他端がデータラインＤ１ａ〜Ｄ３ａ等に接続される。シフトレジスタ１１１は、ｎ段シフトが可能であり、図２に示すように、データクロックＤＣＬＫ及びデータスタートパルスＤＳＰに応じて、制御線Ｑ１〜Ｑｎに順次シフトされたパルスを出力する。制御線Ｑ１〜Ｑｎは、それぞれアナログスイッチ１１３の制御端子に接続される。アナログスイッチ１１３は、制御線Ｑ１〜Ｑｎがハイレベルになると、それぞれ信号線Ｖ１，Ｖ２とデータラインＤ１ａ〜Ｄ３ａ等との間を接続する。
【００１８】
第２の検査回路１０２は、アナログスイッチ１１４を有する。アナログスイッチ１１４は、入出力端子の一端がデータラインＤ１〜Ｄ３等に接続され、他端が信号線Ｖ３に接続される。制御線ＯＮ４は、アナログスイッチ１１４の制御端子に接続される。アナログスイッチ１１４は、制御線ＯＮ４がハイレベルになると、それぞれデータラインＤ１〜Ｄ３等と信号線Ｖ３との間を接続する。
【００１９】
図２に示すように、制御線ＯＮ４がハイレベルの間に、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍには順にパルスが出力される。各ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍがハイレベルの間、制御線Ｑ１〜Ｑｎには順にパルスが出力される。
【００２０】
まず、信号線Ｖ３に検査信号を入力する。制御線ＯＮ４がハイレベルになると、アナログスイッチ１１４がオンし、データラインＤ１〜Ｄ３と信号線Ｖ３との間を接続する。ブロック選択信号線ＢＳＥＬ１がハイレベルになると、左から１ブロック目のｎ個のアナログスイッチ１１２がオンし、データラインＤ１ａ〜Ｄ３ａ等とデータラインＤ１〜Ｄ３等との間を接続する。制御線Ｑ１がハイレベルになると、左端のアナログスイッチ１１３がオンし、信号線Ｖ１とデータラインＤ１ａとの間を接続する。同様に、制御線Ｑ２〜Ｑｎが順にハイレベルになる。
【００２１】
信号線Ｖ１及びＶ２の出力を検出することにより、検査を行うことができる。制御線Ｑ１がハイレベルになったとき、信号線Ｖ３に入力した検査信号が信号線Ｖ１から検出できればデータラインＤ１及びＤ１ａが断線していないことを確認でき、信号線Ｖ１が開放状態であればデータラインＤ１又はＤ１ａが断線していることを確認することができる。また、制御線Ｑ２がハイレベルになったとき、信号線Ｖ３に入力した検査信号が信号線Ｖ２から検出できればデータラインＤ２及びＤ２ａが断線しておらず、信号線Ｖ２が開放状態であればデータラインＤ２又はＤ２ａが断線していることを確認することができる。同様にして、他のデータラインＤ３及びＤ３ａ等の断線があるか否かを確認することができる。本実施形態によれば、上記の断線を不良個所として検出することができる。
【００２２】
次に、他の検査方法を説明する。図３に示すように、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍをローレベルにして、アナログスイッチ１１２をオフにする。そして、スタートパルスＳＳＰの周期をクロックＳＣＬＫの周期の２倍にする。すると、制御線Ｑ１及びＱ２が共にハイレベルになる期間がある。その期間で、信号線Ｖ１から検査信号を入力し、信号線Ｖ２の出力を検出する。信号線Ｖ１に入力した検査信号が信号線Ｖ２から検出されれば、データラインＤ１ａ及びＤ２ａの間がショートしていることを確認することができ、信号線Ｖ２が開放状態であればデータラインＤ１ａ及びＤ２ａの間がショートしていないことを確認することができる。また、制御線Ｑ２及びＱ３が共にハイレベルになる期間に、同様に、データラインＤ２ａ及びＤ３ａの間のショートの有無を確認することができる。同様に、他の隣接するデータラインの間のショートを確認することができる。本実施形態によれば、上記のショートを不良個所として検出することができる。
【００２３】
本実施形態は、シフトレジスタ１１１が１つの場合を説明したが、シフトレジスタ１１１を２つ以上設けても良い。また、第１の検査回路１０１に２本の信号線Ｖ１，Ｖ２を設けたが、断線検査のみを行う場合には１本の信号線だけでもよい。また、２本の信号線Ｖ１，Ｖ２の数を増やすことにより、シフトレジスタ１１１のシフト段数を減少させることができ、アナログスイッチ１１２とアナログスイッチ１１３との間のデータラインＤ１ａ〜Ｄ３ａ等のショートを隣接でないデータライン間でも確認できることができる。また、信号線Ｖ２に電源やグランド、その他の信号線の信号が検出された場合には電源等とのショートであることも確認できる。
【００２４】
検査後、第１の検査回路１０１及び第２の検査回路１０２を切断ライン１２１及び１２２で表示回路１０２から切り離す。その後、図４に示すように、液晶表示装置をユニット化する際に、表示回路１０３のデータラインＤ１ａ〜Ｄ３ａ等にデータドライバ４０１の出力線Ｑ１〜Ｑｎを接続する。データドライバ４０１は、クロックＤＣＬＫ、スタートパルスＤＳＰ、ラッチパルスＬＰ及びデータＲ，Ｇ，Ｂを入力して、出力線Ｑ１〜Ｑｎからデータを出力する。これにより、液晶表示装置は、通常の動作を行うことができる。
【００２５】
また、第２の検査回路１０２は、必ずしも表示回路１０３から切り離す必要はない。第２の検査回路１０２を切り離さない場合には、通常動作時にアナログスイッチ１１４を常にオフにすればよい。また、通常動作時に、第２の検査回路１０２をプリチャージ機能として使用することができる。すなわち、データドライバ４０１の出力線Ｑ１〜Ｑｎにデータを出力する前に、第２の検査回路１０２の信号線Ｖ３に所定の電圧を入力することにより、データラインＤ１等をプリチャージすることができる。
【００２６】
本実施形態は、図２７の従来技術による液晶表示基板に比べて、高速動作させなくても表示可能であるので、低温ポリシリコンを用いて安価な液晶表示基板を製造することができる。
【００２７】
（第２の実施形態）
図５は、本発明の第２の実施形態による液晶表示基板１００を示す。第２の実施形態は、第１の実施形態に対して、第２の検査回路が表示回路１０３に含まれ、アナログスイッチ１１４の入出力端子の他端には交互に信号線Ｖ３及びＶ４が接続される点が異なり、他の点は同じである。
【００２８】
信号線Ｖ３及びＶ４に異なる検査信号を入力し、第１の実施形態と同様に、図３のタイミングで動作させる。この際、例えば、データラインＤ１及びＤ２の間がショートしている場合、又はデータラインＤ１ａ及びＤ２ａの間がショートしている場合には、信号線Ｖ１及びＶ２から同じ信号が検出される。一方、データラインＤ１及びＤ２の間がショートしておらず、かつデータラインＤ１ａ及びＤ２ａの間がショートしていない場合には、信号線Ｖ３から入力された検査信号が信号線Ｖ１から検出され、信号線Ｖ４から入力された検査信号が信号線Ｖ２から検出される。このように、隣接するデータライン間のショートの有無を確認することができる。
【００２９】
また、通常動作時に、信号線Ｖ３及びＶ４をプリチャージ機能として使用することができる。データラインＤ１〜Ｄ３等は、画像のちらつき防止等のため、偶数ラインと奇数ラインとで、データの正負極性を逆にすることが好ましい。この際、データドライバ４０１の出力線Ｑ１〜Ｑｎにデータを出力する前に、信号線Ｖ３及びＶ４に逆極性の電圧を入力することにより、データラインＤ１〜Ｄ３等をプリチャージすることができる。
【００３０】
（第３の実施形態）
図６は、本発明の第３の実施形態による液晶表示基板１００を示す。第３の実施形態は、第２の実施形態に対して、ｎチャネルＭＯＳトランジスタ６０１及び容量（コンデンサ）６０２を設けた点が異なり、他の点は同じである。
【００３１】
トランジスタ６０１は、ゲートがそれぞれ走査ラインＧ１〜Ｇｘに接続され、ドレインが共通の信号線Ｖｍｏｎに接続され、ソースが容量６０２を介して所定の共通電圧端子に接続される。
【００３２】
図７は、検査方法を示すタイミングチャートである。ゲートドライバ１１５は、クロックＧＣＬＫ及びスタートパルスＧＳＰに応じて、走査ラインＧ１〜Ｇｘに順に走査信号を出力する。その間の期間７０１では、信号線Ｖｍｏｎに検査電圧Ｖａを入力する。トランジスタ６０１は、走査ラインＧ１〜Ｇｘがそれぞれハイレベルになるとオンし、検査電圧Ｖａを容量６０２に蓄積する。
【００３３】
次に、再び、スタートパルスＧＳＰを入力し、走査ラインＧ１〜Ｇｘに順次走査信号を出力する。その間の期間７０２に、信号線Ｖｍｏｎの出力を検出する。各走査ラインＧ１〜Ｇｘがハイレベルのときに、信号線Ｖｍｏｎから検査電圧Ｖａが検出されれば、すべての走査ラインＧ１〜Ｇｘが断線していないことを確認することができる。一方、期間７０２内で、信号線Ｖｍｏｎから検査電圧Ｖａが検出されない期間があれば、その期間に対応する走査ラインが断線していることを確認することができる。本実施形態によれば、走査ラインＧ１〜Ｇｘの断線を欠陥個所として検出することができる。
【００３４】
図８は、上記の検査の後に行う他の検査方法のタイミングチャートである。クロックＧＣＬＫ、スタートパルスＧＳＰ、走査ラインＧ１〜Ｇｘは、図７と同様である。期間８０１及び８０２は、それぞれ走査ラインＧ１及びＧ２がハイレベルである期間である。その期間８０１及び８０２内に、それぞれ図９に示す処理を行う。他の走査ラインＧ３〜Ｇｘがハイレベルになる期間でも、同様に、図９に示すタイミングで処理を行う。
【００３５】
図９では、クロックＳＣＬＫ、スタートパルスＳＳＰ及び制御線Ｑ１〜Ｑｎは、図３と同じである。制御線ＯＮ４がハイレベルの間、ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍは、順次ハイレベルになる。各ブロック選択信号線ＢＳＥＬ１〜ＢＳＥＬｍがそれぞれハイレベルの間に、制御線Ｑ１〜Ｑｎが順次ハイレベルになる。
【００３６】
例えば、図８に示すように走査ラインＧ１がハイレベルの間に、図９に示すように制御線Ｑ１及びＱ２が共にハイレベルになる。アナログスイッチ１１３は、信号線Ｖ１とデータラインＤ１ａとの間を接続し、信号線Ｖ２とデータラインＤ２ａとの間を接続する。その時、ブロック選択信号線ＢＳＥＬ１はハイレベルであるので、アナログスイッチ１１２はデータラインＤ１ａ及びＤ１の間を接続し、データラインＤ２ａ及びＤ２の間を接続する。制御線ＯＮ４はハイレベルであるので、アナログスイッチ１１４は、データラインＤ１及び信号線Ｖ３の間を接続し、データラインＤ２及び信号線Ｖ４の間を接続する。
【００３７】
第２の実施形態と同様に、信号線Ｖ３及びＶ４に異なる検査信号を入力する。ラインＧ１及びＤ１との間がショートしておらず、かつラインＧ２及びＤ２との間がショートしていなければ、信号線Ｖ３及びＶ４に入力した検査信号はそれぞれ信号線Ｖ１及びＶ２から検出することができる。一方、ラインＧ１及びＤ１の間又はラインＧ２及びＤ２の間がショートしていれば、信号線Ｖ１及びＶ２からは走査ラインＧ１又Ｇ２の影響を受けた電圧が検出される。この際、隣接画素間のショートの有無も確認することができる。本実施形態によれば、走査ライン及びデータラインの間のショート及び隣接画素間のショートの欠陥を検出することができる。
【００３８】
上記の検査により、液晶表示基板の線欠陥を検査することができる。その後、表示回路１０３の各ＴＦＴ（スイッチング素子）１３１に対応する画素の点欠陥を検査する。これにより、線欠陥及び点欠陥の両方の検査を行うことができる。
【００３９】
以上説明したように、第１〜第３の実施形態によれば、液晶表示基板に表示回路と共に第１及び第２の検査回路を設けることにより、液晶表示装置をユニット化する前に、データラインの断線、データラインの隣接ショート、アナログスイッチ１１２とアナログスイッチ１１３との間のデータラインのショート、走査ラインの断線、隣接画素間のショート、他の信号線とのショート等の欠陥の有無を検査することができる。検査終了後に、第１の検査回路１０１を切り離すことで、表示回路１０３にデータドライバ４０１を接続することが可能になり、より低コストな液晶表示装置を提供することができる。
【００４０】
（第４の実施形態）
図１０は、本発明の第４の実施形態による液晶表示基板を示す。画素領域７において、ＴＦＴ（ｎチャネルＭＯＳトランジスタ）１は、ゲートが走査ライン４に接続され、ドレインがデータライン３に接続され、ソース（画素電極）が液晶容量２を介して対向基板の電極８に接続される。画素領域７とゲートドライバ６との間、及び画素領域７とデータドライバ５との間に、検査用スイッチング素子（ｎチャネルＭＯＳトランジスタ）９が設けられる。この検査用スイッチング素子９のゲートは、走査ライン４又はデータライン３に接続される。スイッチング素子９は、ソースが容量３０を介してグランドに接続され、ドレインがバッファ３１又は３２を介して共通の検査端子１０に接続される。バッファ３１及び３２は、双方向スイッチを構成する。バッファ３１の制御端子は、直接、端子３４に接続される。バッファ３２の制御端子は、インバータ３３を介して端子３４に接続される。コントローラ３５が端子３４にハイレベルを入力すれば検査端子１０は入力端子になり、端子３４にローレベルを入力すれば検査端子１０は出力端子になる。
【００４１】
データドライバ５は、データライン３にデータを供給するためのデータ供給回路であり、アナログスイッチでもよい。ゲートドライバ６は、走査ライン４に走査信号を供給することができる。
【００４２】
次に、検査方法を説明する。まず、ゲートドライバ６又はデータドライバ５が検査用スイッチング素子９をオンする信号を出力する。検査用スイッチング素子９がオンしている期間に、コントローラ３５が検査端子１０に検査信号を入力し、容量３０に充電（プリセット）する。再度、検査用スイッチング素子９をオンさせ、検査端子１０から容量３０に充電している電圧を検出する。検査電圧が検出できれば、ゲートドライバ６又はデータドライバ５が正常に駆動しており、かつゲートドライバ６又はデータドライバ５から画素領域７までの走査ライン４又はデータライン３の断線が無く合格であると判断できる。この検査を、走査ライン４及びデータライン３についてそれぞれ第１ラインから最終ラインまで繰り返すことで、ゲートドライバ６及びデータドライバ５の故障、並びに走査ライン４及びデータライン３の断線個所と断線本数を検査できる。
【００４３】
本実施形態では、検査用スイッチング素子９を画素領域７の入力側（左及び上側）に配置しているが、出力側（右及び下側）に配置してもよい。出力側に配置した場合、画素領域７内での走査ライン４及びデータライン３の断線も検査できる。上記の容量３０は、各検査用スイッチング素子９毎に別々に設けてもよいし、１つの容量３０を複数の検査用スイッチング素子９で共用してもよい。また、各検査用スイッチング素子９毎の容量３０を並列に接続してもよい。
【００４４】
（第５の実施形態）
図１１は、本発明の第５の実施形態による液晶表示基板を示す。第５の実施形態は、第４の実施形態に対して、リセットスイッチ（ｎチャネルＭＯＳトランジスタ）１１を設けた点が異なり、他の点は同じである。リセットスイッチ１１は、ゲートがオン／オフ信号端子１２に接続され、ドレインがリセットデータ入力端子１３に接続され、ソースが検査用スイッチング素子９の各ソースに接続される。
【００４５】
検査を行うには、まず、オン／オフ信号端子１２をハイレベルにすることによりリセットスイッチ１１をオンし、リセットデータ入力端子１３をグランドレベルにして容量３０のチャージを無くす。その後、第４の実施形態に示した検査を行う。容量３０をリセットすることにより、適切な検査電圧の検出が可能になり、検査精度が向上する。
【００４６】
（第６の実施形態）
図１２は、本発明の第６の実施形態による液晶表示基板を示す。第６の実施形態が第５の実施形態に対して異なる点を説明する。検査用スイッチング素子９が画素領域７の上及び左だけでなく、右及び下にも設けられる。すなわち、検査用スイッチング素子９は、ゲートドライバ６に対して画素領域７の出力端、及びデータドライバ５に対して画素領域７の出力端に設けられる。検査用スイッチング素子９は、上記と同様に、ゲートが走査ライン４又はデータライン３に接続され、ドレインがバッファ３１又は３２を介して検査端子１０に接続され、ソースが容量３０を介してグランドに接続される。リセットデータ入力端子１３は、リセットスイッチ１１を介して検査用スイッチング素子９のソースに接続される。
【００４７】
第５の実施形態と同様な検査を行う。画素領域７の入力側（左及び上側）において、容量３０に蓄積されている電荷が正常に検査端子１０から検出できれば、ゲートドライバ６及びデータドライバ５が正常駆動しており、かつゲートドライバ６又はデータドライバ５から画素領域７までの走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００４８】
また、画素領域７の出力側（右及び下側）において、容量３０に蓄積されている電荷が正常に検査端子１０から検出できれば、画素領域７内での走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００４９】
この検査を、ゲートドライバ６及びデータドライバ５の第１ラインから最終ラインまで繰り返すことで、ゲートドライバ６及び／又はデータドライバ５の故障、並びに走査ライン４及び／又はデータライン３の断線個所と本数を検査できる。
【００５０】
（第７の実施形態）
図１３は、本発明の第７の実施形態による液晶表示基板を示す。第７の実施形態は、第４の実施形態（図１０）における検査用スイッチング素子９が検査画素１５である場合を示す。すなわち、検査用スイッチング素子９は、画素領域７内のＴＦＴ１と同様のＴＦＴである。検査用スイッチング素子９のソース（画素電極）は、液晶容量２を介して対向基板の電極８に接続される。
【００５１】
第４〜第６の実施形態では容量３０に検査電圧を充電したが、本実施形態では液晶容量２に検査電圧を充電する。液晶容量２は、容量３０に比べて蓄積可能容量が大きいため、検査時の判断が容易である。検査後の通常動作時には、検査画素１５に黒色のデータを書き込むが、コントラスト低下の原因となるので、予め検査画素１５を遮光しておくのが好ましい。
【００５２】
（第８の実施形態）
図１４は、本発明の第８の実施形態による液晶表示基板を示す。第８の実施形態が第７の実施形態に対して異なる点を説明する。第６の実施形態（図１２）と同様に、検査画素１５である検査用スイッチング素子９が画素領域７の入力側（上及び左側）だけでなく、出力側（右及び下側）にも設けられる。
【００５３】
画素領域７の入力側（左及び上側）において、液晶容量２に蓄積されている電荷が正常に検査端子１０から検出できれば、ゲートドライバ６及びデータドライバ５が正常駆動しており、かつゲートドライバ６又はデータドライバ５から画素領域７までの走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００５４】
また、画素領域７の出力側（右及び下側）において、液晶容量２に蓄積されている電荷が正常に検査端子１０から検出できれば、画素領域７内での走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００５５】
（第９の実施形態）
図１５は、本発明の第９の実施形態による液晶表示基板を示す。第９の実施形態は、第７の実施形態に対して、第５の実施形態（図１１）と同様にリセットスイッチ（ｎチャネルＭＯＳトランジスタ）１１を設けた点が異なり、他の点は同じである。リセットスイッチ１１は、ゲートがオン／オフ信号端子１２に接続され、ドレインがリセットデータ入力端子１３に接続され、ソースが検査画素である検査用スイッチング素子９の各ソースに接続される。
【００５６】
検査を行うには、まず、オン／オフ信号端子１２をハイレベルにすることによりリセットスイッチ１１をオンし、リセットデータ入力端子１３をグランドレベルにして液晶容量２のチャージを無くす。その後、第４の実施形態に示した検査を行う。液晶容量２をリセットすることにより、検査精度を向上させることができる。
【００５７】
（第１０の実施形態）
図１６は、本発明の第１０の実施形態による液晶表示基板を示す。第１０の実施形態は、第８の実施形態（図１４）に対して、第９の実施形態（図１５）と同様にリセットスイッチ（ｎチャネルＭＯＳトランジスタ）１１を設けた点が異なり、他の点は同じである。検査を行うには、まず、オン／オフ信号端子１２をハイレベルにすることによりリセットスイッチ１１をオンし、リセットデータ入力端子１３をグランドレベルにして液晶容量２のチャージを無くす。その後、第４の実施形態に示した検査を行う。
【００５８】
（第１１の実施形態）
図１７は、本発明の第１１の実施形態による液晶表示基板を示す。第１１の実施形態が第９の実施形態（図１５）に対して異なる点を説明する。画素領域７とゲートドライバ６の間、及び画素領域７とデータドライバ５の間に、検査画素１５である検査用スイッチング素子９を設ける。この検査用スイッチング素子９は、ゲートが走査ライン４又はデータライン３に接続され、ドレインがデータライン３又は走査ライン４に接続され、ソースが液晶容量２を介して対向基板の電極８に接続される。すなわち、検査用スイッチング素子９は、ゲートに走査ライン４が接続されればドレインにデータライン３が接続され、ゲートにデータライン３が接続されればドレインに走査ライン４が接続される。
【００５９】
検査画素１５である検査用スイッチング素子９のソースには、リセットスイッチ１１を介してリセットデータ入力端子１３が接続され、検査スイッチ１６を介して検査端子１７が接続される。この検査スイッチ１６は第９の実施形態（図１５）のバッファ３１に相当し、検査端子１７は第９の実施形態の検査端子１０に相当する。
【００６０】
リセットスイッチ１１は、第９の実施形態と異なり、ＣＭＯＳ構成であり、ｎチャネルＭＯＳトランジスタ１１ａ及びｐチャネルＭＯＳトランジスタ１１ｂのソース及びドレインを相互に接続したものである。端子４４は、インバータ４３を介してトランジスタ１１ｂのゲートに接続されると共に、直接、トランジスタ１１ａのゲートに接続される。端子４４をハイレベルにするとリセットスイッチ１１はオンし、ローレベルにするとリセットスイッチ１１はオフする。
【００６１】
検査スイッチ１６は、ＣＭＯＳ構成であり、ｎチャネルＭＯＳトランジスタ１６ａ及びｐチャネルＭＯＳトランジスタ１６ｂのソース及びドレインを相互に接続したものである。端子４２は、インバータ４１を介してトランジスタ１６ｂのゲートに接続されると共に、直接、トランジスタ１６ａのゲートに接続される。端子４２をハイレベルにすると検査スイッチ１６はオンし、ローレベルにすると検査スイッチ１６はオフする。
【００６２】
次に、検査方法を説明する。まず、リセットスイッチ１１をオンし、リセットデータ入力端子１３を０Ｖにして液晶容量２のチャージを無くす。次に、ゲートドライバ６又はデータドライバ５から検査画素１５である検査用スイッチング素子９の液晶容量２にデータを書き込む。次に、検査スイッチ１６をオンして、液晶容量２に書き込まれたデータを検査端子１７から読み出す。書き込みデータを検出できれば、ゲートドライバ６又はデータドライバ５が正常に駆動しており、かつゲートドライバ６又はデータドライバ５から画素領域７までの走査ライン４及びデータライン３の断線が無く合格であると判断できる。この検査を、ゲートドライバ６及びデータドライバ５の第１ラインから最終ラインまで繰り返すことで、ゲートドライバ６及び／又はデータドライバ５の故障、並びに走査ライン４及び／又はデータライン３の断線個所と本数を検査できる。
【００６３】
なお、液晶容量２のリセット及び検査電圧のプリセットは、データドライバ５からデータを供給することにより行ってもよい。
【００６４】
（第１２の実施形態）
図１８は、本発明の第１２の実施形態による液晶表示基板を示す。第１２の実施形態が第１１の実施形態に対して異なる点を説明する。第８の実施形態（図１４）と同様に、検査画素１５である検査用スイッチング素子９が画素領域７の入力側（上及び左側）だけでなく、出力側（右及び下側）にも設けられる。
【００６５】
画素領域７の入力側（左及び上側）において、液晶容量２に蓄積されている電荷が正常に検査端子１７から検出できれば、ゲートドライバ６及びデータドライバ５が正常駆動しており、かつゲートドライバ６又はデータドライバ５から画素領域７までの走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００６６】
また、画素領域７の出力側（右及び下側）において、液晶容量２に蓄積されている電荷が正常に検査端子１７から検出できれば、画素領域７内での走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００６７】
なお、液晶容量２のリセット及び検査電圧のプリセットは、ゲートドライバ６又はデータドライバ５からデータを書き込むことにより行ってもよい。
【００６８】
（第１３の実施形態）
図１９は、本発明の第１３の実施形態による液晶表示基板を示す。第１３の実施形態が第１０の実施形態（図１６）に対して異なる点を説明する。第１０の実施形態では、画素領域７の上下左右の４領域の検査用スイッチング素子９群に対してそれぞれ別に検査端子１０を設けているが、第１３の実施形態では、画素領域７の左及び下の２領域の検査用スイッチング素子９群に共通の検査端子１０を設け、画素領域７の上及び右の２領域の検査用スイッチング素子９群に共通の検査端子１０を設けている。本実施形態によれば、２領域のスイッチング素子９群を各１つの検査端子１０及びリセットデータ入力端子１３でコントロールすることができる。
【００６９】
（第１４の実施形態）
図２０は、本発明の第１４の実施形態による液晶表示基板を示す。第１４の実施形態が第１３の実施形態（図１９）に対して異なる点を説明する。第１３の実施形態では、画素領域７の左及び下の２領域の検査用スイッチング素子９群、及び画素領域７の上及び右の２領域の検査用スイッチング素子９群にそれぞれ共通の検査端子１０及びリセットデータ入力端子１３を設けている。第１４の実施形態では、画素領域７の上下左右の４領域の検査用スイッチング素子９群に対して共通の検査端子１０及びリセットデータ入力端子１３を設けている。本実施形態によれば、４領域のスイッチング素子９群を１つの検査端子１０及びリセットデータ入力端子１３でコントロールすることができる。
【００７０】
（第１５の実施形態）
図２１は、本発明の第１５の実施形態による液晶表示基板を示す。画素領域７において、ＴＦＴ１は、ゲートが走査ライン４に接続され、ドレインがデータライン３に接続され、ソース（画素電極）が液晶容量２を介して対向基板の電極８に接続される。ゲートドライバ６は走査ライン４に走査信号を出力し、データドライバ５はデータライン３にデータを出力する。
【００７１】
本実施形態では、画素領域７内の左端の縦１列のＴＦＴ１ａを検査用スイッチング素子として用いる。ＴＦＴ１ａのソースには、液晶容量２ａを介して対向基板の電極８が接続される。データドライバ５に接続される左端のデータライン３には、第１１の実施形態（図１７）と同様に、リセットスイッチ１１を介してリセットデータ入力端子１３が接続され、検査スイッチ１６を介して検査端子１７が接続される。
【００７２】
検査方法を説明する。第１１の実施形態と同様に、リセットスイッチ１１により、液晶容量２ａのチャージをなくす。次に、ゲートドライバ６から検査する画素のＴＦＴ１ａをオンする。ＴＦＴ１ａがオンしている期間に、データドライバ５から電圧を供給し、液晶容量２ａに充電する。次に、検査スイッチ１６を開き、液晶容量２ａに蓄積されている電圧を検査端子１７から検出する。この時、電圧が検出できれば、ゲートドライバ６とデータドライバ５が正常駆動しており、かつゲートドライバ６又はデータドライバ５からＴＦＴ１ａまでの走査ライン４及びデータライン３の断線が無く合格であると判断できる。
【００７３】
なお、リセットデータ入力端子１３から液晶容量２ａをリセットする代わりに、データドライバ５からリセットしても良い。
【００７４】
（第１６の実施形態）
図２２は、本発明の第１６の実施形態による液晶表示基板を示す。第１６の実施形態が第１５の実施形態（図２１）に対して異なる点を説明する。画素領域７内の左端（入力端）のＴＦＴ１ａ群の他に、右端（出力端）のＴＦＴ１ｂ群を検査用スイッチング素子として用いる。ＴＦＴ１ｂのソースは、液晶容量２ｂを介して対向基板の電極８に接続される。
【００７５】
データドライバ５の左端のデータライン３の他に、右端のデータライン３にも、検査スイッチ１６を介して検査端子１７が接続され、リセットスイッチ１１を介してリセットデータ入力端子１３が接続される。
【００７６】
検査方法を説明する。第１５の実施形態と同様に、リセットスイッチ１１により、液晶容量２ａ又は２ｂのチャージをなくす。次に、ゲートドライバ６から検査する画素のＴＦＴ１ａ及び１ｂをオンする。ＴＦＴ１ａ及び１ｂがオンしている期間に、データドライバ５から電圧を供給し、液晶容量２ａ及び２ｂに充電する。次に、検査スイッチ１６を開き、液晶容量２ａ及び２ｂに蓄積されている電圧を各検査端子１７から検出する。これにより、画素領域７内の走査ライン４の断線の検査も行うことができる。
【００７７】
（第１７の実施形態）
図２３は、本発明の第１７の実施形態による液晶表示装置を示す。第１７の実施形態は、第１１の実施形態の液晶表示基板を用いた液晶表示装置である。基板５１には、検査用スイッチング素子９、容量３０、及び画素領域７が設けられる。対向基板５２には、共通電極８が設けられる。基板５１と対向基板５２は、その間に液晶（容量２）を挟んで、封止部２０で封止される。封止部２０は、画素領域７と検査用スイッチング素子９との間に設けられる。検査用スイッチング素子９に接続される容量３０は、封止部２０の外にあるので、液晶を用いることができず、液晶容量ではなく、新たに形成した容量である。
【００７８】
（第１８の実施形態）
図２４は、本発明の第１８の実施形態による液晶表示装置を示す。第１８の実施形態が第１７の実施形態（図２３）に対して異なる点を説明する。基板５３には、共通電極８を除く上記の全ての素子が設けられる。対向基板５４には、共通電極８が設けられる。基板５３と対向基板５４は、その間に液晶（容量２）を挟んで、封止部２０で封止される。封止部２０は、液晶表示装置の外周に設けられる。検査用スイッチング素子９は、封止部２０の内側にあるので、検査用スイッチング素子９として検査画素が用いられる。この検査用スイッチング素子９のソースは、液晶容量２を介して対向基板の電極８に接続される。
【００７９】
第１７の実施形態（図２３）の場合、封止部２０の外側にゲートドライバ６、データドライバ５、及び検査用スイッチング素子９が設けられるので、腐食やその他の外的要因による破損の危険があるが、第１８の実施形態では、ゲートドライバ６、データドライバ５、及び検査用スイッチング素子９が封止部２０の内側にあるので、それらを保護することができる。また、第１７の実施形態では、検査用容量３０の蓄積可能容量が小さくなってしまうが、第１８の実施形態では、液晶を用いるので、液晶容量２の蓄積可能容量を大きくすることができる。
【００８０】
（第１９の実施形態）
図２５は、本発明の第１９の実施形態による液晶表示装置を示す。第１９の実施形態が第１８の実施形態（図２４）に対して異なる点を説明する。基板５４のうち、画素領域７を除く部分に遮光領域（ブラックマトリクス）２１を設ける。
【００８１】
検査画素１５（検査用スイッチング素子９）は、通常動作時には邪魔な存在となるので、通常動作時は検査画素１５に黒色のデータを書き込み、表示していない状態にする。しかし、検査画素１５を完全な黒表示にすることは困難であり、少なからずコントラスト低下の原因となる。本実施形態のように、検査画素１５を覆う部分に遮光領域２１を設けることにより、検査画素１５の完全な黒表示が可能になり、コントラスト低下を防止することができる。
【００８２】
遮光の方法はプロセスにより遮光膜を形成する方法が好ましい。この方法は、遮光精度が高い。その他に、機械構造的な遮光方法（遮光テープやベゼル等）がある。
【００８３】
第１〜第１９の実施形態によれば、液晶表示基板の状態で容易に検査の合否判定を行うことができるため、従来の検査方法に比べ時間が短縮できると共に、パネル化試験による付帯部材の廃棄が不要となるためコストダウンできる。
【００８４】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００８５】
本発明は、以下の種々の実施形態に適用することができる。
（付記１） ２次元マトリクス状に配線されたデータライン及び走査ラインと該データライン及び走査ライン間に接続されるスイッチング素子とを含む表示回路と、
前記データラインの一端に第１のアナログスイッチを介して検査電圧を入力及び／又は出力するための検査電圧入力及び／又は出力端子を含む第１の検査回路と、
前記データラインの他端に検査電圧を入力及び／又は出力するための検査電圧入力及び／又は出力端子を含む第２の検査回路とを有し、
前記表示回路、第１の検査回路及び第２の検査回路は１枚の基板上に設けられ、前記第１の検査回路は前記表示回路に対して切り離し可能である液晶表示装置。
（付記２） 前記第１及び第２の検査回路は、前記表示回路に対して切り離し可能である付記１記載の液晶表示装置。
（付記３） 前記第１の検査回路は、制御端子がシフトレジスタに接続された第２のアナログスイッチを有し、該第２のアナログスイッチは、一端が前記第１のアナログスイッチを介して前記データラインに接続され、他端が前記検査電圧入力及び／又は出力端子に接続され、
前記第２の検査回路は、第３のアナログスイッチを有し、該第３のアナログスイッチは、一端が前記データラインの他端に接続され、他端が前記検査電圧入力及び／又は出力端子に接続される付記１記載の液晶表示装置。
（付記４） 前記各走査ラインの端に検査用トランジスタを設け、その検査用トランジスタのゲート端子に走査ラインドライバを接続し、ドレイン又はソース端子に検査電圧入出力端子を接続し、ソース又はドレイン端子に容量を接続した付記３記載の液晶表示装置。
（付記５） 前記第１の検査回路のシフトレジスタが前記第２のアナログスイッチをオンし、前記第２の検査回路の検査電圧入力端子から入力した検査電圧を、前記第１の検査回路の検査電圧出力端子から確認することにより、前記データラインの断線又は短絡を検査することができる付記３記載の液晶表示装置。
（付記６） 前記第２の検査回路は第１及び第２の検査電圧入力端子を有し、前記複数の第３のアナログスイッチは交互に前記第１及び第２の検査電圧入力端子に接続され、
前記第１の検査回路は第１及び第２の検査電圧出力端子を有し、前記複数の第２のアナログスイッチは交互に前記第１及び第２の検査電圧出力端子に接続される付記３記載の液晶表示装置。
（付記７） 前記第１の検査回路の第１及び第２の検査電圧出力端子は、前記第２の検査回路の第１及び第２の検査電圧入力端子から入力された検査電圧の出力を確認することにより、前記データラインが断線又は短絡しているか否かを確認することができる付記６記載の液晶表示装置。
（付記８） 前記第２の検査回路の第１及び第２の検査電圧入力端子には異なる検査電圧が入力される付記７記載の液晶表示装置。
（付記９） 前記第１の検査回路は第１及び第２の検査電圧入出力端子を有し、前記複数の第２のアナログスイッチは交互に前記第１及び第２の検査電圧入出力端子に接続される付記３記載の液晶表示装置。
（付記１０） 前記第１の検査回路は、前記第１のアナログスイッチがオフしているときに、前記第１の検査電圧入出力端子から入力した検査電圧が前記第２の検査電圧入出力端子から出力されるか否かを確認することにより、前記第１及び第２のアナログスイッチ間を接続する線の間の短絡を確認することができる付記９記載の液晶表示装置。
（付記１１） 前記検査用トランジスタは、前記検査電圧入出力端子を介してドレイン又はソース端子に検査電圧を入力し、前記走査ラインドライバにより前記検査用トランジスタをオンしたときに、ソース又はドレイン端子に接続された容量に前記検査電圧を充電し、再度前記走査ラインドライバにより前記検査用トランジスタをオンしたときに、前記容量に充電されている検査電圧を前記検査電圧入出力端子から確認するためのものである付記４記載の液晶表示装置。
（付記１２） 付記３記載の液晶表示装置の検査方法であって、
（ａ）前記第１〜第３のアナログスイッチをオンさせるステップと、
（ｂ）前記第２の検査回路の検査電圧入力端子から入力した検査電圧を、前記第１の検査回路の検査電圧出力端子から確認することにより、前記データラインの断線又は短絡を検査するステップと
を有する液晶表示装置の検査方法。
（付記１３） 付記６記載の液晶表示装置の検査方法であって、
（ａ）前記第２の検査回路の第１及び第２の検査電圧入力端子と前記第１の検査回路の第１及び第２の検査電圧出力端子とをそれぞれ接続するために前記第１〜第３のアナログスイッチをオンするステップと、
（ｂ）前記第１の検査回路の第１及び第２の検査電圧出力端子は、前記第２の検査回路の第１及び第２の検査電圧入力端子から入力された検査電圧が前記第１の検査回路の第１及び第２の検査電圧出力端子から出力されるか否かを確認することにより、前記データラインが断線又は短絡しているか否かを確認するステップと
を有する液晶表示装置の検査方法。
（付記１４） 付記９記載の液晶表示装置の検査方法であって、
（ａ）前記第１の検査回路の第１及び第２の検査電圧入出力端子に対応する前記第２のアナログスイッチをオンさせ、前記第１のアナログスイッチをオフさせるステップと、
（ｂ）前記第１の検査回路の第１の検査電圧入出力端子から入力した検査電圧が前記第１の検査回路の第２の検査電圧入出力端子から出力されるか否かを確認することにより、前記第１及び第２のアナログスイッチ間を接続する線の間の短絡を確認するステップと
を有する液晶表示装置の検査方法。
（付記１５） 付記４記載の液晶表示装置の検査方法であって、
（ａ）前記走査ラインドライバにより前記検査用トランジスタをオンさせるステップと、
（ｂ）前記検査電圧入出力端子を介して前記検査用トランジスタのドレイン又はソース端子に検査電圧を入力し、前記検査用トランジスタのソース又はドレイン端子に接続された容量に該検査電圧を充電させるステップと、
（ｃ）再度前記走査ラインドライバにより前記検査用トランジスタをオンさせるステップと、
（ｄ）前記容量に充電されている検査電圧が前記検査電圧入出力端子から出力されるか否かを確認するステップと
を有する液晶表示装置の検査方法。
（付記１６） 各々が画素電極を介して液晶容量に接続される複数の第１のスイッチング素子と、
前記第１のスイッチング素子にデータを供給するデータラインと、
前記第１のスイッチング素子を制御するための走査ラインと、
制御端子が前記データライン又は前記走査ラインに接続され、入出力端子の一端が共通の検査用入出力端子に接続され、他端が容量に接続される第２のスイッチング素子と
を有する液晶表示装置。
（付記１７） さらに、前記データラインにデータを供給するためのデータラインドライバ又はスイッチング素子を含むデータ供給回路と、
前記走査ラインに走査信号を供給するための走査信号供給回路と
を有する付記１６記載の液晶表示装置。
（付記１８） 前記容量は、一端を前記第２のスイッチング素子に接続し、他端を共通接続することにより蓄積可能容量を増加させる付記１６記載の液晶表示装置。
（付記１９） 前記第２のスイッチング素子は、前記他端が画素電極を介して液晶容量に接続される付記１６記載の液晶表示装置。
（付記２０） 前記第２のスイッチング素子は、制御端子が前記データラインに接続されるスイッチング素子及び制御端子が前記走査ラインに接続されるスイッチング素子を含む付記１６記載の液晶表示装置。
（付記２１） 前記第２のスイッチング素子は、前記一端が共通の検査用入出力用端子及び前記データラインに接続される付記１６記載の液晶表示装置。
（付記２２） さらに、前記第２のスイッチング素子に接続される容量をリセット又はプリセットするための第３のスイッチング素子を有する付記１６記載の液晶表示装置。
（付記２３） 前記第２のスイッチング素子は、液晶表示装置に液晶を封止するための封止部の内側に設けられる付記１６記載の液晶表示装置。
（付記２４） 前記第２のスイッチング素子は、液晶表示装置に液晶を封止するための封止部の外側に設けられる付記１６記載の液晶表示装置。
（付記２５） 前記データラインに接続されるスイッチング素子及び前記走査ラインに接続されるスイッチング素子は、共通の検査用入出力端子に接続される付記２０記載の液晶表示装置。
（付記２６） 前記データラインに接続されるスイッチング素子及び前記走査ラインに接続されるスイッチング素子は、異なる検査用入出力端子に接続される付記２０記載の液晶表示装置。
（付記２７） さらに、前記第２のスイッチング素子に対応する画素を遮光するための遮光部を有する付記１９記載の液晶表示装置。
【００８６】
【発明の効果】
以上説明したように本発明によれば、液晶表示基板の状態で容易に検査の合否判定を行うことができるため、時間が短縮できると共に、パネル化試験による付帯部材の廃棄が不要となるためコストダウンできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による液晶表示基板を示す図である。
【図２】第１の実施形態による第１の検査方法を示すタイミングチャートである。
【図３】第１の実施形態による第２の検査方法を示すタイミングチャートである。
【図４】第１の実施形態による液晶表示基板にデータドライバを接続した図である。
【図５】本発明の第２の実施形態による液晶表示基板を示す図である。
【図６】本発明の第３の実施形態による液晶表示基板を示す図である。
【図７】第３の実施形態による第１の検査方法を示すタイミングチャートである。
【図８】第３の実施形態による第２の検査方法を示すタイミングチャートである。
【図９】第３の実施形態による第２の検査方法を示す他のタイミングチャートである。
【図１０】本発明の第４の実施形態による液晶表示基板を示す図である。
【図１１】本発明の第５の実施形態による液晶表示基板を示す図である。
【図１２】本発明の第６の実施形態による液晶表示基板を示す図である。
【図１３】本発明の第７の実施形態による液晶表示基板を示す図である。
【図１４】本発明の第８の実施形態による液晶表示基板を示す図である。
【図１５】本発明の第９の実施形態による液晶表示基板を示す図である。
【図１６】本発明の第１０の実施形態による液晶表示基板を示す図である。
【図１７】本発明の第１１の実施形態による液晶表示基板を示す図である。
【図１８】本発明の第１２の実施形態による液晶表示基板を示す図である。
【図１９】本発明の第１３の実施形態による液晶表示基板を示す図である。
【図２０】本発明の第１４の実施形態による液晶表示基板を示す図である。
【図２１】本発明の第１５の実施形態による液晶表示基板を示す図である。
【図２２】本発明の第１６の実施形態による液晶表示基板を示す図である。
【図２３】本発明の第１７の実施形態による液晶表示装置を示す図である。
【図２４】本発明の第１８の実施形態による液晶表示装置を示す図である。
【図２５】本発明の第１９の実施形態による液晶表示装置を示す図である。
【図２６】従来技術による液晶表示基板を示す図である。
【図２７】従来技術による他の液晶表示基板を示す図である。
【符号の説明】
１ ＴＦＴ
２ 液晶容量
３ データライン
４ ゲートライン
５ データドライバ
６ ゲートドライバ
７ 画素領域
８ 対向電極
９ 検査用スイッチング素子
１０ 検査端子
１１ リセットスイッチ
１２ オン／オフ信号端子
１３ リセットデータ入力端子
１５ 検査画素
１６ 検査スイッチ
１７ 検査端子
２０ 封止部
２１ 遮光領域
３０ 容量
３１，３２ バッファ
３３ インバータ
３４ 端子
４１，４３ インバータ
４２，４４ 端子
５１，５２，５３，５４ 基板
１００ 液晶表示基板
１０１ 第１の検査回路
１０２ 第２の検査回路
１０３ 表示回路
１１１ シフトレジスタ
１１２，１１３，１１４ アナログスイッチ
１１５ ゲートドライバ
１１６ 画素領域
１２１，１２２ 切断ライン
１３１ ＴＦＴ
１３２ 液晶容量
４０１ データドライバ
６０１ トランジスタ
６０２ 容量
９００ 液晶表示基板
９１１ シフトレジスタ
９１２ アナログスイッチ
９１５ ゲートドライバ
９１６ 画素領域
９３１ ＴＦＴ
９３２ 液晶容量
Claims (5)
- 各々が画素電極を介して液晶容量に接続される複数の第１のスイッチング素子と、
前記第１のスイッチング素子を介して前記液晶容量にデータを供給するデータラインと、
前記第１のスイッチング素子を制御するための走査ラインと、
制御端子が前記データライン又は前記走査ラインに接続され、入出力端子の一端が共通の検査用入出力端子に接続され、他端が前記液晶容量とは異なる容量に接続される第２のスイッチング素子と
を有する液晶表示装置。 - 前記第２のスイッチング素子は、前記他端が画素電極を介して液晶容量に接続される請求項１記載の液晶表示装置。
- 前記第２のスイッチング素子は、制御端子が前記データラインに接続されるスイッチング素子及び制御端子が前記走査ラインに接続されるスイッチング素子を含む請求項１又は２記載の液晶表示装置。
- 前記第２のスイッチング素子は、前記一端が共通の検査用入出力用端子及び前記データラインに接続される請求項１〜３のいずれか１項に記載の液晶表示装置。
- さらに、前記第２のスイッチング素子に接続される容量をリセット又はプリセットするための第３のスイッチング素子を有する請求項１〜４のいずれか１項に記載の液晶表示装置。
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Cited By (1)
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Families Citing this family (48)
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|---|---|---|---|---|
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| JP4006304B2 (ja) | 2002-09-10 | 2007-11-14 | 株式会社 日立ディスプレイズ | 画像表示装置 |
| TWI304964B (en) * | 2002-10-22 | 2009-01-01 | Toppoly Optoelectronics Corp | Panel of flat panel display having embedded test circuit |
| US20070042366A1 (en) * | 2003-02-28 | 2007-02-22 | Brown University | Nanopores, methods for using same, methods for making same and methods for characterizing biomolecules using same |
| KR100942841B1 (ko) * | 2003-06-02 | 2010-02-18 | 엘지디스플레이 주식회사 | 액정표시소자의 검사 방법 및 장치와 리페어방법 및 장치 |
| JPWO2004109374A1 (ja) * | 2003-06-04 | 2006-07-20 | 東芝松下ディスプレイテクノロジー株式会社 | アレイ基板の検査方法およびアレイ基板の検査装置 |
| US7129923B2 (en) * | 2003-06-25 | 2006-10-31 | Chi Mei Optoelectronics Corporation | Active matrix display device |
| TWI239403B (en) * | 2003-08-26 | 2005-09-11 | Chunghwa Picture Tubes Ltd | A combining detection circuit for a display panel |
| JP4763248B2 (ja) * | 2004-04-07 | 2011-08-31 | 株式会社 日立ディスプレイズ | 画像表示装置 |
| JP2006091239A (ja) | 2004-09-22 | 2006-04-06 | Seiko Epson Corp | 電気光学装置用基板及び電気光学装置、並びに検査方法 |
| JP4790292B2 (ja) * | 2004-10-25 | 2011-10-12 | 三星電子株式会社 | アレイ基板及びこれを有する表示装置 |
| JP2006153705A (ja) * | 2004-11-30 | 2006-06-15 | Yamaha Corp | 集積回路における回路ブロック試験方法 |
| KR101142784B1 (ko) * | 2005-03-03 | 2012-05-08 | 엘지디스플레이 주식회사 | 테스트패드가 마련된 액정패널 및 이의 제조방법 |
| JP2006309110A (ja) * | 2005-03-31 | 2006-11-09 | Toshiba Matsushita Display Technology Co Ltd | 表示装置、アレイ基板、及び表示装置の製造方法 |
| JP4945930B2 (ja) * | 2005-06-14 | 2012-06-06 | セイコーエプソン株式会社 | マザー基板、電気光学装置用基板及びその製造方法、並びに電気光学装置及び電子機器 |
| KR20070040505A (ko) * | 2005-10-12 | 2007-04-17 | 삼성전자주식회사 | 표시 장치 및 이의 검사 방법 |
| JP4887977B2 (ja) * | 2005-11-21 | 2012-02-29 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の駆動方法、電圧モニタ方法および電子機器 |
| KR101209042B1 (ko) * | 2005-11-30 | 2012-12-06 | 삼성디스플레이 주식회사 | 표시 장치 및 그 검사 방법 |
| KR101256665B1 (ko) * | 2005-12-30 | 2013-04-19 | 엘지디스플레이 주식회사 | 액정패널 |
| US20070164416A1 (en) * | 2006-01-17 | 2007-07-19 | James Douglas Wehrly | Managed memory component |
| US7847781B2 (en) * | 2006-07-10 | 2010-12-07 | Wintek Corporation | Flat display capable of enhanced resolution and display panel thereof |
| KR100793558B1 (ko) * | 2006-09-18 | 2008-01-14 | 삼성에스디아이 주식회사 | 유기전계발광 표시장치 및 그의 모기판과 유기전계발광표시장치의 제조방법 |
| JP2008083529A (ja) * | 2006-09-28 | 2008-04-10 | Seiko Epson Corp | アクティブマトリクス基板、アクティブマトリクス基板の検査方法および電気光学装置 |
| JP4984815B2 (ja) * | 2006-10-19 | 2012-07-25 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
| KR100822208B1 (ko) * | 2006-11-10 | 2008-04-17 | 삼성에스디아이 주식회사 | 점등 테스트 기능을 구비한 평판 표시장치 |
| CN101295717B (zh) * | 2007-04-25 | 2010-07-14 | 北京京东方光电科技有限公司 | 薄膜晶体管面板及其制造方法 |
| CN101315950A (zh) * | 2007-05-30 | 2008-12-03 | 北京京东方光电科技有限公司 | 一种薄膜晶体管充电沟道结构 |
| WO2009087706A1 (ja) * | 2008-01-09 | 2009-07-16 | Sharp Kabushiki Kaisha | 表示装置 |
| KR100962921B1 (ko) * | 2008-11-07 | 2010-06-10 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 |
| US8947337B2 (en) | 2010-02-11 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| KR102022698B1 (ko) * | 2012-05-31 | 2019-11-05 | 삼성디스플레이 주식회사 | 표시 패널 |
| JP2014112166A (ja) | 2012-12-05 | 2014-06-19 | Japan Display Inc | 表示装置 |
| KR20150025177A (ko) * | 2013-08-28 | 2015-03-10 | 삼성디스플레이 주식회사 | 표시 장치 |
| JP5599501B2 (ja) * | 2013-10-22 | 2014-10-01 | 三菱電機株式会社 | 画像表示パネルの検査方法 |
| KR102210821B1 (ko) * | 2014-01-09 | 2021-02-03 | 삼성디스플레이 주식회사 | 표시 기판, 이 표시 기판의 테스트 방법 및 이 표시 기판을 포함하는 표시 장치 |
| CN109891313B (zh) * | 2016-10-31 | 2021-12-07 | 松下电器产业株式会社 | 液晶显示装置和故障检查方法 |
| JP7096721B2 (ja) * | 2018-07-13 | 2022-07-06 | 株式会社ジャパンディスプレイ | 表示装置 |
| KR102563520B1 (ko) * | 2018-10-11 | 2023-08-04 | 엘지디스플레이 주식회사 | 표시장치, 표시패널 및 검사시스템 |
| JP2021026135A (ja) * | 2019-08-06 | 2021-02-22 | パナソニックＩｐマネジメント株式会社 | 表示装置および検査方法 |
| CN110608871B (zh) * | 2019-09-20 | 2021-05-25 | 京东方科技集团股份有限公司 | 像素检测电路、显示装置及检测方法 |
| US11164897B2 (en) * | 2019-10-28 | 2021-11-02 | Sharp Kabushiki Kaisha | Display device |
| JP2021071512A (ja) * | 2019-10-29 | 2021-05-06 | 三菱電機株式会社 | 電気光学装置 |
| US11417257B2 (en) * | 2019-12-26 | 2022-08-16 | Lg Display Co., Ltd. | Display device |
| KR20210085642A (ko) | 2019-12-31 | 2021-07-08 | 엘지디스플레이 주식회사 | 표시장치 |
| CN111128063B (zh) * | 2020-01-20 | 2021-03-23 | 云谷（固安）科技有限公司 | 显示面板的测试电路、方法及显示面板 |
| WO2023188648A1 (ja) * | 2022-03-30 | 2023-10-05 | ローム株式会社 | 発光素子駆動装置 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06186586A (ja) * | 1992-12-21 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 液晶表示デバイス |
| JPH06250225A (ja) * | 1993-02-26 | 1994-09-09 | Canon Inc | 液晶表示装置及びその検査方法 |
| JPH09152629A (ja) * | 1995-09-26 | 1997-06-10 | Toshiba Corp | 液晶表示装置のアレイ基板 |
| JPH1097203A (ja) * | 1996-06-10 | 1998-04-14 | Toshiba Corp | 表示装置 |
| JPH10133214A (ja) * | 1996-10-29 | 1998-05-22 | Matsushita Electric Ind Co Ltd | 液晶表示パネル |
| JPH11338376A (ja) * | 1998-03-27 | 1999-12-10 | Sharp Corp | アクティブマトリクス型液晶表示パネル及びその検査方法 |
| JPH11352510A (ja) * | 1998-06-12 | 1999-12-24 | Toshiba Corp | 液晶表示装置およびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100576306C (zh) * | 1995-02-01 | 2009-12-30 | 精工爱普生株式会社 | 液晶显示装置 |
| TW331599B (en) * | 1995-09-26 | 1998-05-11 | Toshiba Co Ltd | Array substrate for LCD and method of making same |
| TW374852B (en) * | 1996-06-10 | 1999-11-21 | Toshiba Corp | Display device |
| JP4147594B2 (ja) * | 1997-01-29 | 2008-09-10 | セイコーエプソン株式会社 | アクティブマトリクス基板、液晶表示装置および電子機器 |
| JPH10260391A (ja) * | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | 検査回路を有する液晶表示装置 |
| JP4030178B2 (ja) * | 1997-06-25 | 2008-01-09 | 東芝松下ディスプレイテクノロジー株式会社 | アクティブマトリクス型表示装置 |
| JPH1173164A (ja) * | 1997-08-29 | 1999-03-16 | Sony Corp | 液晶表示装置の駆動回路 |
| JPH11327518A (ja) * | 1998-03-19 | 1999-11-26 | Sony Corp | 液晶表示装置 |
| JP4498489B2 (ja) * | 1999-03-19 | 2010-07-07 | シャープ株式会社 | 液晶表示装置とその製造方法 |
| TW582011B (en) * | 2000-01-06 | 2004-04-01 | Toshiba Corp | Array substrate and method of inspecting the same |
-
2001
- 2001-03-30 JP JP2001101176A patent/JP4562938B2/ja not_active Expired - Lifetime
- 2001-12-18 US US10/025,044 patent/US6853364B2/en not_active Expired - Lifetime
- 2001-12-25 TW TW090132228A patent/TW550411B/zh not_active IP Right Cessation
-
2002
- 2002-01-07 KR KR1020020000694A patent/KR100772617B1/ko active IP Right Grant
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06186586A (ja) * | 1992-12-21 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 液晶表示デバイス |
| JPH06250225A (ja) * | 1993-02-26 | 1994-09-09 | Canon Inc | 液晶表示装置及びその検査方法 |
| JPH09152629A (ja) * | 1995-09-26 | 1997-06-10 | Toshiba Corp | 液晶表示装置のアレイ基板 |
| JPH1097203A (ja) * | 1996-06-10 | 1998-04-14 | Toshiba Corp | 表示装置 |
| JPH10133214A (ja) * | 1996-10-29 | 1998-05-22 | Matsushita Electric Ind Co Ltd | 液晶表示パネル |
| JPH11338376A (ja) * | 1998-03-27 | 1999-12-10 | Sharp Corp | アクティブマトリクス型液晶表示パネル及びその検査方法 |
| JPH11352510A (ja) * | 1998-06-12 | 1999-12-24 | Toshiba Corp | 液晶表示装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10650715B2 (en) | 2018-01-05 | 2020-05-12 | Samsung Display Co., Ltd. | Short circuit detector and display device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002296620A (ja) | 2002-10-09 |
| KR20020077033A (ko) | 2002-10-11 |
| KR100772617B1 (ko) | 2007-11-02 |
| US6853364B2 (en) | 2005-02-08 |
| US20020140650A1 (en) | 2002-10-03 |
| TW550411B (en) | 2003-09-01 |
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