JPWO2004109374A1 - アレイ基板の検査方法およびアレイ基板の検査装置 - Google Patents
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Abstract
本発明は、液晶表示パネルの構成部品であるアレイ基板の検査方法・検査装置に関する。本発明のアレイ基板の検査方法・検査装置は、検査時間の短縮や設備の減縮を行うことができる。本発明の検査方法・検査装置では、アレイ基板をテスタチャンバ内に配置した状態で、走査線駆動回路と信号線駆動回路の少なくとも一方を含む駆動回路部に電気信号を供給し(S1)、この駆動回路部を流れた電気信号を検出することにより前記駆動回路部を検査する(S2)。電荷がチャージされた画素電極に対して電子ビームを照射し、画素電極から放出される2次電子の情報によって画素電極に関する検査を行う(S5)。
Description
この発明は、液晶表示パネルの構成部品であるアレイ基板を検査するアレイ基板の検査方法およびアレイ基板の検査装置に関する。
液晶表示パネルは、ノート型パーソナルコンピュータ(ノートPC)のディスプレイ部、携帯電話器のディスプレイ部、テレビジョン受像機のディスプレイ部など種々の個所に使用されている。液晶表示パネルは、複数の画素電極がマトリクス状に配置されるアレイ基板と、複数の画素電極に対向する対向電極を有した対向基板と、アレイ基板と対向基板との間に保持される液晶層と、を有する。
アレイ基板は、マトリクス状に配列される複数の画素電極、複数の画素電極の行に沿って配置される複数の走査線、複数の画素電極の列に沿って配列される複数の信号線、およびこれら走査線と信号線の交差位置近傍に配置される複数のスイッチング素子を有する。
アレイ基板のタイプとして、2つのタイプがある。即ち、スイッチング素子が、アモルファスシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板と、スイッチング素子が、ポリシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板とがある。ポリシリコンは、アモルファスシリコンより高いキャリア移動度を持つ。ここで、ポリシリコンタイプのアレイ基板では、画素電極用のスイッチング素子だけでなく、走査線駆動回路および信号線駆動回路をアレイ基板に組み込むことができる。
上記のアレイ基板は、その製造過程において欠陥品を検出するために、検査工程を通ることになる。検査方法および検査装置としては、特開平11−271177号公報、特開2000−3142号公報、U.S.P.5,268,638に開示された技術がある。
特開平11−271177号公報は、アモルファスタイプのLCD基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている。ここでは、LCD基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を検出することで、欠陥の状況を判断できる。特開2000−3142号公報に開示された技術では、電子ビームを画素電極に照射したとき、放出される2次電子は、薄膜トランジスタにかかっている電圧に比例することを利用している。U.S.P.5,268,638の技術でも、電子ビームを画素電極に照射したときに放出される2次電子を利用するものである。
アレイ基板は、マトリクス状に配列される複数の画素電極、複数の画素電極の行に沿って配置される複数の走査線、複数の画素電極の列に沿って配列される複数の信号線、およびこれら走査線と信号線の交差位置近傍に配置される複数のスイッチング素子を有する。
アレイ基板のタイプとして、2つのタイプがある。即ち、スイッチング素子が、アモルファスシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板と、スイッチング素子が、ポリシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板とがある。ポリシリコンは、アモルファスシリコンより高いキャリア移動度を持つ。ここで、ポリシリコンタイプのアレイ基板では、画素電極用のスイッチング素子だけでなく、走査線駆動回路および信号線駆動回路をアレイ基板に組み込むことができる。
上記のアレイ基板は、その製造過程において欠陥品を検出するために、検査工程を通ることになる。検査方法および検査装置としては、特開平11−271177号公報、特開2000−3142号公報、U.S.P.5,268,638に開示された技術がある。
特開平11−271177号公報は、アモルファスタイプのLCD基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている。ここでは、LCD基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を検出することで、欠陥の状況を判断できる。特開2000−3142号公報に開示された技術では、電子ビームを画素電極に照射したとき、放出される2次電子は、薄膜トランジスタにかかっている電圧に比例することを利用している。U.S.P.5,268,638の技術でも、電子ビームを画素電極に照射したときに放出される2次電子を利用するものである。
ところで液晶表示パネルの製品価格は、その製造設備のコスト、製造時間にも大きな影響を受ける。製造設備には、上記した検査方法および検査装置が必須であるが、検査装置の検査時間も製品価格に影響を与えることは無論である。
この発明は以上の点に鑑みなされたもので、その目的は、検査時間の短縮および設備の減縮が可能なアレイ基板の検査方法およびアレイ基板の検査装置を提供することにある。
上記課題を解決するため、本発明の態様に係るアレイ基板の検査方法は、基板と、前記基板上に形成された走査線と、前記走査線と交差して形成された信号線と、前記走査線と信号線との交差部近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、前記基板上に作り込まれ、前記走査線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部と、を備えたアレイ基板の検査方法において、前記アレイ基板をテスタチャンバ内に配置した状態で、前記駆動回路部に対し電気信号を供給し前記駆動回路部を流れた電気信号を検出することにより前記駆動回路部を検査し、電荷がチャージされた前記画素電極に対して電子ビームを照射し前記画素電極から放出される2次電子の情報によって前記画素電極に関して検査する。
また、本発明の他の態様に係るアレイ基板の検査装置は、検査対象となるアレイ基板が配置され得る検査チャンバと、前記アレイ基板に対し電子ビームを照射する電子ビーム照射手段と、前記アレイ基板から放出される2次電子を検出する電子検出手段と、前記アレイ基板に対し電気信号を供給する電気信号供給手段と、前記アレイ基板を流れた電気信号を検出する電気信号検出手段と、を備えている。
この発明は以上の点に鑑みなされたもので、その目的は、検査時間の短縮および設備の減縮が可能なアレイ基板の検査方法およびアレイ基板の検査装置を提供することにある。
上記課題を解決するため、本発明の態様に係るアレイ基板の検査方法は、基板と、前記基板上に形成された走査線と、前記走査線と交差して形成された信号線と、前記走査線と信号線との交差部近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、前記基板上に作り込まれ、前記走査線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部と、を備えたアレイ基板の検査方法において、前記アレイ基板をテスタチャンバ内に配置した状態で、前記駆動回路部に対し電気信号を供給し前記駆動回路部を流れた電気信号を検出することにより前記駆動回路部を検査し、電荷がチャージされた前記画素電極に対して電子ビームを照射し前記画素電極から放出される2次電子の情報によって前記画素電極に関して検査する。
また、本発明の他の態様に係るアレイ基板の検査装置は、検査対象となるアレイ基板が配置され得る検査チャンバと、前記アレイ基板に対し電子ビームを照射する電子ビーム照射手段と、前記アレイ基板から放出される2次電子を検出する電子検出手段と、前記アレイ基板に対し電気信号を供給する電気信号供給手段と、前記アレイ基板を流れた電気信号を検出する電気信号検出手段と、を備えている。
図1はアレイ基板の検査方法を説明するためのフローチャートである。
図2はアレイ基板を備えた液晶表示パネルの概略断面図である。
図3は図2に示した液晶表示パネルの一部を示す斜視図である。
図4はマザー基板を利用して構成されたアレイ基板の配列例を示す平面図である。
図5は図4に示したアレイ基板のアレイ基板メイン領域の概略平面図である。
図6は図5に示したアレイ基板の画素領域の一部を拡大して示す概略平面図である。
図7は図6に示したアレイ基板を備えた液晶表示パネルの概略断面図である。
図8は電気的テスタおよび電子ビームテスタを含むアレイ基板の検査装置の概略構成図である。
図9は検査対象となるアレイ基板の端部の例を示す平面図である。
図10はアレイ基板のアレイ基板メイン領域の変形例を示す概略平面図である。
図2はアレイ基板を備えた液晶表示パネルの概略断面図である。
図3は図2に示した液晶表示パネルの一部を示す斜視図である。
図4はマザー基板を利用して構成されたアレイ基板の配列例を示す平面図である。
図5は図4に示したアレイ基板のアレイ基板メイン領域の概略平面図である。
図6は図5に示したアレイ基板の画素領域の一部を拡大して示す概略平面図である。
図7は図6に示したアレイ基板を備えた液晶表示パネルの概略断面図である。
図8は電気的テスタおよび電子ビームテスタを含むアレイ基板の検査装置の概略構成図である。
図9は検査対象となるアレイ基板の端部の例を示す平面図である。
図10はアレイ基板のアレイ基板メイン領域の変形例を示す概略平面図である。
以下、図面を参照しながらこの発明の実施の形態に係るアレイ基板の検査方法およびアレイ基板の検査装置について詳細に説明する。始めに、ポリシリコンタイプのアレイ基板を備えた液晶表示パネルについて説明する。本実施の形態において、ポリシリコンタイプのアレイ基板を、アレイ基板101として説明する。
図2および図3に示すように、液晶表示パネルは、アレイ基板101と、このアレイ基板に所定の隙間を保持して対向配置された対向基板102と、これら両基板に狭持された液晶層103とを備えている。アレイ基板101および対向基板102は、スペーサとして柱状スペーサ127により所定の隙間を保持している。アレイ基板101および対向基板102の周縁部同士はシール材160で接合され、シール材の一部に形成された液晶注入口161は封止材162で封止されている。
次に、図4を参照して、アレイ基板101について詳述する。図4には、アレイ基板より大きな寸法の基板としてのマザー基板100を示し、このマザー基板を利用して4つのアレイ基板101が構成された例を示している。このように、アレイ基板101を形成する際、一般に、マザー基板100を用いて形成されている。
次に、図4に示した1つのアレイ基板101を代表してその構成を説明する。アレイ基板101は、アレイ基板メイン領域101aおよびアレイ基板サブ領域101bを有するが、ここではアレイ基板メイン領域101aについて詳しく説明する。なお、アレイ基板サブ領域101bについては、後で詳しく説明する。
図5に示すように、アレイ基板101上の画素領域30には、複数の画素電極Pがマトリクス状に配置されている。アレイ基板101は、画素電極Pに加えて、これら画素電極Pの行に沿って配置された複数の走査線Y、これら画素電極Pの列に沿って配置された複数の信号線Xを備えている。アレイ基板101は、走査線Yおよび信号線Xの交差部近傍に配置されたスイッチング素子としての薄膜トランジスタ(以下、TFTと称する)SWを有している。アレイ基板101は、駆動回路部として、複数の走査線Yを駆動する走査線駆動回路40を有している。
各TFTSWは、走査線Yを介して駆動された時に信号線Xの信号電圧を画素電極Pに印加する。走査線駆動回路40はアレイ基板101上に作り込まれ、画素領域30の外側領域に配置されている。また、走査線駆動回路40は、TFTSWと同様にポリシリコンの半導体膜を有したTFTを用いて構成されている。
更に、アレイ基板101は、アレイ基板メイン領域101aのエッジラインの一側に沿って並ぶとともに、走査線駆動回路40および信号線Xに接続される複数の端子からなるパッド群PDpを備えている。パッド群PDpは、それぞれ異なる信号を入力するために用いられる他、検査用の信号を入出力するために用いられる。アレイ基板101は、マザー基板100を、例えばアレイ基板のエッジe(図4)に沿って切断することにより互いに分離され切出される。
次に、図6および図7を参照して、液晶表示パネルの画素領域30の一部をとり出して更に説明する。図6はアレイ基板の画素領域30を拡大して示す平面図、図7は液晶表示パネルの画素領域を拡大して示す断面図である。アレイ基板101はガラス基板等の透明な絶縁基板としての基板111を有している。基板111上には、複数の信号線Xおよび複数の走査線Yがマトリクス状に配置され、信号線と走査線との各交差部近傍にTFTSW(図6の円171で囲む部分参照)が設けられている。
TFTSWは、ポリシリコンで形成されソース/ドレイン領域112a、112bを有した半導体膜112と、走査線Yの一部を延在したゲート電極115bと、を有している。
また、基板111上には、補助容量素子131を形成するストライプ状の補助容量線116が複数形成され、走査線Yと平行に延びている。この部分に画素電極Pが形成されている(図6の円172で囲む部分と図7参照)。
詳細に述べると、基板111上には、半導体膜112と、補助容量下部電極113と、が形成され、これら半導体膜および補助容量下部電極を含む基板上にゲート絶縁膜114が成膜されている。ここで、補助容量下部電極113は、半導体膜112と同様ポリシリコンで形成されている。ゲート絶縁膜114上に、走査線Y、ゲート電極115b、および補助容量線116が配設されている。補助容量線116および補助容量下部電極113はゲート絶縁膜114を介して対向配置されている。走査線Y、ゲート電極115b、および補助容量線116を含むゲート絶縁膜114上には層間絶縁膜117が成膜されている。
層間絶縁膜117上には、コンタクト電極121および信号線Xが形成されている。コンタクト電極121は、それぞれコンタクトホールを介して半導体膜112のソース/ドレイン領域112aおよび画素電極Pにそれぞれ接続されている。コンタクト電極121は補助容量下部電極113に接続されている。信号線Xはコンタクトホールを介して半導体膜112のソース/ドレイン領域112bと接続されている。
コンタクト電極121、信号線X、および層間絶縁膜117に重ねて保護絶縁膜122が形成されている。保護絶縁膜122上には、それぞれストライプ状の緑色の着色層124G、赤色の着色層124R、および青色の着色層124Bが隣接し交互に並んで配設されている。着色層124G、124R、124Bはカラーフィルタを構成している。
着色層124G、124R、124B上には、ITO(インジウム・すず酸化物)等の透明な導電膜により画素電極Pがそれぞれ形成されている。各画素電極Pは、着色層および保護絶縁膜122に形成されたコンタクトホール125を介してコンタクト電極121に接続されている。画素電極Pの周縁部は、補助容量線116および信号線Xに重なっている。ここで、画素電極Pに接続された補助容量素子131は、電荷を蓄積する補助容量として機能する。
着色層124R、124G上には、柱状スペーサ127(図6参照)が形成されている。全てを図示しないが、柱状スペーサ127は各着色層上に所望の密度で複数本形成されている。着色層124G、124R、124Bおよび画素電極P上には、配向膜128が形成されている。
対向基板102は、透明な絶縁基板として基板151を有している。この基板151上には、ITO等の透明材料で形成された対向電極152および配向膜153が順次形成されている。
図8を参照して、電子ビームテスタ(以下、EBテスタと称する)および電気的テスタを用いたアレイ基板101の検査方法およびアレイ基板の検査装置について説明する。この検査は、基板上に画素電極Pを形成した後に行なわれる。
まず、アレイ基板101の検査に用いる検査装置の構成を説明する。この検査装置には、電気的テスタとEBテスタとが一体化して設けられている。検査チャンバとしての真空チャンバ310には、電子ビーム走査器300が設けられている。電子ビーム走査器300はアレイ基板に対し電子ビームを照射する電子ビーム照射手段として機能する。真空チャンバ310内には、検査対象となるアレイ基板101を収容することができ、また取り出すこともできる。さらに真空チャンバ310には、電子検出器350が設けられている。電子検出器350はアレイ基板から放出される2次電子を検出する電子検出手段として機能する。真空チャンバ310内には、プローブユニット340が配置され、プローブユニット340は、その複数のプローブをアレイ基板101の対応するパッドに接触させることができる。このコントロールは、図示しないがロボットにより精度良く行なわれる。
真空チャンバ310の側壁には、封止コネクタ311が設けられている。この封止コネクタ311は、真空チャンバ310内部を気密状態に維持しながら、内部のプローブユニット340、電子検出器350などを外部の各対応するユニットに接続するためのものである。真空チャンバ310の外側には制御装置320が配置されている。制御装置320は、信号源部321、駆動回路制御部322、信号解析部323、これらを制御する制御部324、および入出力部325を有している。信号源部321はアレイ基板に対し電気信号を供給する電気信号供給手段として機能する。信号解析部323はアレイ基板を流れた電気信号を検出する電気信号検出手段として機能する。
制御部324は、駆動回路制御部322を制御し、プローブユニット340を介してアレイ基板101上の走査線駆動回路40の検査を行うことができる。走査線駆動回路40をテストする検出情報が駆動回路制御部322から制御部324に取り込まれ、入出力部325を介して外部の例えば表示装置に出力される。駆動回路制御部322は、アレイ基板101上の走査線駆動回路40を介して、アレイ基板101上の素子を駆動することができる。このとき、信号源部321からの信号はアレイ基板上の信号線Xに与えられ、各画素部200の補助容量に対する電荷チャージを実現することもできる。
制御部324は、電子ビーム走査器300を制御し、アレイ基板101の画素部200を走査させることができる。このとき画素部200から放出される2次電子は、電子検出器350によって検出され、その検出情報は、信号解析部323に送られる。信号解析部323は、電子検出器350からの検出情報を解析し、また制御部324からの位置情報(検出した画素部のアドレス)を参照し、画素部200の状態を判断する。
上記の検査装置がアレイ基板101を検査する場合、まず、真空チャンバ310内にアレイ基板101が配置される。プローブユニット340のプローブは、後述する接続パッド群CPDpに接続される。信号源部321から出力される電気信号としての駆動信号はプローブユニット340を介して接続パッド群CPDpに供給される。これにより、接続パッド群CPDpに接続された走査線駆動回路40および信号線Xに駆動信号が供給される。走査線駆動回路40を流れた駆動信号を検出および解析することにより走査線駆動回路40に対して電気的な検査を行う。さらに、走査線駆動回路40および信号線Xに駆動信号を供給して、画素電極Pに電荷をチャージする。そして電荷がチャージされた画素電極Pに対し電子ビーム走査器300から電子ビームを照射し、画素電極Pから放出される2次電子を検出および解析することによりこの画素電極Pが正常に電荷を保持しているか否かの検査を行う。このため、駆動回路部としての走査線駆動回路40の検査と、画素電極Pに関する検査とは、独立した時間に行われる。この検査は画素電極P自体の不良だけではなく、画素電極Pに接続されているTFTSWの不良、画素電極Pを含む補助容量素子131の不良等々、画素電極に関する素子の検査を意味する。
また、駆動回路部としての走査線駆動回路40の電気的検査と画素電極Pへの電荷のチャージを同時に行ってもよい。すなわち、走査線駆動回路40を検査する際は、画素電極Pに電荷をチャージするための電気信号を利用して行われる。
図1には、上記したアレイ基板101を検査するときのプロセスを概略的に示している。真空チャンバ310内で走査線駆動回路40に駆動信号が入力される(ステップS1)。電気的テスタにより走査線駆動回路40が検査される(ステップS2)。検査項目としては、走査線駆動回路40にスタートパルスを供給し、シリアルアウトが正常かどうかで走査線駆動回路40の動作が正常かどうかが判断される検査などがある(ステップS3)。この時点で不良が発見された場合は、リペアまたは破棄されることになる。
次に、走査線駆動回路40の動作が正常と判断されると、各画素部200のテストが開始される。まず、各画素部200の補助容量素子131に対して電荷がチャージされる(ステップS4)。これは電気的テスタにより信号源部321からの駆動信号が供給されることで得られる。また、電子ビーム走査器300が駆動される。これにより電子検出器350からの検出情報が信号解析部323に送られ、各画素部200の検査が実行される(ステップS5)。放出された2次電子を測定し、各画素部200の電圧が正常であるかどうか判断する(ステップS6)。不備のアレイ基板が検出された場合は、リペアまたは破棄されることになる。
図9には、検査対象となるアレイ基板101の端部の例を示している。アレイ基板101はアレイ基板メイン領域101aと、このアレイ基板メイン領域101aの外側であるアレイ基板サブ領域101bとを有している。なお、アレイ基板サブ領域101bは、検査後、切り取り線e2に沿って例えばスクライブラインを引くことにより切り取られる。
アレイ基板メイン領域101aのパッド群PDpは、配線を介して図5に示した走査線駆動回路40および信号線Xにそれぞれ接続されている。この領域に配置されたパッド群PDpを構成する端子の種類を分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。
ロジック端子は、端子CLKおよび端子STを有している。これら端子CLK、および端子STに入力される信号は、クロック信号、およびスタートパルス信号である。クロック信号およびスタートパルス信号は、走査線駆動回路40に入力する信号である。
検査端子は、シリアルアウト端子s/oである。このシリアルアウト端子s/oから出力される信号は、スタートパルスに応答する走査線駆動回路40のシフトレジスタ(s/r)から出力されるシリアル出力である。
電源端子としては、例えば端子VDD、および端子VSS等、複数の種類の端子がある。端子VDDおよび端子VSSに入力される信号は、ハイレベル用の電源およびロウレベル用の電源である。信号入力端子としては、端子VIDEOである。端子VIDEOに入力される信号は、例えば映像信号である。ここで、端子VIDEOは、数百から数千の端子であり、パッド群PDpの大きな割合を占めている。
一方、アレイ基板サブ領域101bのエッジには接続パッド群CPDpが設けられている。この接続パッド群CPDpは、配線を介してアレイ基板メイン領域101a側のパッド群PDpと接続されている。図9は、パッド群PDpと接続パッド群CPDpとの関係の概略を示したものである。簡単のため、走査線駆動回路40への入力パッドと映像信号が入力される走査線Xへの入力パッドを示している。
接続パッド群CPDpの端子は、クロック用の従属端子dCLK、ハイレベル用の従属端子dVDD、ロウレベル用の従属端子dVSS、および映像信号用の共通端子cVIDEO等である。これらの従属端子dCLK、従属端子dVDD、従属端子dVSS、および共通端子cVIDEO等は、アレイ基板サブ領域101bのエッジeに配列されており、対応するアレイ基板メイン領域101aのパッド群PDpに配線を介して接続されている。
複数の端子VIDEOは1つの共通端子cVIDEOに接続される構成としたが、少数の共通端子に接続される構成であれば良い。これにより、アレイ基板サブ領域101bに設けられた接続パッド群CPDpのパッド数は、アレイ基板メイン領域101aに設けられたパッド群PDpのパッド数に比べて格段と低減される。
以上のように構成されたアレイ基板101に対し、まず走査線駆動回路40の電気的な検査について説明する。走査線駆動回路40に接続された従属端子dCLKからクロック信号が、従属端子dSTからスタートパルスがそれぞれ走査線駆動回路40に入力されると、走査線駆動回路40を構成するシフトレジスタが駆動し、シフトレジスタからの出力が従属端子ds/oに出力される。この従属端子ds/oからの出力を解析することによって走査線駆動回路40が正常か否かを判別する。
次に、画素部200に対する電子ビームによる検査を行うために、画素電極Pに電荷をチャージする。走査線駆動回路40にクロック信号、スタートパルスを上記のように入力する他、ハイレベル用の電源およびロウレベル用の電源も入力し、通常表示時と同様に走査線駆動回路40を動作させる。さらに信号線Xに端子VIDEOから映像信号を入力することにより、画素電極Pに電荷をチャージする。その状態で前述したように電子ビームによる検査を行う。
以上のように構成された、アレイ基板の検査方法およびアレイ基板の検査装置によれば、走査線駆動回路40が作り込まれたアレイ基板101に対し、走査線駆動回路40の電気的検査と画素部200の電子ビームによる検査とを同一チャンバ内で行うため、検査時間の短縮および設備の減縮を行うことが可能となる。
なお、この発明は、上述した実施の形態に限定されることなく、この発明の範囲内で種々変形可能である。例えば、図10に示すように、アレイ基板101上の画素領域30の外側領域に、駆動回路部として、走査線駆動回路40および複数の信号線を駆動する信号線駆動回路50を作り込んでも良い。信号線駆動回路50は、TFTSWと同様にポリシリコンの半導体膜を有したTFTを用いて構成されている。
信号線駆動回路50はパッド群PDpを介して接続パッド群CPDpに接続されている。接続パッド群CPDpは信号線駆動回路50に接続されるロジック端子や検査端子等を含んでいる。映像信号、クロック信号、およびスタートパルス信号がそれぞれ信号線駆動回路50に入力されると、信号線駆動回路50を構成するシフトレジスタが駆動し、シフトレジスタから出力される。この出力を解析することによって信号線駆動回路50が正常か否かを判別する。
上記したことから、制御部324は、駆動回路制御部322を制御し、プローブユニット340を介してアレイ基板101上の走査線駆動回路40および信号線駆動回路50の検査を行うことができる。走査線駆動回路40および信号線駆動回路50を流れた駆動信号を検出および解析することにより、走査線駆動回路40および信号線駆動回路50を電気的に検査することができる。
走査線駆動回路40および信号線駆動回路50に駆動信号を供給することにより、画素電極Pに電荷をチャージすることができ、上記したように電子ビームによる検査を行うことができる。
検査対象となるアレイ基板101は、基板上に作り込まれ、走査線Yに駆動信号を供給する走査線駆動回路40および信号線Xに駆動信号を供給する信号線駆動回路50の少なくとも一方の駆動回路を含む駆動回路部を有していれば良い。走査線駆動回路40および信号線駆動回路50を構成するTFTはポリシリコンを用いたものでなくても良い。
図2および図3に示すように、液晶表示パネルは、アレイ基板101と、このアレイ基板に所定の隙間を保持して対向配置された対向基板102と、これら両基板に狭持された液晶層103とを備えている。アレイ基板101および対向基板102は、スペーサとして柱状スペーサ127により所定の隙間を保持している。アレイ基板101および対向基板102の周縁部同士はシール材160で接合され、シール材の一部に形成された液晶注入口161は封止材162で封止されている。
次に、図4を参照して、アレイ基板101について詳述する。図4には、アレイ基板より大きな寸法の基板としてのマザー基板100を示し、このマザー基板を利用して4つのアレイ基板101が構成された例を示している。このように、アレイ基板101を形成する際、一般に、マザー基板100を用いて形成されている。
次に、図4に示した1つのアレイ基板101を代表してその構成を説明する。アレイ基板101は、アレイ基板メイン領域101aおよびアレイ基板サブ領域101bを有するが、ここではアレイ基板メイン領域101aについて詳しく説明する。なお、アレイ基板サブ領域101bについては、後で詳しく説明する。
図5に示すように、アレイ基板101上の画素領域30には、複数の画素電極Pがマトリクス状に配置されている。アレイ基板101は、画素電極Pに加えて、これら画素電極Pの行に沿って配置された複数の走査線Y、これら画素電極Pの列に沿って配置された複数の信号線Xを備えている。アレイ基板101は、走査線Yおよび信号線Xの交差部近傍に配置されたスイッチング素子としての薄膜トランジスタ(以下、TFTと称する)SWを有している。アレイ基板101は、駆動回路部として、複数の走査線Yを駆動する走査線駆動回路40を有している。
各TFTSWは、走査線Yを介して駆動された時に信号線Xの信号電圧を画素電極Pに印加する。走査線駆動回路40はアレイ基板101上に作り込まれ、画素領域30の外側領域に配置されている。また、走査線駆動回路40は、TFTSWと同様にポリシリコンの半導体膜を有したTFTを用いて構成されている。
更に、アレイ基板101は、アレイ基板メイン領域101aのエッジラインの一側に沿って並ぶとともに、走査線駆動回路40および信号線Xに接続される複数の端子からなるパッド群PDpを備えている。パッド群PDpは、それぞれ異なる信号を入力するために用いられる他、検査用の信号を入出力するために用いられる。アレイ基板101は、マザー基板100を、例えばアレイ基板のエッジe(図4)に沿って切断することにより互いに分離され切出される。
次に、図6および図7を参照して、液晶表示パネルの画素領域30の一部をとり出して更に説明する。図6はアレイ基板の画素領域30を拡大して示す平面図、図7は液晶表示パネルの画素領域を拡大して示す断面図である。アレイ基板101はガラス基板等の透明な絶縁基板としての基板111を有している。基板111上には、複数の信号線Xおよび複数の走査線Yがマトリクス状に配置され、信号線と走査線との各交差部近傍にTFTSW(図6の円171で囲む部分参照)が設けられている。
TFTSWは、ポリシリコンで形成されソース/ドレイン領域112a、112bを有した半導体膜112と、走査線Yの一部を延在したゲート電極115bと、を有している。
また、基板111上には、補助容量素子131を形成するストライプ状の補助容量線116が複数形成され、走査線Yと平行に延びている。この部分に画素電極Pが形成されている(図6の円172で囲む部分と図7参照)。
詳細に述べると、基板111上には、半導体膜112と、補助容量下部電極113と、が形成され、これら半導体膜および補助容量下部電極を含む基板上にゲート絶縁膜114が成膜されている。ここで、補助容量下部電極113は、半導体膜112と同様ポリシリコンで形成されている。ゲート絶縁膜114上に、走査線Y、ゲート電極115b、および補助容量線116が配設されている。補助容量線116および補助容量下部電極113はゲート絶縁膜114を介して対向配置されている。走査線Y、ゲート電極115b、および補助容量線116を含むゲート絶縁膜114上には層間絶縁膜117が成膜されている。
層間絶縁膜117上には、コンタクト電極121および信号線Xが形成されている。コンタクト電極121は、それぞれコンタクトホールを介して半導体膜112のソース/ドレイン領域112aおよび画素電極Pにそれぞれ接続されている。コンタクト電極121は補助容量下部電極113に接続されている。信号線Xはコンタクトホールを介して半導体膜112のソース/ドレイン領域112bと接続されている。
コンタクト電極121、信号線X、および層間絶縁膜117に重ねて保護絶縁膜122が形成されている。保護絶縁膜122上には、それぞれストライプ状の緑色の着色層124G、赤色の着色層124R、および青色の着色層124Bが隣接し交互に並んで配設されている。着色層124G、124R、124Bはカラーフィルタを構成している。
着色層124G、124R、124B上には、ITO(インジウム・すず酸化物)等の透明な導電膜により画素電極Pがそれぞれ形成されている。各画素電極Pは、着色層および保護絶縁膜122に形成されたコンタクトホール125を介してコンタクト電極121に接続されている。画素電極Pの周縁部は、補助容量線116および信号線Xに重なっている。ここで、画素電極Pに接続された補助容量素子131は、電荷を蓄積する補助容量として機能する。
着色層124R、124G上には、柱状スペーサ127(図6参照)が形成されている。全てを図示しないが、柱状スペーサ127は各着色層上に所望の密度で複数本形成されている。着色層124G、124R、124Bおよび画素電極P上には、配向膜128が形成されている。
対向基板102は、透明な絶縁基板として基板151を有している。この基板151上には、ITO等の透明材料で形成された対向電極152および配向膜153が順次形成されている。
図8を参照して、電子ビームテスタ(以下、EBテスタと称する)および電気的テスタを用いたアレイ基板101の検査方法およびアレイ基板の検査装置について説明する。この検査は、基板上に画素電極Pを形成した後に行なわれる。
まず、アレイ基板101の検査に用いる検査装置の構成を説明する。この検査装置には、電気的テスタとEBテスタとが一体化して設けられている。検査チャンバとしての真空チャンバ310には、電子ビーム走査器300が設けられている。電子ビーム走査器300はアレイ基板に対し電子ビームを照射する電子ビーム照射手段として機能する。真空チャンバ310内には、検査対象となるアレイ基板101を収容することができ、また取り出すこともできる。さらに真空チャンバ310には、電子検出器350が設けられている。電子検出器350はアレイ基板から放出される2次電子を検出する電子検出手段として機能する。真空チャンバ310内には、プローブユニット340が配置され、プローブユニット340は、その複数のプローブをアレイ基板101の対応するパッドに接触させることができる。このコントロールは、図示しないがロボットにより精度良く行なわれる。
真空チャンバ310の側壁には、封止コネクタ311が設けられている。この封止コネクタ311は、真空チャンバ310内部を気密状態に維持しながら、内部のプローブユニット340、電子検出器350などを外部の各対応するユニットに接続するためのものである。真空チャンバ310の外側には制御装置320が配置されている。制御装置320は、信号源部321、駆動回路制御部322、信号解析部323、これらを制御する制御部324、および入出力部325を有している。信号源部321はアレイ基板に対し電気信号を供給する電気信号供給手段として機能する。信号解析部323はアレイ基板を流れた電気信号を検出する電気信号検出手段として機能する。
制御部324は、駆動回路制御部322を制御し、プローブユニット340を介してアレイ基板101上の走査線駆動回路40の検査を行うことができる。走査線駆動回路40をテストする検出情報が駆動回路制御部322から制御部324に取り込まれ、入出力部325を介して外部の例えば表示装置に出力される。駆動回路制御部322は、アレイ基板101上の走査線駆動回路40を介して、アレイ基板101上の素子を駆動することができる。このとき、信号源部321からの信号はアレイ基板上の信号線Xに与えられ、各画素部200の補助容量に対する電荷チャージを実現することもできる。
制御部324は、電子ビーム走査器300を制御し、アレイ基板101の画素部200を走査させることができる。このとき画素部200から放出される2次電子は、電子検出器350によって検出され、その検出情報は、信号解析部323に送られる。信号解析部323は、電子検出器350からの検出情報を解析し、また制御部324からの位置情報(検出した画素部のアドレス)を参照し、画素部200の状態を判断する。
上記の検査装置がアレイ基板101を検査する場合、まず、真空チャンバ310内にアレイ基板101が配置される。プローブユニット340のプローブは、後述する接続パッド群CPDpに接続される。信号源部321から出力される電気信号としての駆動信号はプローブユニット340を介して接続パッド群CPDpに供給される。これにより、接続パッド群CPDpに接続された走査線駆動回路40および信号線Xに駆動信号が供給される。走査線駆動回路40を流れた駆動信号を検出および解析することにより走査線駆動回路40に対して電気的な検査を行う。さらに、走査線駆動回路40および信号線Xに駆動信号を供給して、画素電極Pに電荷をチャージする。そして電荷がチャージされた画素電極Pに対し電子ビーム走査器300から電子ビームを照射し、画素電極Pから放出される2次電子を検出および解析することによりこの画素電極Pが正常に電荷を保持しているか否かの検査を行う。このため、駆動回路部としての走査線駆動回路40の検査と、画素電極Pに関する検査とは、独立した時間に行われる。この検査は画素電極P自体の不良だけではなく、画素電極Pに接続されているTFTSWの不良、画素電極Pを含む補助容量素子131の不良等々、画素電極に関する素子の検査を意味する。
また、駆動回路部としての走査線駆動回路40の電気的検査と画素電極Pへの電荷のチャージを同時に行ってもよい。すなわち、走査線駆動回路40を検査する際は、画素電極Pに電荷をチャージするための電気信号を利用して行われる。
図1には、上記したアレイ基板101を検査するときのプロセスを概略的に示している。真空チャンバ310内で走査線駆動回路40に駆動信号が入力される(ステップS1)。電気的テスタにより走査線駆動回路40が検査される(ステップS2)。検査項目としては、走査線駆動回路40にスタートパルスを供給し、シリアルアウトが正常かどうかで走査線駆動回路40の動作が正常かどうかが判断される検査などがある(ステップS3)。この時点で不良が発見された場合は、リペアまたは破棄されることになる。
次に、走査線駆動回路40の動作が正常と判断されると、各画素部200のテストが開始される。まず、各画素部200の補助容量素子131に対して電荷がチャージされる(ステップS4)。これは電気的テスタにより信号源部321からの駆動信号が供給されることで得られる。また、電子ビーム走査器300が駆動される。これにより電子検出器350からの検出情報が信号解析部323に送られ、各画素部200の検査が実行される(ステップS5)。放出された2次電子を測定し、各画素部200の電圧が正常であるかどうか判断する(ステップS6)。不備のアレイ基板が検出された場合は、リペアまたは破棄されることになる。
図9には、検査対象となるアレイ基板101の端部の例を示している。アレイ基板101はアレイ基板メイン領域101aと、このアレイ基板メイン領域101aの外側であるアレイ基板サブ領域101bとを有している。なお、アレイ基板サブ領域101bは、検査後、切り取り線e2に沿って例えばスクライブラインを引くことにより切り取られる。
アレイ基板メイン領域101aのパッド群PDpは、配線を介して図5に示した走査線駆動回路40および信号線Xにそれぞれ接続されている。この領域に配置されたパッド群PDpを構成する端子の種類を分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。
ロジック端子は、端子CLKおよび端子STを有している。これら端子CLK、および端子STに入力される信号は、クロック信号、およびスタートパルス信号である。クロック信号およびスタートパルス信号は、走査線駆動回路40に入力する信号である。
検査端子は、シリアルアウト端子s/oである。このシリアルアウト端子s/oから出力される信号は、スタートパルスに応答する走査線駆動回路40のシフトレジスタ(s/r)から出力されるシリアル出力である。
電源端子としては、例えば端子VDD、および端子VSS等、複数の種類の端子がある。端子VDDおよび端子VSSに入力される信号は、ハイレベル用の電源およびロウレベル用の電源である。信号入力端子としては、端子VIDEOである。端子VIDEOに入力される信号は、例えば映像信号である。ここで、端子VIDEOは、数百から数千の端子であり、パッド群PDpの大きな割合を占めている。
一方、アレイ基板サブ領域101bのエッジには接続パッド群CPDpが設けられている。この接続パッド群CPDpは、配線を介してアレイ基板メイン領域101a側のパッド群PDpと接続されている。図9は、パッド群PDpと接続パッド群CPDpとの関係の概略を示したものである。簡単のため、走査線駆動回路40への入力パッドと映像信号が入力される走査線Xへの入力パッドを示している。
接続パッド群CPDpの端子は、クロック用の従属端子dCLK、ハイレベル用の従属端子dVDD、ロウレベル用の従属端子dVSS、および映像信号用の共通端子cVIDEO等である。これらの従属端子dCLK、従属端子dVDD、従属端子dVSS、および共通端子cVIDEO等は、アレイ基板サブ領域101bのエッジeに配列されており、対応するアレイ基板メイン領域101aのパッド群PDpに配線を介して接続されている。
複数の端子VIDEOは1つの共通端子cVIDEOに接続される構成としたが、少数の共通端子に接続される構成であれば良い。これにより、アレイ基板サブ領域101bに設けられた接続パッド群CPDpのパッド数は、アレイ基板メイン領域101aに設けられたパッド群PDpのパッド数に比べて格段と低減される。
以上のように構成されたアレイ基板101に対し、まず走査線駆動回路40の電気的な検査について説明する。走査線駆動回路40に接続された従属端子dCLKからクロック信号が、従属端子dSTからスタートパルスがそれぞれ走査線駆動回路40に入力されると、走査線駆動回路40を構成するシフトレジスタが駆動し、シフトレジスタからの出力が従属端子ds/oに出力される。この従属端子ds/oからの出力を解析することによって走査線駆動回路40が正常か否かを判別する。
次に、画素部200に対する電子ビームによる検査を行うために、画素電極Pに電荷をチャージする。走査線駆動回路40にクロック信号、スタートパルスを上記のように入力する他、ハイレベル用の電源およびロウレベル用の電源も入力し、通常表示時と同様に走査線駆動回路40を動作させる。さらに信号線Xに端子VIDEOから映像信号を入力することにより、画素電極Pに電荷をチャージする。その状態で前述したように電子ビームによる検査を行う。
以上のように構成された、アレイ基板の検査方法およびアレイ基板の検査装置によれば、走査線駆動回路40が作り込まれたアレイ基板101に対し、走査線駆動回路40の電気的検査と画素部200の電子ビームによる検査とを同一チャンバ内で行うため、検査時間の短縮および設備の減縮を行うことが可能となる。
なお、この発明は、上述した実施の形態に限定されることなく、この発明の範囲内で種々変形可能である。例えば、図10に示すように、アレイ基板101上の画素領域30の外側領域に、駆動回路部として、走査線駆動回路40および複数の信号線を駆動する信号線駆動回路50を作り込んでも良い。信号線駆動回路50は、TFTSWと同様にポリシリコンの半導体膜を有したTFTを用いて構成されている。
信号線駆動回路50はパッド群PDpを介して接続パッド群CPDpに接続されている。接続パッド群CPDpは信号線駆動回路50に接続されるロジック端子や検査端子等を含んでいる。映像信号、クロック信号、およびスタートパルス信号がそれぞれ信号線駆動回路50に入力されると、信号線駆動回路50を構成するシフトレジスタが駆動し、シフトレジスタから出力される。この出力を解析することによって信号線駆動回路50が正常か否かを判別する。
上記したことから、制御部324は、駆動回路制御部322を制御し、プローブユニット340を介してアレイ基板101上の走査線駆動回路40および信号線駆動回路50の検査を行うことができる。走査線駆動回路40および信号線駆動回路50を流れた駆動信号を検出および解析することにより、走査線駆動回路40および信号線駆動回路50を電気的に検査することができる。
走査線駆動回路40および信号線駆動回路50に駆動信号を供給することにより、画素電極Pに電荷をチャージすることができ、上記したように電子ビームによる検査を行うことができる。
検査対象となるアレイ基板101は、基板上に作り込まれ、走査線Yに駆動信号を供給する走査線駆動回路40および信号線Xに駆動信号を供給する信号線駆動回路50の少なくとも一方の駆動回路を含む駆動回路部を有していれば良い。走査線駆動回路40および信号線駆動回路50を構成するTFTはポリシリコンを用いたものでなくても良い。
この発明によれば、検査時間の短縮および設備の減縮を行うことが可能なアレイ基板の検査方法およびアレイ基板の検査装置を提供することができる。
Claims (5)
- 基板と、前記基板上に形成された走査線と、前記走査線と交差して形成された信号線と、前記走査線と信号線との交差部近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、前記基板上に作り込まれ、前記走査線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部と、を備えたアレイ基板の検査方法において、
前記アレイ基板をテスタチャンバ内に配置した状態で、前記駆動回路部に対し電気信号を供給し前記駆動回路部を流れた電気信号を検出することにより前記駆動回路部を検査し、
電荷がチャージされた前記画素電極に対して電子ビームを照射し前記画素電極から放出される2次電子の情報によって前記画素電極に関して検査するアレイ基板の検査方法。 - 前記駆動回路部の検査と、前記画素電極に関する検査とは、独立した時間に行う請求項1に記載のアレイ基板の検査方法。
- 前記駆動回路部を検査する際は、前記画素電極に電荷をチャージするための電気信号を利用して行う請求項1に記載のアレイ基板の検査方法。
- 前記スイッチング素子および前記駆動回路部は、ポリシリコンを用いたトランジスタを含んで構成される請求項1に記載のアレイ基板の検査方法。
- 検査対象となるアレイ基板が配置され得る検査チャンバと、
前記アレイ基板に対し電子ビームを照射する電子ビーム照射手段と、
前記アレイ基板から放出される2次電子を検出する電子検出手段と、
前記アレイ基板に対し電気信号を供給する電気信号供給手段と、
前記アレイ基板を流れた電気信号を検出する電気信号検出手段と、
を備えたアレイ基板の検査装置。
Applications Claiming Priority (3)
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