JPH1097203A - 表示装置 - Google Patents
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- JPH1097203A JPH1097203A JP9147529A JP14752997A JPH1097203A JP H1097203 A JPH1097203 A JP H1097203A JP 9147529 A JP9147529 A JP 9147529A JP 14752997 A JP14752997 A JP 14752997A JP H1097203 A JPH1097203 A JP H1097203A
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Abstract
応すべく、走査線、信号線の断線、短絡の検査あるいは
これらの配線の駆動回路出力の検査を、プローブ等を使
用せずに容易に実現する。 【解決手段】表示装置は、互いに交差して配置される走
査線G1、G2、G3、G4及び信号線D1、D2、D
3、D4を含む。各々の走査線の一端は、キャパシタC
q1、Cq2、Cq3、Cq4を介してTFTTq1、
TFTTq2、TFTTq3、TFTTq4のゲートに
接続される。TFTTq1〜Tq4のソースは共通に端
子SEN1に接続される。走査線に印加される信号がT
FTTq1〜Tq4のゲートに入力されると、SEN1
から検出される電流または電圧値が変化する。この変化
量を測定することにより、走査線の電気的な異常の有無
が判定される。
Description
代表されるマトリクス型表示装置に係り、特に走査線、
信号線あるいはこれら配線の駆動回路出力の検査手段に
関する。
線、信号線あるいはこれら配線の駆動回路出力の欠陥検
査方法は、各配線あるいは駆動回路出力に直接テスト用
プローブを接触させることによって行われていた。
大容量化されるにつれて、配線間あるいは駆動回路出力
端子間のピッチが微細化し、従来の方法によっては検査
が困難となっていた。
鑑みてなされたものであり、高精細、大容量のディスプ
レイの配線、駆動回路出力の検査に好適な検査手段を提
供することを目的とする。
クス型の表示装置の各々の前記走査線又は前記信号線に
ゲートが接続され、ソース及びドレインがそれぞれ外部
電圧が供給される共通配線に接続された複数の検査用ト
ランジスタと、前記各走査線又は前記信号線と、前記共
通配線の少なくとも一方との間に挿入された容量素子を
具備する表示装置によって達成される。
接続された走査線又は信号線に印加される電圧の切り替
わりに応じてスイッチングされる。そしてこの検査用ト
ランジスタのソース及びドレインに接続された外部電圧
間の電圧変動を検出することによって、そのゲートに接
続された配線に印加される電圧、電流を検知することが
できる。このとき配線に短絡または開放欠陥がある場合
は、検知される電圧、電流値に変化が生じるため、不良
の有無をしることができる。
配線との間には容量素子が配置される。換言すれば、こ
の容量素子は、配線と検査用トランジスタのゲートとの
間、外部電圧を供給する配線と検査用トランジスタのソ
ースまたはドレインとの間のいずれかに挿入される。こ
の構成によれば、かりに検査用トランジスタに短絡欠陥
が発生した場合、検査される配線と外部電圧を供給する
配線とは容量素子により絶縁されているため、特別の補
修工程を要することなく通常の表示動作を行うことがで
きる。
成したマトリクス型表示装置に適用することも可能であ
る。例えば信号線を駆動する駆動回路はシフトレジスタ
などのタイミング制御回路及びサンプリング回路から構
成される直並列変換回路を有するが、このタイミング制
御回路の出力を検査するために、タイミング制御回路の
各々の並列出力にゲートが接続され、ソース及びドレイ
ンがそれぞれ外部電圧が供給される共通配線に接続され
た複数の検査用トランジスタを配置し、各信号線と共通
配線の少なくとも一方との間に容量素子を挿入する。
易となり、かつかりに検査用トランジスタに欠陥が発生
した場合にも、特別の補修を要することなく通常の表示
動作をさせることが可能となる。
ィスプレイを図面を参照して説明する。本実施例は、本
発明を走査線の断線・短絡検査に適用した例である。
リクス表示部103を含む。マトリクス表示部は、互い
に交差して配置された複数の走査線(G1〜G4)及び
複数の信号線(D1〜D4)、走査線及び信号線の各交
点に接続された薄膜トランジスタ(T11〜T44)及
び各々の薄膜トランジスタに接続された画素電極(P1
1〜P44)により構成される。画素電極(P11〜P
44)は、液晶層を介して図示しない対向電極と容量結
合し、画素容量を形成する。
レジスタによって構成され、クロックCKに同期して走
査パルスを生成し、走査線G1〜G4に線順次に出力す
る。走査線の他端は、それぞれキャパシタCq1〜Cq
4を介して、n型TFTTq1〜Tq2のゲートに接続
される。TFTTq1〜Tq2のソースは基準電圧配線
GND(例えばアース電位)に共通接続される。一方T
FTTq1〜Tq2のドレインは共通に端子SEN1及
び抵抗Rqsを介して電源VCCに接続される。またT
FTTq1〜Tq2の各々のゲートは、抵抗Rq1〜R
q4を介してソースに接続される。
絡検査方法を説明する。まず走査線駆動回路101に制
御線STを介し所定の信号が入力されることによって、
走査線駆動回路101は検査モードに設定される。この
とき走査線駆動回路101から走査線G1〜G4に順次
走査パルスが出力される。G1に走査パルスが印加され
たとき、走査線G1に断線・短絡等の不良がない場合
は、このパルスはキャパシタCq1を介してTFTTq
1のゲートに印加される。その結果TFTTq1はON
となり、端子SEN1の電圧は電源電圧VCCから抵抗
Rqsによる損失分電圧降下した値LOWとなる。
走査パルスはTFTTq1には達せず、TFTTq1が
OFFのままとなり端子SEN1の電圧はHIGHとな
る。一方、走査線が他の配線と短絡していると、不完全
な走査パルスがTFTq1に達する場合がある。この場
合短絡欠陥の検出は、不完全な走査パルス到達時のSE
N1の出力を、正常な走査パルス到達時にSEN1より
検出される電圧又は電流と比較することによりなされ
る。あるいは抵抗Rqsの値を調節してSEN1の出力
感度を調節することによっても同様の目的が達成され
る。引き続き走査線G2〜G4についても順次走査パル
スを印加することにより、全走査線の検査が完了する。
液晶ディスプレイを示す。本実施例は、実施例1と同様
の構成の検査回路を走査線駆動回路の出力検査に適用し
た例である。走査線駆動回路出力とマトリクス表示部の
走査線との間には、TFTTW1〜TW4を含むスイッ
チ回路106が挿入される。スイッチ回路106は、駆
動回路出力の検査時に走査線を駆動回路から切り離す役
割を果たす。これにより走査線の一部に欠陥があった場
合でも、欠陥の影響を受けることなく駆動回路出力の検
査を行うことができる。駆動回路出力の検査前に走査線
に欠陥がないことが予め判明している場合は、特にスイ
ッチ回路106は必要とされない。
駆動回路101の出力をTFTTs1〜Ts2のゲート
に順次印加し、SEN2の出力を測定することによって
なされる。
の液晶ディスプレイを示す。本実施例は、実施例1と同
様の構成の検査回路を信号線の断線・短絡検査に適用し
た例である。信号線駆動回路102は、シフトレジスタ
からなるパルス発生回路107及びサンプリング回路1
08を含む。パルス発生回路107は出力S1〜S4に
順次パルスを出力する。サンプリング回路108に含ま
れるTFTTv1〜Tv4は、パルス発生回路107の
出力に応じて、外部から入力される映像信号Video
をサンプリングし、信号線D1〜D4に出力する。信号
線D1〜D4の他方の端には、実施例1と同様の回路構
成を有する検査回路部が接続される。
圧をTFTTt1〜Tt4のゲートに入力することによ
って信号線の断線・短絡欠陥等に起因する不良を検出す
ることができる。
の液晶ディスプレイを示す。本実施例は、実施例1と同
様の構成の検査回路を信号線駆動回路の出力検査に適用
した例であり、検査回路は信号線駆動回路に含まれるパ
ルス発生回路107とサンプリング回路108との間に
配置される。パルス発生回路107の出力はTFTTt
1〜TFTTt4のゲートに入力され、SEN4の出力
を研修することによりパルス発生回路の動作状態を検査
することができる。本実施例においては、マトリクス表
示部の信号線と検査回路とはサンプリング回路108に
含まれるTFTTv1〜Tv4によって分離可能である
ので、実施例2のスイッチ回路106に相当する回路を
新たに追加する必要はない。
の液晶ディスプレイを示す。本実施例は、本発明を走査
線の断線・短絡検査に適用したものである。
Ty4(いずれもn型TFT)のゲートはそれぞれ各走
査線G1〜G4の一端に接続され、ソースはそれぞれキ
ャパシタCy1〜Cy4に接続される。これらキャパシ
タCy1〜Cy4の他端は、端子SEN5を介して基準
電圧GNDに接続される。またTFTTy1〜Ty4の
ドレインは、基準電圧VCCに共通接続される。
絡検査方法を説明する。まず走査線駆動回路101に制
御線STを介し所定の信号が入力されることによって、
走査線駆動回路101は検査モードに設定される。この
とき走査線駆動回路101から走査線G1〜G4に順次
走査パルスが出力される。G1に走査パルスが印加され
たとき、走査線G1に断線・短絡がない場合は、TFT
Ty1のゲートに走査パルスが印加され、TFTTy1
は導通状態となる。従って基準電圧VCCがキャパシタ
Cy1を介してSEN5に印加され、端子SEN5から
検出される電圧はHIGHとなる。
短絡して、走査パルスがTFTTy1のゲートに達しな
い場合は、端子SEN5から検出される電圧はLOWの
ままである。
全な走査パルスがTFTTy1のゲートに印加された場
合、その振幅に応じた振幅のパルスが端子SEN5に出
力される。従って端子SEN5の出力電圧あるいは出力
電流を測定することにより、走査線の断線・短絡を検査
することができる。
スを印加することにより、全走査線の欠陥検査が完了す
る。また上記の検査回路を実施例3のごとく信号線の断
線・短絡検査に適用することも可能である。
の液晶ディスプレイを示す。本実施例は、実施例5と同
様の検査回路を走査線駆動回路の出力検査に適用した例
である。
Tr1〜Tr4とマトリクス表示部の走査線との間に
は、実施例2と同様にスイッチ部を構成するTFTTw
1〜Tw4が配置されている。このスイッチ部により、
駆動回路出力の検査時はマトリクス表示部の走査線は駆
動回路出力と電気的に分離される。従って走査線の欠陥
による影響を受けることなく、駆動回路出力の検査を正
確に行うことができる。
けることにより、信号線駆動回路出力の検査を行うこと
ができる。図5、図6に示す構成においては、キャパシ
タCy1〜Cy4はソースフォロア的に機能する。従っ
てTFTTy1〜Ty4のゲート電位変化に応じて、端
子SEN5,SEN6の出力は敏感に変化する。それゆ
え、端子SEN5,6の出力を測定することにより、駆
動回路の致命的な欠陥のみならず、救済可能な小欠陥あ
るいは破損仕掛かっている個所があること等を判断する
ことができる。
の液晶ディスプレイを示す。本実施例は、本発明を走査
線の断線・短絡検査に適用したものであり、特に検査用
TFTとしてn型TFT及びp型TFTを対にして用い
ることにより走査線の検査を行うものである。
1は、制御線CHの信号切替により、正極性のパルスま
たは負極性のパルスを切り替えて出力する。n型TFT
Tn1〜Tn4及びp型TFTTp1〜Tp4のゲート
は、それぞれ図示するように第一実施例と同様にキャパ
シタを介して走査線G1〜G4の一端に接続される。n
型TFTTn1〜Tn4のソースは、基準電圧GNDに
共通接続される。またドレインは端子SENa及び抵抗
Rnを介して基準電圧VCCに接続される。一方、p型
TFTTp1〜Tp4のソースは基準電圧VCCに接続
され、ドレインは端子SENb及び抵抗Rpを介して基
準電圧GNDに接続される。
絡検査方法を説明する。走査線駆動回路101は、制御
線STからの入力信号に応じて検査モードに設定され
る。このとき、走査線駆動回路101は走査線G1〜G
4に順次走査パルスを出力する。尚前述したとおり、制
御線CHからの入力信号によって、走査パルスの極性は
切り替えることができる。
及び出力信号のタイミングチャートを示す。まず走査線
G1にパルスが印加されていない状態では、TFTTn
1〜Tn4はオフであり、端子SENaの出力はHIG
Hとなる。一方この状態でTFTTp1〜Tp4はオフ
であるから端子SENbの出力はLOWとなる。
れると、TFTTn1はオンとなり、端子SENaの出
力はLOWになる。一方TFTTp1はオフのままであ
るから、端子SENbはLOWのままである。以下、順
次走査線G2〜G4に正極性のパルスが印可されると、
TFTTn2〜Tn4は順次オンとなり、その際端子S
ENaの出力はLOWとなる。
されると、TFTTp1はオンとなり、端子SENbの
出力はHIGHとなる。一方TFTTn1はオフのまま
であり、端子SENaの出力はHIGHのままである。
以下順次、走査線G2〜G4に負極性のパルスが印加さ
れると、TFTTp2〜Tp4は順次オンとなり、その
際端子SENbの出力はLOWとなる。
Hに固定された状態における検査回路の入出力を示す。
この状態ではTFTTn3は常時ONとなるため、端子
SENaはLOWを維持する。従って走査線G1〜G4
に正極性の走査パルスを印加しても、端子SENaの出
力は図8に示す正常状態の場合と同じとなるため、異常
を検出することができない。
ルスを印加すると、走査線G3に走査パルスが印加され
る期間、G3は電位HIGHに固定されているため、T
FTTp3はオフのままとなる。従って端子SENbの
出力はLOWとなり、走査線G3に短絡欠陥などの異常
があることが検出できる。
位LOWに固定された場合は、走査線G1〜G4に正極
性の走査パルスを印加したとき、端子SENaがLOW
状態となるので、欠陥の有無を検出することができる。
また、不完全なパルスあるいは振幅が小さいパルスがT
FTTn1〜Tn4、Tp1〜Tp4に印加された場合
は、端子SENa、SENbの出力電圧または電流を測
定することにより、不良の有無を検出することができ
る。
Tp1〜Tp4が異常なとき まず、TFTTn1〜Tn4のいずれかが破損して短絡
している場合、破損したTFTは常にオン状態となるた
め、端子SENaの出力は常にLOWとなる。従って、
端子SENbの出力により走査線の異常を検出すること
ができる。TFTTp1〜Tp4のいずれかが短絡して
いる場合は、同様に端子SENaの出力により走査線の
異常を検出することができる。
に開放欠陥が生じている場合を想定する。例えばTFT
Tn1に欠陥があるとき、端子SENaは電位HIGH
に固定され、走査線G1が断線しているときと同様の異
常が検出される。このとき、端子SENbにより走査線
G1が正常であることが検知されれば、TFTTn1が
破損していると判定される。
に開放欠陥が生じている場合も、端子SENa及びSE
Nbの出力を調べることにより、異常の生じた部位を反
転することが可能となる。また上記の検査回路を信号線
に対して具備することにより、信号線の断線・短絡検査
を行うことができる。
例の液晶ディスプレイを示す。図10は、実施例7と同
様の構成の検査回路を走査線駆動回路及び信号線駆動回
路の出力検査に適用した例である。即ち、検査回路部1
14Gとマトリクス表示部の走査線GG1〜GG4との
間には、TFTTw1〜Tw4からなるスイッチ回路1
06が配置される。このスイッチ回路106は、実施例
2のスイッチ回路と同様に走査線駆動回路出力の検査時
に検査回路部と走査線との電気的接続を切り離す役割を
果たす。また信号線駆動回路のパルス発生回路107と
サンプリング回路Tv1〜Tv4の間には、同じく実施
例7と同様の回路構成の検査回路が挿入されている。
査線の検査方法と同様にして、走査線駆動回路101の
出力G1〜G4を正負極性で切り替えて順次検査用トラ
ンジスタTFTTn1〜Tn4及びTFTTp1〜Tp
4のゲートに入力し、端子SENa及び端子SENbの
出力を検出することにより、走査線駆動回路出力及び検
査回路部の不良を判定することができる。
例の液晶ディスプレイを示す。本実施例は、実施例1及
び実施例2の検査回路を組み合わせたものであり、図示
するように、走査線駆動回路の出力側及びこれと反対側
の走査線端部に検査回路を配置したものである。走査線
駆動回路の出力検査時には、制御線SW1に信号HIG
Hを入力して駆動回路と走査線を切り離し、実施例2の
方法にしたがって駆動回路101の出力を検査する。走
査線検査時は制御線SW1に信号LOWを入力して駆動
回路の出力を走査線G1〜G4に接続し、実施例1の方
法にしたがって走査線を検査する。
実施例の液晶ディスプレイを示す。本実施例は、実施例
5の検査回路と実施例6の検査回路を組み合わせて用い
たものである。この回路構成においても、実施例9と同
様に、スイッチ回路106の切替により駆動回路出力の
検査と走査線の検査を行うことができる。
実施例の液晶ディスプレイを示す。本実施例は、実施例
5の検査回路において、端子SENaの位置を変更した
ものである。端子SENaは、検査用TFTに接続され
た複数のキャパシタCy1〜Cy4が共通に電位VCC
に接続される電源ライン上に配置される。この構成を用
いて、実施例5と同様に走査線の異常を検出することが
できる。また図14は、実施例6の検査回路において、
端子SENaの位置を変更したものである。この構成を
用いて、実施例6と同様に走査線駆動回路出力の異常を
検出することができる。
実施例を示す。本実施例は、特に信号線駆動回路出力の
検査に本発明を適用したものであり、図15は信号線駆
動回路の部分回路図を示す。本実施例は、パルス発生回
路107から出力される各々の出力S1〜S4により、
それぞれ二本の信号線を駆動するものである。例えば、
出力S1はサンプルホールド回路108を構成するサン
プリングスイッチTv11及びTv12のゲートに入力
される。一方TFTTv11及びTFTTv12のドレ
インは、それぞれ異なる映像信号バスに接続されてい
る。したがってTFTTv1及びTv2は同一タイミン
グで映像信号をサンプリングするが、信号線D1、D2
には独立の情報が書き込まれる。
し、実施例2と同様に検査用TFTTt1〜Tt4が配
置されており、さらにサンプリング回路108の出力に
対して検査用TFTTt11〜Tt42が配置されてい
る。この構成において、サンプリングスイッチTv11
〜Tv42から信号が出力されると、実施例1の方法に
したがってサンプリングスイッチ出力の検査がなされ
る。このとき、二本の映像信号バスに互いに異なる位相
で信号を入力すれば、各々のサンプリングスイッチの出
力を時分割に検出することが可能となる。
査回路構成を変更したものである。即ち図15の構成に
おいては、各々のサンプリングスイッチ出力に対応して
検査用TFTTt11〜Tt42が並列に配置されてい
るが、図16の構成においては、隣接する検査用TFT
(例えばTt11とTt12)とは互いに直列接続され
ている。この構成によれば、サンプリングスイッチTv
11とTv12の出力を一括して検査TFTにより検出
することとなる。
リング動作するサンプリングスイッチが2個の場合を例
示するものであるが、本発明はこれに限られるものでは
なく、さらに多数のサンプリングスイッチを同一タイミ
ングで駆動してもよい。このとき、映像信号バスのは同
時に駆動されるサンプリングスイッチの個数に対応して
増設される。
クスの液晶ディスプレイを例にあげて説明したが、本発
明の適用範囲はこれに限られるものではなく、N×M型
のマトリクス型表示装置に適用可能であることはいうま
でもない。また各実施例の検査回路は、適宜組み合わせ
て用いることができる。また同一機能の検査回路を複数
系統設けてもよい。
及び駆動回路を構成するシフトレジスタ、サンプリング
スイッチ等の素子は、ポリシリコンTFTによりマトリ
クス表示部の画素TFTと同一基板上に共通工程で作製
することができる。
容量化、高精細化に対応して配線または駆動回路出力の
検査を容易に行うことができる。
等価回路図を示す。
等価回路図を示す。
等価回路図を示す。
等価回路図を示す。
等価回路図を示す。
等価回路図を示す。
等価回路図を示す。
のタイミングチャートを示す。
のタイミングチャートを示す。
イの等価回路図を示す。
イの等価回路図を示す。
レイの等価回路図を示す。
レイの等価回路図を示す。
レイの等価回路図を示す。
Claims (17)
- 【請求項1】 基板上に形成され、一端に駆動信号が供
給される複数の走査線及び複数の信号線と、これら走査
線及び信号線の交点部分に配置された駆動用トランジス
タを介して前記信号線と接続された画素電極を含み、画
像表示を行うマトリクス表示部と、 各々の前記走査線又は前記信号線にゲートが接続され、
ソース及びドレインがそれぞれ外部電圧が供給される共
通配線に接続された複数の検査用トランジスタと、 前記各走査線又は前記信号線と、前記共通配線の少なく
とも一方との間に挿入された容量素子を具備することを
特徴とする表示装置。 - 【請求項2】 前記容量素子は、前記走査線又は信号線
と前記検査用トランジスタのゲートとの間に挿入される
ことを特徴とする請求項1記載の表示装置。 - 【請求項3】 前記容量素子は、前記ソースまたはドレ
インと前記共通配線との間に挿入されることを特徴とす
る請求項1記載の表示装置。 - 【請求項4】 前記検査用トランジスタ及び容量素子
は、前記駆動用トランジスタと同一工程中に前記基板上
に形成されることを特徴とする請求項1記載の表示装
置。 - 【請求項5】 前記共通配線のうち一方の終端部と前記
外部電圧源との間には可変抵抗素子が挿入されることを
特徴とする請求項1記載の表示装置。 - 【請求項6】 基板上に形成され、タイミング制御回路
を具備する走査線駆動回路と、前記走査線駆動回路から
出力される走査信号が供給される複数の走査線と、複数
の信号線と、これら走査線及び信号線の交点部分に配置
された駆動用トランジスタを介して前記信号線と接続さ
れた画素電極を含み、画像表示を行うマトリクス表示部
と、 前記走査線駆動回路と前記マトリクス表示部との間に配
置され、各々の前記走査線にゲートが接続され、ソース
及びドレインがそれぞれ外部電圧が供給される共通配線
に接続された複数の検査用トランジスタと、 前記各走査線と、前記共通配線の少なくとも一方との間
に挿入された容量素子を具備することを特徴とする表示
装置。 - 【請求項7】 前記走査線と前記検査用トランジスタの
ゲートとの接続部と前記マトリクス表示部との間にスイ
ッチング素子が配置されていることを特徴とする請求項
6記載の表示装置。 - 【請求項8】 基板上に形成され、タイミング制御回路
及び該タイミング制御回路から並列に出力される出力信
号に基づき画像信号をサンプリングする複数のサンプリ
ングスイッチを有するサンプリング回路を具備する信号
線駆動回路と、前記信号線駆動回路から主強くされる画
像信号が供給される複数の信号線と、複数の走査線と、
これら走査線及び信号線の交点部分に配置された駆動用
トランジスタを介して前記信号線と接続された画素電極
を含み、画像表示を行うマトリクス表示部と、 前記タイミング制御回路と前記サンプリング回路との間
に配置され、前記タイミング制御回路の各々の並列出力
にゲートが接続され、ソース及びドレインがそれぞれ外
部電圧が供給される共通配線に接続された複数の検査用
トランジスタと、 前記各信号線と、前記共通配線の少なくとも一方との間
に挿入された容量素子を具備することを特徴とする表示
装置。 - 【請求項9】 隣接する複数の前記サンプリングスイッ
チからなるスイッチブロックには共通の前記タイミング
制御回路出力が接続されるとともに、各々の前記サンプ
リングスイッチの出力にゲートが接続された複数の第二
の検査用トランジスタを有し、前記スイッチブロック内
において前記第二の検査用トランジスタは直列接続され
ていることを特徴とする請求項8記載の表示装置。 - 【請求項10】隣接する複数の前記サンプリングスイッ
チからなるスイッチブロックには共通の前記タイミング
制御回路出力が接続されるとともに、各々の前記サンプ
リングスイッチの出力にゲートが接続され、ソース及び
ドレインが外部電圧が供給される共通配線に接続された
複数の第二の検査用トランジスタを具備することを特徴
とする請求項8記載の表示装置。 - 【請求項11】 基板上に形成され、一端に駆動信号が
供給される複数の走査線及び複数の信号線と、これら走
査線及び信号線の交点部分に配置された駆動用トランジ
スタを介して前記信号線と接続された画素電極を含み、
画像表示を行うマトリクス表示部と、 各々の前記走査線又は前記信号線にゲートが接続され、
ソース及びドレインがそれぞれ外部電圧が供給される共
通配線に接続された複数の第一導電型検査用トランジス
タと、 各々の前記走査線又は前記信号線にゲートが接続され、
ソース及びドレインがそれぞれ外部電圧が供給される共
通配線に接続された複数の第二導電型検査用トランジス
タとを具備することを特徴とする表示装置。 - 【請求項12】 前記各走査線又は前記信号線と、前記
第一導電型検査用トランジスタ又は前記第二導電型検査
用トランジスタに接続された前記共通配線の少なくとも
一方との間に挿入された容量素子を具備することを特徴
とする請求項11記載の表示装置。 - 【請求項13】 前記第一導電型検査用トランジスタ及
び第二導電型検査用トランジスタは、前記駆動用トラン
ジスタと同一工程中に前記基板上に形成されることを特
徴とする請求項11記載の表示装置。 - 【請求項14】 前記第一導電型検査用トランジスタ又
は第二導電型検査用トランジスタに接続された前記共通
配線のうち一方の終端部と前記外部電圧源との間には可
変抵抗素子が挿入されていることを特徴とする請求項1
1記載の表示装置。 - 【請求項15】 基板上に形成され、タイミング制御回
路を具備する走査線駆動回路と、前記走査線駆動回路か
ら出力される走査信号が供給される複数の走査線と、複
数の信号線と、これら走査線及び信号線の各交点部分に
配置された駆動用トランジスタを介して前記信号線と接
続された画素電極を含み、画像表示を行うマトリクス表
示部と、 前記走査線駆動回路と前記マトリクス表示部との間に配
置され、各々の前記走査線にゲートが接続され、ソース
及びドレインがそれぞれ外部電圧が供給される共通配線
に接続された複数の第一導電型検査用トランジスタと、 前記走査線駆動回路と前記マトリクス表示部との間に配
置され、各々の前記走査線にゲートが接続され、ソース
及びドレインがそれぞれ外部電圧が供給される共通配線
に接続された複数の第二導電型検査用トランジスタを具
備することを特徴とする表示装置。 - 【請求項16】 前記走査線と前記第一導電型検査用ト
ランジスタ及び前記第二導電型検査用トランジスタのゲ
ートとの接続部と前記マトリクス表示部との間にスイッ
チング素子が配置されていることを特徴とする請求項1
5記載の表示装置。 - 【請求項17】 基板上に形成され、タイミング制御回
路及び該タイミング制御回路から並列に出力される出力
信号に基づき画像信号をサンプリングするサンプリング
回路を具備する信号線駆動回路と、前記信号線駆動回路
から出力される画像信号が供給される複数の信号線と、
複数の走査線と、これら走査線及び信号線の交点部分に
配置された駆動用トランジスタを介して前記信号線と接
続された画素電極を含み、画像表示を行うマトリクス表
示部と、 前記タイミング制御回路と前記サンプリング回路との間
に配置され、前記タイミング制御回路の各々の並列出力
にゲートが接続され、ソース及びドレインがそれぞれ外
部電圧が供給される共通配線に接続された複数の第一導
電型検査用トランジスタと、前記タイミング制御回路と
前記サンプリング回路との間に配置され、前記タイミン
グ制御回路の各々の並列出力にゲートが接続され、ソー
ス及びドレインがそれぞれ外部電圧が供給される共通配
線に接続された複数の第二導電型検査用トランジスタと
を具備することを特徴とする表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9147529A JPH1097203A (ja) | 1996-06-10 | 1997-06-05 | 表示装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8-147134 | 1996-06-10 | ||
JP14713496 | 1996-06-10 | ||
JP9147529A JPH1097203A (ja) | 1996-06-10 | 1997-06-05 | 表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1097203A true JPH1097203A (ja) | 1998-04-14 |
Family
ID=26477780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9147529A Pending JPH1097203A (ja) | 1996-06-10 | 1997-06-05 | 表示装置 |
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---|---|
JP (1) | JPH1097203A (ja) |
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