JPH1097203A - 表示装置 - Google Patents
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- JPH1097203A JPH1097203A JP9147529A JP14752997A JPH1097203A JP H1097203 A JPH1097203 A JP H1097203A JP 9147529 A JP9147529 A JP 9147529A JP 14752997 A JP14752997 A JP 14752997A JP H1097203 A JPH1097203 A JP H1097203A
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Abstract
(57)【要約】
【課題】 液晶ディスプレイの高精細化・大容量化に対
応すべく、走査線、信号線の断線、短絡の検査あるいは
これらの配線の駆動回路出力の検査を、プローブ等を使
用せずに容易に実現する。 【解決手段】表示装置は、互いに交差して配置される走
査線Ｇ１、Ｇ２、Ｇ３、Ｇ４及び信号線Ｄ１、Ｄ２、Ｄ
３、Ｄ４を含む。各々の走査線の一端は、キャパシタＣ
ｑ１、Ｃｑ２、Ｃｑ３、Ｃｑ４を介してＴＦＴＴｑ１、
ＴＦＴＴｑ２、ＴＦＴＴｑ３、ＴＦＴＴｑ４のゲートに
接続される。ＴＦＴＴｑ１〜Ｔｑ４のソースは共通に端
子ＳＥＮ１に接続される。走査線に印加される信号がＴ
ＦＴＴｑ１〜Ｔｑ４のゲートに入力されると、ＳＥＮ１
から検出される電流または電圧値が変化する。この変化
量を測定することにより、走査線の電気的な異常の有無
が判定される。
応すべく、走査線、信号線の断線、短絡の検査あるいは
これらの配線の駆動回路出力の検査を、プローブ等を使
用せずに容易に実現する。 【解決手段】表示装置は、互いに交差して配置される走
査線Ｇ１、Ｇ２、Ｇ３、Ｇ４及び信号線Ｄ１、Ｄ２、Ｄ
３、Ｄ４を含む。各々の走査線の一端は、キャパシタＣ
ｑ１、Ｃｑ２、Ｃｑ３、Ｃｑ４を介してＴＦＴＴｑ１、
ＴＦＴＴｑ２、ＴＦＴＴｑ３、ＴＦＴＴｑ４のゲートに
接続される。ＴＦＴＴｑ１〜Ｔｑ４のソースは共通に端
子ＳＥＮ１に接続される。走査線に印加される信号がＴ
ＦＴＴｑ１〜Ｔｑ４のゲートに入力されると、ＳＥＮ１
から検出される電流または電圧値が変化する。この変化
量を測定することにより、走査線の電気的な異常の有無
が判定される。
Description
【０００１】
【発明の属する技術分野】本発明は液晶ディスプレイに
代表されるマトリクス型表示装置に係り、特に走査線、
信号線あるいはこれら配線の駆動回路出力の検査手段に
関する。
代表されるマトリクス型表示装置に係り、特に走査線、
信号線あるいはこれら配線の駆動回路出力の検査手段に
関する。
【０００２】
【従来の技術】従来の液晶ディスプレイにおける走査
線、信号線あるいはこれら配線の駆動回路出力の欠陥検
査方法は、各配線あるいは駆動回路出力に直接テスト用
プローブを接触させることによって行われていた。
線、信号線あるいはこれら配線の駆動回路出力の欠陥検
査方法は、各配線あるいは駆動回路出力に直接テスト用
プローブを接触させることによって行われていた。
【０００３】しかしながら、ディスプレイが高精細化、
大容量化されるにつれて、配線間あるいは駆動回路出力
端子間のピッチが微細化し、従来の方法によっては検査
が困難となっていた。
大容量化されるにつれて、配線間あるいは駆動回路出力
端子間のピッチが微細化し、従来の方法によっては検査
が困難となっていた。
【０００４】
【発明が解決しようとする課題】本発明は、上記の点に
鑑みてなされたものであり、高精細、大容量のディスプ
レイの配線、駆動回路出力の検査に好適な検査手段を提
供することを目的とする。
鑑みてなされたものであり、高精細、大容量のディスプ
レイの配線、駆動回路出力の検査に好適な検査手段を提
供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の目的は、マトリ
クス型の表示装置の各々の前記走査線又は前記信号線に
ゲートが接続され、ソース及びドレインがそれぞれ外部
電圧が供給される共通配線に接続された複数の検査用ト
ランジスタと、前記各走査線又は前記信号線と、前記共
通配線の少なくとも一方との間に挿入された容量素子を
具備する表示装置によって達成される。
クス型の表示装置の各々の前記走査線又は前記信号線に
ゲートが接続され、ソース及びドレインがそれぞれ外部
電圧が供給される共通配線に接続された複数の検査用ト
ランジスタと、前記各走査線又は前記信号線と、前記共
通配線の少なくとも一方との間に挿入された容量素子を
具備する表示装置によって達成される。
【０００６】この検査用トランジスタは、そのゲートが
接続された走査線又は信号線に印加される電圧の切り替
わりに応じてスイッチングされる。そしてこの検査用ト
ランジスタのソース及びドレインに接続された外部電圧
間の電圧変動を検出することによって、そのゲートに接
続された配線に印加される電圧、電流を検知することが
できる。このとき配線に短絡または開放欠陥がある場合
は、検知される電圧、電流値に変化が生じるため、不良
の有無をしることができる。
接続された走査線又は信号線に印加される電圧の切り替
わりに応じてスイッチングされる。そしてこの検査用ト
ランジスタのソース及びドレインに接続された外部電圧
間の電圧変動を検出することによって、そのゲートに接
続された配線に印加される電圧、電流を検知することが
できる。このとき配線に短絡または開放欠陥がある場合
は、検知される電圧、電流値に変化が生じるため、不良
の有無をしることができる。
【０００７】また検査される配線と外部電圧を供給する
配線との間には容量素子が配置される。換言すれば、こ
の容量素子は、配線と検査用トランジスタのゲートとの
間、外部電圧を供給する配線と検査用トランジスタのソ
ースまたはドレインとの間のいずれかに挿入される。こ
の構成によれば、かりに検査用トランジスタに短絡欠陥
が発生した場合、検査される配線と外部電圧を供給する
配線とは容量素子により絶縁されているため、特別の補
修工程を要することなく通常の表示動作を行うことがで
きる。
配線との間には容量素子が配置される。換言すれば、こ
の容量素子は、配線と検査用トランジスタのゲートとの
間、外部電圧を供給する配線と検査用トランジスタのソ
ースまたはドレインとの間のいずれかに挿入される。こ
の構成によれば、かりに検査用トランジスタに短絡欠陥
が発生した場合、検査される配線と外部電圧を供給する
配線とは容量素子により絶縁されているため、特別の補
修工程を要することなく通常の表示動作を行うことがで
きる。
【０００８】またこの発明を駆動回路をモノリシック形
成したマトリクス型表示装置に適用することも可能であ
る。例えば信号線を駆動する駆動回路はシフトレジスタ
などのタイミング制御回路及びサンプリング回路から構
成される直並列変換回路を有するが、このタイミング制
御回路の出力を検査するために、タイミング制御回路の
各々の並列出力にゲートが接続され、ソース及びドレイ
ンがそれぞれ外部電圧が供給される共通配線に接続され
た複数の検査用トランジスタを配置し、各信号線と共通
配線の少なくとも一方との間に容量素子を挿入する。
成したマトリクス型表示装置に適用することも可能であ
る。例えば信号線を駆動する駆動回路はシフトレジスタ
などのタイミング制御回路及びサンプリング回路から構
成される直並列変換回路を有するが、このタイミング制
御回路の出力を検査するために、タイミング制御回路の
各々の並列出力にゲートが接続され、ソース及びドレイ
ンがそれぞれ外部電圧が供給される共通配線に接続され
た複数の検査用トランジスタを配置し、各信号線と共通
配線の少なくとも一方との間に容量素子を挿入する。
【０００９】この構成により、駆動回路出力の検査が容
易となり、かつかりに検査用トランジスタに欠陥が発生
した場合にも、特別の補修を要することなく通常の表示
動作をさせることが可能となる。
易となり、かつかりに検査用トランジスタに欠陥が発生
した場合にも、特別の補修を要することなく通常の表示
動作をさせることが可能となる。
【００１０】
（実施例１）以下に、本発明の第１実施例に係る液晶デ
ィスプレイを図面を参照して説明する。本実施例は、本
発明を走査線の断線・短絡検査に適用した例である。
ィスプレイを図面を参照して説明する。本実施例は、本
発明を走査線の断線・短絡検査に適用した例である。
【００１１】この液晶ディスプレイは、図１に示すマト
リクス表示部１０３を含む。マトリクス表示部は、互い
に交差して配置された複数の走査線（Ｇ１〜Ｇ４）及び
複数の信号線（Ｄ１〜Ｄ４）、走査線及び信号線の各交
点に接続された薄膜トランジスタ（Ｔ１１〜Ｔ４４）及
び各々の薄膜トランジスタに接続された画素電極（Ｐ１
１〜Ｐ４４）により構成される。画素電極（Ｐ１１〜Ｐ
４４）は、液晶層を介して図示しない対向電極と容量結
合し、画素容量を形成する。
リクス表示部１０３を含む。マトリクス表示部は、互い
に交差して配置された複数の走査線（Ｇ１〜Ｇ４）及び
複数の信号線（Ｄ１〜Ｄ４）、走査線及び信号線の各交
点に接続された薄膜トランジスタ（Ｔ１１〜Ｔ４４）及
び各々の薄膜トランジスタに接続された画素電極（Ｐ１
１〜Ｐ４４）により構成される。画素電極（Ｐ１１〜Ｐ
４４）は、液晶層を介して図示しない対向電極と容量結
合し、画素容量を形成する。
【００１２】走査線駆動回路１０１は、いわゆるシフト
レジスタによって構成され、クロックＣＫに同期して走
査パルスを生成し、走査線Ｇ１〜Ｇ４に線順次に出力す
る。走査線の他端は、それぞれキャパシタＣｑ１〜Ｃｑ
４を介して、ｎ型ＴＦＴＴｑ１〜Ｔｑ２のゲートに接続
される。ＴＦＴＴｑ１〜Ｔｑ２のソースは基準電圧配線
ＧＮＤ（例えばアース電位）に共通接続される。一方Ｔ
ＦＴＴｑ１〜Ｔｑ２のドレインは共通に端子ＳＥＮ１及
び抵抗Ｒｑｓを介して電源ＶＣＣに接続される。またＴ
ＦＴＴｑ１〜Ｔｑ２の各々のゲートは、抵抗Ｒｑ１〜Ｒ
ｑ４を介してソースに接続される。
レジスタによって構成され、クロックＣＫに同期して走
査パルスを生成し、走査線Ｇ１〜Ｇ４に線順次に出力す
る。走査線の他端は、それぞれキャパシタＣｑ１〜Ｃｑ
４を介して、ｎ型ＴＦＴＴｑ１〜Ｔｑ２のゲートに接続
される。ＴＦＴＴｑ１〜Ｔｑ２のソースは基準電圧配線
ＧＮＤ（例えばアース電位）に共通接続される。一方Ｔ
ＦＴＴｑ１〜Ｔｑ２のドレインは共通に端子ＳＥＮ１及
び抵抗Ｒｑｓを介して電源ＶＣＣに接続される。またＴ
ＦＴＴｑ１〜Ｔｑ２の各々のゲートは、抵抗Ｒｑ１〜Ｒ
ｑ４を介してソースに接続される。
【００１３】次に上記の構成を用いた走査線の断線・短
絡検査方法を説明する。まず走査線駆動回路１０１に制
御線ＳＴを介し所定の信号が入力されることによって、
走査線駆動回路１０１は検査モードに設定される。この
とき走査線駆動回路１０１から走査線Ｇ１〜Ｇ４に順次
走査パルスが出力される。Ｇ１に走査パルスが印加され
たとき、走査線Ｇ１に断線・短絡等の不良がない場合
は、このパルスはキャパシタＣｑ１を介してＴＦＴＴｑ
１のゲートに印加される。その結果ＴＦＴＴｑ１はＯＮ
となり、端子ＳＥＮ１の電圧は電源電圧ＶＣＣから抵抗
Ｒｑｓによる損失分電圧降下した値ＬＯＷとなる。
絡検査方法を説明する。まず走査線駆動回路１０１に制
御線ＳＴを介し所定の信号が入力されることによって、
走査線駆動回路１０１は検査モードに設定される。この
とき走査線駆動回路１０１から走査線Ｇ１〜Ｇ４に順次
走査パルスが出力される。Ｇ１に走査パルスが印加され
たとき、走査線Ｇ１に断線・短絡等の不良がない場合
は、このパルスはキャパシタＣｑ１を介してＴＦＴＴｑ
１のゲートに印加される。その結果ＴＦＴＴｑ１はＯＮ
となり、端子ＳＥＮ１の電圧は電源電圧ＶＣＣから抵抗
Ｒｑｓによる損失分電圧降下した値ＬＯＷとなる。
【００１４】このとき、もし走査線が断線していると、
走査パルスはＴＦＴＴｑ１には達せず、ＴＦＴＴｑ１が
ＯＦＦのままとなり端子ＳＥＮ１の電圧はＨＩＧＨとな
る。一方、走査線が他の配線と短絡していると、不完全
な走査パルスがＴＦＴｑ１に達する場合がある。この場
合短絡欠陥の検出は、不完全な走査パルス到達時のＳＥ
Ｎ１の出力を、正常な走査パルス到達時にＳＥＮ１より
検出される電圧又は電流と比較することによりなされ
る。あるいは抵抗Ｒｑｓの値を調節してＳＥＮ１の出力
感度を調節することによっても同様の目的が達成され
る。引き続き走査線Ｇ２〜Ｇ４についても順次走査パル
スを印加することにより、全走査線の検査が完了する。
走査パルスはＴＦＴＴｑ１には達せず、ＴＦＴＴｑ１が
ＯＦＦのままとなり端子ＳＥＮ１の電圧はＨＩＧＨとな
る。一方、走査線が他の配線と短絡していると、不完全
な走査パルスがＴＦＴｑ１に達する場合がある。この場
合短絡欠陥の検出は、不完全な走査パルス到達時のＳＥ
Ｎ１の出力を、正常な走査パルス到達時にＳＥＮ１より
検出される電圧又は電流と比較することによりなされ
る。あるいは抵抗Ｒｑｓの値を調節してＳＥＮ１の出力
感度を調節することによっても同様の目的が達成され
る。引き続き走査線Ｇ２〜Ｇ４についても順次走査パル
スを印加することにより、全走査線の検査が完了する。
【００１５】（実施例２）図２は本発明の第２実施例の
液晶ディスプレイを示す。本実施例は、実施例１と同様
の構成の検査回路を走査線駆動回路の出力検査に適用し
た例である。走査線駆動回路出力とマトリクス表示部の
走査線との間には、ＴＦＴＴＷ１〜ＴＷ４を含むスイッ
チ回路１０６が挿入される。スイッチ回路１０６は、駆
動回路出力の検査時に走査線を駆動回路から切り離す役
割を果たす。これにより走査線の一部に欠陥があった場
合でも、欠陥の影響を受けることなく駆動回路出力の検
査を行うことができる。駆動回路出力の検査前に走査線
に欠陥がないことが予め判明している場合は、特にスイ
ッチ回路１０６は必要とされない。
液晶ディスプレイを示す。本実施例は、実施例１と同様
の構成の検査回路を走査線駆動回路の出力検査に適用し
た例である。走査線駆動回路出力とマトリクス表示部の
走査線との間には、ＴＦＴＴＷ１〜ＴＷ４を含むスイッ
チ回路１０６が挿入される。スイッチ回路１０６は、駆
動回路出力の検査時に走査線を駆動回路から切り離す役
割を果たす。これにより走査線の一部に欠陥があった場
合でも、欠陥の影響を受けることなく駆動回路出力の検
査を行うことができる。駆動回路出力の検査前に走査線
に欠陥がないことが予め判明している場合は、特にスイ
ッチ回路１０６は必要とされない。
【００１６】本実施例の駆動回路出力の検査は、走査線
駆動回路１０１の出力をＴＦＴＴｓ１〜Ｔｓ２のゲート
に順次印加し、ＳＥＮ２の出力を測定することによって
なされる。
駆動回路１０１の出力をＴＦＴＴｓ１〜Ｔｓ２のゲート
に順次印加し、ＳＥＮ２の出力を測定することによって
なされる。
【００１７】（実施例３）図３は、本発明の第３実施例
の液晶ディスプレイを示す。本実施例は、実施例１と同
様の構成の検査回路を信号線の断線・短絡検査に適用し
た例である。信号線駆動回路１０２は、シフトレジスタ
からなるパルス発生回路１０７及びサンプリング回路１
０８を含む。パルス発生回路１０７は出力Ｓ１〜Ｓ４に
順次パルスを出力する。サンプリング回路１０８に含ま
れるＴＦＴＴｖ１〜Ｔｖ４は、パルス発生回路１０７の
出力に応じて、外部から入力される映像信号Ｖｉｄｅｏ
をサンプリングし、信号線Ｄ１〜Ｄ４に出力する。信号
線Ｄ１〜Ｄ４の他方の端には、実施例１と同様の回路構
成を有する検査回路部が接続される。
の液晶ディスプレイを示す。本実施例は、実施例１と同
様の構成の検査回路を信号線の断線・短絡検査に適用し
た例である。信号線駆動回路１０２は、シフトレジスタ
からなるパルス発生回路１０７及びサンプリング回路１
０８を含む。パルス発生回路１０７は出力Ｓ１〜Ｓ４に
順次パルスを出力する。サンプリング回路１０８に含ま
れるＴＦＴＴｖ１〜Ｔｖ４は、パルス発生回路１０７の
出力に応じて、外部から入力される映像信号Ｖｉｄｅｏ
をサンプリングし、信号線Ｄ１〜Ｄ４に出力する。信号
線Ｄ１〜Ｄ４の他方の端には、実施例１と同様の回路構
成を有する検査回路部が接続される。
【００１８】本実施例においても信号線Ｄ１〜Ｄ４の電
圧をＴＦＴＴｔ１〜Ｔｔ４のゲートに入力することによ
って信号線の断線・短絡欠陥等に起因する不良を検出す
ることができる。
圧をＴＦＴＴｔ１〜Ｔｔ４のゲートに入力することによ
って信号線の断線・短絡欠陥等に起因する不良を検出す
ることができる。
【００１９】（実施例４）図４は、本発明の第４実施例
の液晶ディスプレイを示す。本実施例は、実施例１と同
様の構成の検査回路を信号線駆動回路の出力検査に適用
した例であり、検査回路は信号線駆動回路に含まれるパ
ルス発生回路１０７とサンプリング回路１０８との間に
配置される。パルス発生回路１０７の出力はＴＦＴＴｔ
１〜ＴＦＴＴｔ４のゲートに入力され、ＳＥＮ４の出力
を研修することによりパルス発生回路の動作状態を検査
することができる。本実施例においては、マトリクス表
示部の信号線と検査回路とはサンプリング回路１０８に
含まれるＴＦＴＴｖ１〜Ｔｖ４によって分離可能である
ので、実施例２のスイッチ回路１０６に相当する回路を
新たに追加する必要はない。
の液晶ディスプレイを示す。本実施例は、実施例１と同
様の構成の検査回路を信号線駆動回路の出力検査に適用
した例であり、検査回路は信号線駆動回路に含まれるパ
ルス発生回路１０７とサンプリング回路１０８との間に
配置される。パルス発生回路１０７の出力はＴＦＴＴｔ
１〜ＴＦＴＴｔ４のゲートに入力され、ＳＥＮ４の出力
を研修することによりパルス発生回路の動作状態を検査
することができる。本実施例においては、マトリクス表
示部の信号線と検査回路とはサンプリング回路１０８に
含まれるＴＦＴＴｖ１〜Ｔｖ４によって分離可能である
ので、実施例２のスイッチ回路１０６に相当する回路を
新たに追加する必要はない。
【００２０】（実施例５）図５は、本発明の第５実施例
の液晶ディスプレイを示す。本実施例は、本発明を走査
線の断線・短絡検査に適用したものである。
の液晶ディスプレイを示す。本実施例は、本発明を走査
線の断線・短絡検査に適用したものである。
【００２１】図５に示すように、検査用ＴＦＴＴｙ１〜
Ｔｙ４（いずれもｎ型ＴＦＴ）のゲートはそれぞれ各走
査線Ｇ１〜Ｇ４の一端に接続され、ソースはそれぞれキ
ャパシタＣｙ１〜Ｃｙ４に接続される。これらキャパシ
タＣｙ１〜Ｃｙ４の他端は、端子ＳＥＮ５を介して基準
電圧ＧＮＤに接続される。またＴＦＴＴｙ１〜Ｔｙ４の
ドレインは、基準電圧ＶＣＣに共通接続される。
Ｔｙ４（いずれもｎ型ＴＦＴ）のゲートはそれぞれ各走
査線Ｇ１〜Ｇ４の一端に接続され、ソースはそれぞれキ
ャパシタＣｙ１〜Ｃｙ４に接続される。これらキャパシ
タＣｙ１〜Ｃｙ４の他端は、端子ＳＥＮ５を介して基準
電圧ＧＮＤに接続される。またＴＦＴＴｙ１〜Ｔｙ４の
ドレインは、基準電圧ＶＣＣに共通接続される。
【００２２】次に上記の構成を用いた走査線の断線・短
絡検査方法を説明する。まず走査線駆動回路１０１に制
御線ＳＴを介し所定の信号が入力されることによって、
走査線駆動回路１０１は検査モードに設定される。この
とき走査線駆動回路１０１から走査線Ｇ１〜Ｇ４に順次
走査パルスが出力される。Ｇ１に走査パルスが印加され
たとき、走査線Ｇ１に断線・短絡がない場合は、ＴＦＴ
Ｔｙ１のゲートに走査パルスが印加され、ＴＦＴＴｙ１
は導通状態となる。従って基準電圧ＶＣＣがキャパシタ
Ｃｙ１を介してＳＥＮ５に印加され、端子ＳＥＮ５から
検出される電圧はＨＩＧＨとなる。
絡検査方法を説明する。まず走査線駆動回路１０１に制
御線ＳＴを介し所定の信号が入力されることによって、
走査線駆動回路１０１は検査モードに設定される。この
とき走査線駆動回路１０１から走査線Ｇ１〜Ｇ４に順次
走査パルスが出力される。Ｇ１に走査パルスが印加され
たとき、走査線Ｇ１に断線・短絡がない場合は、ＴＦＴ
Ｔｙ１のゲートに走査パルスが印加され、ＴＦＴＴｙ１
は導通状態となる。従って基準電圧ＶＣＣがキャパシタ
Ｃｙ１を介してＳＥＮ５に印加され、端子ＳＥＮ５から
検出される電圧はＨＩＧＨとなる。
【００２３】一方走査線Ｇ１が断線あるいは他の配線と
短絡して、走査パルスがＴＦＴＴｙ１のゲートに達しな
い場合は、端子ＳＥＮ５から検出される電圧はＬＯＷの
ままである。
短絡して、走査パルスがＴＦＴＴｙ１のゲートに達しな
い場合は、端子ＳＥＮ５から検出される電圧はＬＯＷの
ままである。
【００２４】また走査線Ｇ１が他の配線と短絡し、不完
全な走査パルスがＴＦＴＴｙ１のゲートに印加された場
合、その振幅に応じた振幅のパルスが端子ＳＥＮ５に出
力される。従って端子ＳＥＮ５の出力電圧あるいは出力
電流を測定することにより、走査線の断線・短絡を検査
することができる。
全な走査パルスがＴＦＴＴｙ１のゲートに印加された場
合、その振幅に応じた振幅のパルスが端子ＳＥＮ５に出
力される。従って端子ＳＥＮ５の出力電圧あるいは出力
電流を測定することにより、走査線の断線・短絡を検査
することができる。
【００２５】同様に、走査線Ｇ２〜Ｇ４に順次走査パル
スを印加することにより、全走査線の欠陥検査が完了す
る。また上記の検査回路を実施例３のごとく信号線の断
線・短絡検査に適用することも可能である。
スを印加することにより、全走査線の欠陥検査が完了す
る。また上記の検査回路を実施例３のごとく信号線の断
線・短絡検査に適用することも可能である。
【００２６】（実施例６）図６は、本発明の第６実施例
の液晶ディスプレイを示す。本実施例は、実施例５と同
様の検査回路を走査線駆動回路の出力検査に適用した例
である。
の液晶ディスプレイを示す。本実施例は、実施例５と同
様の検査回路を走査線駆動回路の出力検査に適用した例
である。
【００２７】すなわち、検査回路を構成するｎ型ＴＦＴ
Ｔｒ１〜Ｔｒ４とマトリクス表示部の走査線との間に
は、実施例２と同様にスイッチ部を構成するＴＦＴＴｗ
１〜Ｔｗ４が配置されている。このスイッチ部により、
駆動回路出力の検査時はマトリクス表示部の走査線は駆
動回路出力と電気的に分離される。従って走査線の欠陥
による影響を受けることなく、駆動回路出力の検査を正
確に行うことができる。
Ｔｒ１〜Ｔｒ４とマトリクス表示部の走査線との間に
は、実施例２と同様にスイッチ部を構成するＴＦＴＴｗ
１〜Ｔｗ４が配置されている。このスイッチ部により、
駆動回路出力の検査時はマトリクス表示部の走査線は駆
動回路出力と電気的に分離される。従って走査線の欠陥
による影響を受けることなく、駆動回路出力の検査を正
確に行うことができる。
【００２８】また信号線駆動回路に同様の検査回路を設
けることにより、信号線駆動回路出力の検査を行うこと
ができる。図５、図６に示す構成においては、キャパシ
タＣｙ１〜Ｃｙ４はソースフォロア的に機能する。従っ
てＴＦＴＴｙ１〜Ｔｙ４のゲート電位変化に応じて、端
子ＳＥＮ５，ＳＥＮ６の出力は敏感に変化する。それゆ
え、端子ＳＥＮ５，６の出力を測定することにより、駆
動回路の致命的な欠陥のみならず、救済可能な小欠陥あ
るいは破損仕掛かっている個所があること等を判断する
ことができる。
けることにより、信号線駆動回路出力の検査を行うこと
ができる。図５、図６に示す構成においては、キャパシ
タＣｙ１〜Ｃｙ４はソースフォロア的に機能する。従っ
てＴＦＴＴｙ１〜Ｔｙ４のゲート電位変化に応じて、端
子ＳＥＮ５，ＳＥＮ６の出力は敏感に変化する。それゆ
え、端子ＳＥＮ５，６の出力を測定することにより、駆
動回路の致命的な欠陥のみならず、救済可能な小欠陥あ
るいは破損仕掛かっている個所があること等を判断する
ことができる。
【００２９】（実施例７）図７は、本発明の第７実施例
の液晶ディスプレイを示す。本実施例は、本発明を走査
線の断線・短絡検査に適用したものであり、特に検査用
ＴＦＴとしてｎ型ＴＦＴ及びｐ型ＴＦＴを対にして用い
ることにより走査線の検査を行うものである。
の液晶ディスプレイを示す。本実施例は、本発明を走査
線の断線・短絡検査に適用したものであり、特に検査用
ＴＦＴとしてｎ型ＴＦＴ及びｐ型ＴＦＴを対にして用い
ることにより走査線の検査を行うものである。
【００３０】本実施例においては、走査線駆動回路１０
１は、制御線ＣＨの信号切替により、正極性のパルスま
たは負極性のパルスを切り替えて出力する。ｎ型ＴＦＴ
Ｔｎ１〜Ｔｎ４及びｐ型ＴＦＴＴｐ１〜Ｔｐ４のゲート
は、それぞれ図示するように第一実施例と同様にキャパ
シタを介して走査線Ｇ１〜Ｇ４の一端に接続される。ｎ
型ＴＦＴＴｎ１〜Ｔｎ４のソースは、基準電圧ＧＮＤに
共通接続される。またドレインは端子ＳＥＮａ及び抵抗
Ｒｎを介して基準電圧ＶＣＣに接続される。一方、ｐ型
ＴＦＴＴｐ１〜Ｔｐ４のソースは基準電圧ＶＣＣに接続
され、ドレインは端子ＳＥＮｂ及び抵抗Ｒｐを介して基
準電圧ＧＮＤに接続される。
１は、制御線ＣＨの信号切替により、正極性のパルスま
たは負極性のパルスを切り替えて出力する。ｎ型ＴＦＴ
Ｔｎ１〜Ｔｎ４及びｐ型ＴＦＴＴｐ１〜Ｔｐ４のゲート
は、それぞれ図示するように第一実施例と同様にキャパ
シタを介して走査線Ｇ１〜Ｇ４の一端に接続される。ｎ
型ＴＦＴＴｎ１〜Ｔｎ４のソースは、基準電圧ＧＮＤに
共通接続される。またドレインは端子ＳＥＮａ及び抵抗
Ｒｎを介して基準電圧ＶＣＣに接続される。一方、ｐ型
ＴＦＴＴｐ１〜Ｔｐ４のソースは基準電圧ＶＣＣに接続
され、ドレインは端子ＳＥＮｂ及び抵抗Ｒｐを介して基
準電圧ＧＮＤに接続される。
【００３１】次に上記の構成を用いた走査線の断線・短
絡検査方法を説明する。走査線駆動回路１０１は、制御
線ＳＴからの入力信号に応じて検査モードに設定され
る。このとき、走査線駆動回路１０１は走査線Ｇ１〜Ｇ
４に順次走査パルスを出力する。尚前述したとおり、制
御線ＣＨからの入力信号によって、走査パルスの極性は
切り替えることができる。
絡検査方法を説明する。走査線駆動回路１０１は、制御
線ＳＴからの入力信号に応じて検査モードに設定され
る。このとき、走査線駆動回路１０１は走査線Ｇ１〜Ｇ
４に順次走査パルスを出力する。尚前述したとおり、制
御線ＣＨからの入力信号によって、走査パルスの極性は
切り替えることができる。
【００３２】（１）走査線が正常な場合 図８は、表示パネルが正常な状態における検査回路入力
及び出力信号のタイミングチャートを示す。まず走査線
Ｇ１にパルスが印加されていない状態では、ＴＦＴＴｎ
１〜Ｔｎ４はオフであり、端子ＳＥＮａの出力はＨＩＧ
Ｈとなる。一方この状態でＴＦＴＴｐ１〜Ｔｐ４はオフ
であるから端子ＳＥＮｂの出力はＬＯＷとなる。
及び出力信号のタイミングチャートを示す。まず走査線
Ｇ１にパルスが印加されていない状態では、ＴＦＴＴｎ
１〜Ｔｎ４はオフであり、端子ＳＥＮａの出力はＨＩＧ
Ｈとなる。一方この状態でＴＦＴＴｐ１〜Ｔｐ４はオフ
であるから端子ＳＥＮｂの出力はＬＯＷとなる。
【００３３】次に走査線Ｇ１に正極性のパルスが印加さ
れると、ＴＦＴＴｎ１はオンとなり、端子ＳＥＮａの出
力はＬＯＷになる。一方ＴＦＴＴｐ１はオフのままであ
るから、端子ＳＥＮｂはＬＯＷのままである。以下、順
次走査線Ｇ２〜Ｇ４に正極性のパルスが印可されると、
ＴＦＴＴｎ２〜Ｔｎ４は順次オンとなり、その際端子Ｓ
ＥＮａの出力はＬＯＷとなる。
れると、ＴＦＴＴｎ１はオンとなり、端子ＳＥＮａの出
力はＬＯＷになる。一方ＴＦＴＴｐ１はオフのままであ
るから、端子ＳＥＮｂはＬＯＷのままである。以下、順
次走査線Ｇ２〜Ｇ４に正極性のパルスが印可されると、
ＴＦＴＴｎ２〜Ｔｎ４は順次オンとなり、その際端子Ｓ
ＥＮａの出力はＬＯＷとなる。
【００３４】次に、走査線Ｇ１に負極性のパルスが印可
されると、ＴＦＴＴｐ１はオンとなり、端子ＳＥＮｂの
出力はＨＩＧＨとなる。一方ＴＦＴＴｎ１はオフのまま
であり、端子ＳＥＮａの出力はＨＩＧＨのままである。
以下順次、走査線Ｇ２〜Ｇ４に負極性のパルスが印加さ
れると、ＴＦＴＴｐ２〜Ｔｐ４は順次オンとなり、その
際端子ＳＥＮｂの出力はＬＯＷとなる。
されると、ＴＦＴＴｐ１はオンとなり、端子ＳＥＮｂの
出力はＨＩＧＨとなる。一方ＴＦＴＴｎ１はオフのまま
であり、端子ＳＥＮａの出力はＨＩＧＨのままである。
以下順次、走査線Ｇ２〜Ｇ４に負極性のパルスが印加さ
れると、ＴＦＴＴｐ２〜Ｔｐ４は順次オンとなり、その
際端子ＳＥＮｂの出力はＬＯＷとなる。
【００３５】（２）走査線が異常な場合 図９は、走査線Ｇ３の電位が短絡欠陥により電位ＨＩＧ
Ｈに固定された状態における検査回路の入出力を示す。
この状態ではＴＦＴＴｎ３は常時ＯＮとなるため、端子
ＳＥＮａはＬＯＷを維持する。従って走査線Ｇ１〜Ｇ４
に正極性の走査パルスを印加しても、端子ＳＥＮａの出
力は図８に示す正常状態の場合と同じとなるため、異常
を検出することができない。
Ｈに固定された状態における検査回路の入出力を示す。
この状態ではＴＦＴＴｎ３は常時ＯＮとなるため、端子
ＳＥＮａはＬＯＷを維持する。従って走査線Ｇ１〜Ｇ４
に正極性の走査パルスを印加しても、端子ＳＥＮａの出
力は図８に示す正常状態の場合と同じとなるため、異常
を検出することができない。
【００３６】次いで走査線Ｇ１〜Ｇ４に負極性の走査パ
ルスを印加すると、走査線Ｇ３に走査パルスが印加され
る期間、Ｇ３は電位ＨＩＧＨに固定されているため、Ｔ
ＦＴＴｐ３はオフのままとなる。従って端子ＳＥＮｂの
出力はＬＯＷとなり、走査線Ｇ３に短絡欠陥などの異常
があることが検出できる。
ルスを印加すると、走査線Ｇ３に走査パルスが印加され
る期間、Ｇ３は電位ＨＩＧＨに固定されているため、Ｔ
ＦＴＴｐ３はオフのままとなる。従って端子ＳＥＮｂの
出力はＬＯＷとなり、走査線Ｇ３に短絡欠陥などの異常
があることが検出できる。
【００３７】また、走査線のひとつが断線などにより電
位ＬＯＷに固定された場合は、走査線Ｇ１〜Ｇ４に正極
性の走査パルスを印加したとき、端子ＳＥＮａがＬＯＷ
状態となるので、欠陥の有無を検出することができる。
また、不完全なパルスあるいは振幅が小さいパルスがＴ
ＦＴＴｎ１〜Ｔｎ４、Ｔｐ１〜Ｔｐ４に印加された場合
は、端子ＳＥＮａ、ＳＥＮｂの出力電圧または電流を測
定することにより、不良の有無を検出することができ
る。
位ＬＯＷに固定された場合は、走査線Ｇ１〜Ｇ４に正極
性の走査パルスを印加したとき、端子ＳＥＮａがＬＯＷ
状態となるので、欠陥の有無を検出することができる。
また、不完全なパルスあるいは振幅が小さいパルスがＴ
ＦＴＴｎ１〜Ｔｎ４、Ｔｐ１〜Ｔｐ４に印加された場合
は、端子ＳＥＮａ、ＳＥＮｂの出力電圧または電流を測
定することにより、不良の有無を検出することができ
る。
【００３８】（３）ＴＦＴＴｎ１〜Ｔｎ４またはＴＦＴ
Ｔｐ１〜Ｔｐ４が異常なとき まず、ＴＦＴＴｎ１〜Ｔｎ４のいずれかが破損して短絡
している場合、破損したＴＦＴは常にオン状態となるた
め、端子ＳＥＮａの出力は常にＬＯＷとなる。従って、
端子ＳＥＮｂの出力により走査線の異常を検出すること
ができる。ＴＦＴＴｐ１〜Ｔｐ４のいずれかが短絡して
いる場合は、同様に端子ＳＥＮａの出力により走査線の
異常を検出することができる。
Ｔｐ１〜Ｔｐ４が異常なとき まず、ＴＦＴＴｎ１〜Ｔｎ４のいずれかが破損して短絡
している場合、破損したＴＦＴは常にオン状態となるた
め、端子ＳＥＮａの出力は常にＬＯＷとなる。従って、
端子ＳＥＮｂの出力により走査線の異常を検出すること
ができる。ＴＦＴＴｐ１〜Ｔｐ４のいずれかが短絡して
いる場合は、同様に端子ＳＥＮａの出力により走査線の
異常を検出することができる。
【００３９】つぎに、ＴＦＴＴｎ１〜Ｔｎ４のいずれか
に開放欠陥が生じている場合を想定する。例えばＴＦＴ
Ｔｎ１に欠陥があるとき、端子ＳＥＮａは電位ＨＩＧＨ
に固定され、走査線Ｇ１が断線しているときと同様の異
常が検出される。このとき、端子ＳＥＮｂにより走査線
Ｇ１が正常であることが検知されれば、ＴＦＴＴｎ１が
破損していると判定される。
に開放欠陥が生じている場合を想定する。例えばＴＦＴ
Ｔｎ１に欠陥があるとき、端子ＳＥＮａは電位ＨＩＧＨ
に固定され、走査線Ｇ１が断線しているときと同様の異
常が検出される。このとき、端子ＳＥＮｂにより走査線
Ｇ１が正常であることが検知されれば、ＴＦＴＴｎ１が
破損していると判定される。
【００４０】同様に、ＴＦＴＴｐ１〜Ｔｐ４のいずれか
に開放欠陥が生じている場合も、端子ＳＥＮａ及びＳＥ
Ｎｂの出力を調べることにより、異常の生じた部位を反
転することが可能となる。また上記の検査回路を信号線
に対して具備することにより、信号線の断線・短絡検査
を行うことができる。
に開放欠陥が生じている場合も、端子ＳＥＮａ及びＳＥ
Ｎｂの出力を調べることにより、異常の生じた部位を反
転することが可能となる。また上記の検査回路を信号線
に対して具備することにより、信号線の断線・短絡検査
を行うことができる。
【００４１】（実施例８）図１０は、本発明の第８実施
例の液晶ディスプレイを示す。図１０は、実施例７と同
様の構成の検査回路を走査線駆動回路及び信号線駆動回
路の出力検査に適用した例である。即ち、検査回路部１
１４Ｇとマトリクス表示部の走査線ＧＧ１〜ＧＧ４との
間には、ＴＦＴＴｗ１〜Ｔｗ４からなるスイッチ回路１
０６が配置される。このスイッチ回路１０６は、実施例
２のスイッチ回路と同様に走査線駆動回路出力の検査時
に検査回路部と走査線との電気的接続を切り離す役割を
果たす。また信号線駆動回路のパルス発生回路１０７と
サンプリング回路Ｔｖ１〜Ｔｖ４の間には、同じく実施
例７と同様の回路構成の検査回路が挿入されている。
例の液晶ディスプレイを示す。図１０は、実施例７と同
様の構成の検査回路を走査線駆動回路及び信号線駆動回
路の出力検査に適用した例である。即ち、検査回路部１
１４Ｇとマトリクス表示部の走査線ＧＧ１〜ＧＧ４との
間には、ＴＦＴＴｗ１〜Ｔｗ４からなるスイッチ回路１
０６が配置される。このスイッチ回路１０６は、実施例
２のスイッチ回路と同様に走査線駆動回路出力の検査時
に検査回路部と走査線との電気的接続を切り離す役割を
果たす。また信号線駆動回路のパルス発生回路１０７と
サンプリング回路Ｔｖ１〜Ｔｖ４の間には、同じく実施
例７と同様の回路構成の検査回路が挿入されている。
【００４２】本実施例においても、実施例７における走
査線の検査方法と同様にして、走査線駆動回路１０１の
出力Ｇ１〜Ｇ４を正負極性で切り替えて順次検査用トラ
ンジスタＴＦＴＴｎ１〜Ｔｎ４及びＴＦＴＴｐ１〜Ｔｐ
４のゲートに入力し、端子ＳＥＮａ及び端子ＳＥＮｂの
出力を検出することにより、走査線駆動回路出力及び検
査回路部の不良を判定することができる。
査線の検査方法と同様にして、走査線駆動回路１０１の
出力Ｇ１〜Ｇ４を正負極性で切り替えて順次検査用トラ
ンジスタＴＦＴＴｎ１〜Ｔｎ４及びＴＦＴＴｐ１〜Ｔｐ
４のゲートに入力し、端子ＳＥＮａ及び端子ＳＥＮｂの
出力を検出することにより、走査線駆動回路出力及び検
査回路部の不良を判定することができる。
【００４３】（実施例９）図１１は、本発明の第９実施
例の液晶ディスプレイを示す。本実施例は、実施例１及
び実施例２の検査回路を組み合わせたものであり、図示
するように、走査線駆動回路の出力側及びこれと反対側
の走査線端部に検査回路を配置したものである。走査線
駆動回路の出力検査時には、制御線ＳＷ１に信号ＨＩＧ
Ｈを入力して駆動回路と走査線を切り離し、実施例２の
方法にしたがって駆動回路１０１の出力を検査する。走
査線検査時は制御線ＳＷ１に信号ＬＯＷを入力して駆動
回路の出力を走査線Ｇ１〜Ｇ４に接続し、実施例１の方
法にしたがって走査線を検査する。
例の液晶ディスプレイを示す。本実施例は、実施例１及
び実施例２の検査回路を組み合わせたものであり、図示
するように、走査線駆動回路の出力側及びこれと反対側
の走査線端部に検査回路を配置したものである。走査線
駆動回路の出力検査時には、制御線ＳＷ１に信号ＨＩＧ
Ｈを入力して駆動回路と走査線を切り離し、実施例２の
方法にしたがって駆動回路１０１の出力を検査する。走
査線検査時は制御線ＳＷ１に信号ＬＯＷを入力して駆動
回路の出力を走査線Ｇ１〜Ｇ４に接続し、実施例１の方
法にしたがって走査線を検査する。
【００４４】（実施例１０）図１２は、本発明の第１０
実施例の液晶ディスプレイを示す。本実施例は、実施例
５の検査回路と実施例６の検査回路を組み合わせて用い
たものである。この回路構成においても、実施例９と同
様に、スイッチ回路１０６の切替により駆動回路出力の
検査と走査線の検査を行うことができる。
実施例の液晶ディスプレイを示す。本実施例は、実施例
５の検査回路と実施例６の検査回路を組み合わせて用い
たものである。この回路構成においても、実施例９と同
様に、スイッチ回路１０６の切替により駆動回路出力の
検査と走査線の検査を行うことができる。
【００４５】（実施例１１）図１３は、本発明の第１１
実施例の液晶ディスプレイを示す。本実施例は、実施例
５の検査回路において、端子ＳＥＮａの位置を変更した
ものである。端子ＳＥＮａは、検査用ＴＦＴに接続され
た複数のキャパシタＣｙ１〜Ｃｙ４が共通に電位ＶＣＣ
に接続される電源ライン上に配置される。この構成を用
いて、実施例５と同様に走査線の異常を検出することが
できる。また図１４は、実施例６の検査回路において、
端子ＳＥＮａの位置を変更したものである。この構成を
用いて、実施例６と同様に走査線駆動回路出力の異常を
検出することができる。
実施例の液晶ディスプレイを示す。本実施例は、実施例
５の検査回路において、端子ＳＥＮａの位置を変更した
ものである。端子ＳＥＮａは、検査用ＴＦＴに接続され
た複数のキャパシタＣｙ１〜Ｃｙ４が共通に電位ＶＣＣ
に接続される電源ライン上に配置される。この構成を用
いて、実施例５と同様に走査線の異常を検出することが
できる。また図１４は、実施例６の検査回路において、
端子ＳＥＮａの位置を変更したものである。この構成を
用いて、実施例６と同様に走査線駆動回路出力の異常を
検出することができる。
【００４６】（実施例１２）図１５は、本発明の第１２
実施例を示す。本実施例は、特に信号線駆動回路出力の
検査に本発明を適用したものであり、図１５は信号線駆
動回路の部分回路図を示す。本実施例は、パルス発生回
路１０７から出力される各々の出力Ｓ１〜Ｓ４により、
それぞれ二本の信号線を駆動するものである。例えば、
出力Ｓ１はサンプルホールド回路１０８を構成するサン
プリングスイッチＴｖ１１及びＴｖ１２のゲートに入力
される。一方ＴＦＴＴｖ１１及びＴＦＴＴｖ１２のドレ
インは、それぞれ異なる映像信号バスに接続されてい
る。したがってＴＦＴＴｖ１及びＴｖ２は同一タイミン
グで映像信号をサンプリングするが、信号線Ｄ１、Ｄ２
には独立の情報が書き込まれる。
実施例を示す。本実施例は、特に信号線駆動回路出力の
検査に本発明を適用したものであり、図１５は信号線駆
動回路の部分回路図を示す。本実施例は、パルス発生回
路１０７から出力される各々の出力Ｓ１〜Ｓ４により、
それぞれ二本の信号線を駆動するものである。例えば、
出力Ｓ１はサンプルホールド回路１０８を構成するサン
プリングスイッチＴｖ１１及びＴｖ１２のゲートに入力
される。一方ＴＦＴＴｖ１１及びＴＦＴＴｖ１２のドレ
インは、それぞれ異なる映像信号バスに接続されてい
る。したがってＴＦＴＴｖ１及びＴｖ２は同一タイミン
グで映像信号をサンプリングするが、信号線Ｄ１、Ｄ２
には独立の情報が書き込まれる。
【００４７】またパルス発生回路の出力Ｓ１〜Ｓ４に対
し、実施例２と同様に検査用ＴＦＴＴｔ１〜Ｔｔ４が配
置されており、さらにサンプリング回路１０８の出力に
対して検査用ＴＦＴＴｔ１１〜Ｔｔ４２が配置されてい
る。この構成において、サンプリングスイッチＴｖ１１
〜Ｔｖ４２から信号が出力されると、実施例１の方法に
したがってサンプリングスイッチ出力の検査がなされ
る。このとき、二本の映像信号バスに互いに異なる位相
で信号を入力すれば、各々のサンプリングスイッチの出
力を時分割に検出することが可能となる。
し、実施例２と同様に検査用ＴＦＴＴｔ１〜Ｔｔ４が配
置されており、さらにサンプリング回路１０８の出力に
対して検査用ＴＦＴＴｔ１１〜Ｔｔ４２が配置されてい
る。この構成において、サンプリングスイッチＴｖ１１
〜Ｔｖ４２から信号が出力されると、実施例１の方法に
したがってサンプリングスイッチ出力の検査がなされ
る。このとき、二本の映像信号バスに互いに異なる位相
で信号を入力すれば、各々のサンプリングスイッチの出
力を時分割に検出することが可能となる。
【００４８】図１６は、サンプリングスイッチ出力の検
査回路構成を変更したものである。即ち図１５の構成に
おいては、各々のサンプリングスイッチ出力に対応して
検査用ＴＦＴＴｔ１１〜Ｔｔ４２が並列に配置されてい
るが、図１６の構成においては、隣接する検査用ＴＦＴ
（例えばＴｔ１１とＴｔ１２）とは互いに直列接続され
ている。この構成によれば、サンプリングスイッチＴｖ
１１とＴｖ１２の出力を一括して検査ＴＦＴにより検出
することとなる。
査回路構成を変更したものである。即ち図１５の構成に
おいては、各々のサンプリングスイッチ出力に対応して
検査用ＴＦＴＴｔ１１〜Ｔｔ４２が並列に配置されてい
るが、図１６の構成においては、隣接する検査用ＴＦＴ
（例えばＴｔ１１とＴｔ１２）とは互いに直列接続され
ている。この構成によれば、サンプリングスイッチＴｖ
１１とＴｖ１２の出力を一括して検査ＴＦＴにより検出
することとなる。
【００４９】尚上記の構成は、同一タイミングでサンプ
リング動作するサンプリングスイッチが２個の場合を例
示するものであるが、本発明はこれに限られるものでは
なく、さらに多数のサンプリングスイッチを同一タイミ
ングで駆動してもよい。このとき、映像信号バスのは同
時に駆動されるサンプリングスイッチの個数に対応して
増設される。
リング動作するサンプリングスイッチが２個の場合を例
示するものであるが、本発明はこれに限られるものでは
なく、さらに多数のサンプリングスイッチを同一タイミ
ングで駆動してもよい。このとき、映像信号バスのは同
時に駆動されるサンプリングスイッチの個数に対応して
増設される。
【００５０】以上の各実施例においては、４×４マトリ
クスの液晶ディスプレイを例にあげて説明したが、本発
明の適用範囲はこれに限られるものではなく、Ｎ×Ｍ型
のマトリクス型表示装置に適用可能であることはいうま
でもない。また各実施例の検査回路は、適宜組み合わせ
て用いることができる。また同一機能の検査回路を複数
系統設けてもよい。
クスの液晶ディスプレイを例にあげて説明したが、本発
明の適用範囲はこれに限られるものではなく、Ｎ×Ｍ型
のマトリクス型表示装置に適用可能であることはいうま
でもない。また各実施例の検査回路は、適宜組み合わせ
て用いることができる。また同一機能の検査回路を複数
系統設けてもよい。
【００５１】また検査回路を構成するＴＦＴ、抵抗素子
及び駆動回路を構成するシフトレジスタ、サンプリング
スイッチ等の素子は、ポリシリコンＴＦＴによりマトリ
クス表示部の画素ＴＦＴと同一基板上に共通工程で作製
することができる。
及び駆動回路を構成するシフトレジスタ、サンプリング
スイッチ等の素子は、ポリシリコンＴＦＴによりマトリ
クス表示部の画素ＴＦＴと同一基板上に共通工程で作製
することができる。
【００５２】
【発明の効果】本発明によれば、液晶ディスプレイの大
容量化、高精細化に対応して配線または駆動回路出力の
検査を容易に行うことができる。
容量化、高精細化に対応して配線または駆動回路出力の
検査を容易に行うことができる。
【図１】本発明の第１実施例に係る液晶ディスプレイの
等価回路図を示す。
等価回路図を示す。
【図２】本発明の第２実施例に係る液晶ディスプレイの
等価回路図を示す。
等価回路図を示す。
【図３】本発明の第３実施例に係る液晶ディスプレイの
等価回路図を示す。
等価回路図を示す。
【図４】本発明の第４実施例に係る液晶ディスプレイの
等価回路図を示す。
等価回路図を示す。
【図５】本発明の第５実施例に係る液晶ディスプレイの
等価回路図を示す。
等価回路図を示す。
【図６】本発明の第６実施例に係る液晶ディスプレイの
等価回路図を示す。
等価回路図を示す。
【図７】本発明の第７実施例に係る液晶ディスプレイの
等価回路図を示す。
等価回路図を示す。
【図８】本発明の第７実施例における検査回路の入出力
のタイミングチャートを示す。
のタイミングチャートを示す。
【図９】本発明の第７実施例における検査回路の入出力
のタイミングチャートを示す。
のタイミングチャートを示す。
【図１０】本発明の第８実施例における液晶ディスプレ
イの等価回路図を示す。
イの等価回路図を示す。
【図１１】本発明の第９実施例における液晶ディスプレ
イの等価回路図を示す。
イの等価回路図を示す。
【図１２】本発明の第１０実施例における液晶ディスプ
レイの等価回路図を示す。
レイの等価回路図を示す。
【図１３】本発明の第１１実施例における液晶ディスプ
レイの等価回路図を示す。
レイの等価回路図を示す。
【図１４】図１３の液晶ディスプレイの変形例を示す。
【図１５】本発明の第１２実施例における液晶ディスプ
レイの等価回路図を示す。
レイの等価回路図を示す。
【図１６】図１５の液晶ディスプレイの変形例を示す。
１０１…走査線駆動回路 １０２…信号線駆動回路 １０３…マトリクス表示部 １０４…走査線検査部 １０５…走査線駆動回路検査部 １０６…スイッチ部 １０７…パルス発生回路 １０８…サンプリング部 １０９…信号線検査部 １１０…信号線駆動回路検査部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０９Ｆ 9/35 ３０５ Ｇ０９Ｆ 9/35 ３０５
Claims (17)
- 【請求項１】 基板上に形成され、一端に駆動信号が供
給される複数の走査線及び複数の信号線と、これら走査
線及び信号線の交点部分に配置された駆動用トランジス
タを介して前記信号線と接続された画素電極を含み、画
像表示を行うマトリクス表示部と、 各々の前記走査線又は前記信号線にゲートが接続され、
ソース及びドレインがそれぞれ外部電圧が供給される共
通配線に接続された複数の検査用トランジスタと、 前記各走査線又は前記信号線と、前記共通配線の少なく
とも一方との間に挿入された容量素子を具備することを
特徴とする表示装置。 - 【請求項２】 前記容量素子は、前記走査線又は信号線
と前記検査用トランジスタのゲートとの間に挿入される
ことを特徴とする請求項１記載の表示装置。 - 【請求項３】 前記容量素子は、前記ソースまたはドレ
インと前記共通配線との間に挿入されることを特徴とす
る請求項１記載の表示装置。 - 【請求項４】 前記検査用トランジスタ及び容量素子
は、前記駆動用トランジスタと同一工程中に前記基板上
に形成されることを特徴とする請求項１記載の表示装
置。 - 【請求項５】 前記共通配線のうち一方の終端部と前記
外部電圧源との間には可変抵抗素子が挿入されることを
特徴とする請求項１記載の表示装置。 - 【請求項６】 基板上に形成され、タイミング制御回路
を具備する走査線駆動回路と、前記走査線駆動回路から
出力される走査信号が供給される複数の走査線と、複数
の信号線と、これら走査線及び信号線の交点部分に配置
された駆動用トランジスタを介して前記信号線と接続さ
れた画素電極を含み、画像表示を行うマトリクス表示部
と、 前記走査線駆動回路と前記マトリクス表示部との間に配
置され、各々の前記走査線にゲートが接続され、ソース
及びドレインがそれぞれ外部電圧が供給される共通配線
に接続された複数の検査用トランジスタと、 前記各走査線と、前記共通配線の少なくとも一方との間
に挿入された容量素子を具備することを特徴とする表示
装置。 - 【請求項７】 前記走査線と前記検査用トランジスタの
ゲートとの接続部と前記マトリクス表示部との間にスイ
ッチング素子が配置されていることを特徴とする請求項
６記載の表示装置。 - 【請求項８】 基板上に形成され、タイミング制御回路
及び該タイミング制御回路から並列に出力される出力信
号に基づき画像信号をサンプリングする複数のサンプリ
ングスイッチを有するサンプリング回路を具備する信号
線駆動回路と、前記信号線駆動回路から主強くされる画
像信号が供給される複数の信号線と、複数の走査線と、
これら走査線及び信号線の交点部分に配置された駆動用
トランジスタを介して前記信号線と接続された画素電極
を含み、画像表示を行うマトリクス表示部と、 前記タイミング制御回路と前記サンプリング回路との間
に配置され、前記タイミング制御回路の各々の並列出力
にゲートが接続され、ソース及びドレインがそれぞれ外
部電圧が供給される共通配線に接続された複数の検査用
トランジスタと、 前記各信号線と、前記共通配線の少なくとも一方との間
に挿入された容量素子を具備することを特徴とする表示
装置。 - 【請求項９】 隣接する複数の前記サンプリングスイッ
チからなるスイッチブロックには共通の前記タイミング
制御回路出力が接続されるとともに、各々の前記サンプ
リングスイッチの出力にゲートが接続された複数の第二
の検査用トランジスタを有し、前記スイッチブロック内
において前記第二の検査用トランジスタは直列接続され
ていることを特徴とする請求項８記載の表示装置。 - 【請求項１０】隣接する複数の前記サンプリングスイッ
チからなるスイッチブロックには共通の前記タイミング
制御回路出力が接続されるとともに、各々の前記サンプ
リングスイッチの出力にゲートが接続され、ソース及び
ドレインが外部電圧が供給される共通配線に接続された
複数の第二の検査用トランジスタを具備することを特徴
とする請求項８記載の表示装置。 - 【請求項１１】 基板上に形成され、一端に駆動信号が
供給される複数の走査線及び複数の信号線と、これら走
査線及び信号線の交点部分に配置された駆動用トランジ
スタを介して前記信号線と接続された画素電極を含み、
画像表示を行うマトリクス表示部と、 各々の前記走査線又は前記信号線にゲートが接続され、
ソース及びドレインがそれぞれ外部電圧が供給される共
通配線に接続された複数の第一導電型検査用トランジス
タと、 各々の前記走査線又は前記信号線にゲートが接続され、
ソース及びドレインがそれぞれ外部電圧が供給される共
通配線に接続された複数の第二導電型検査用トランジス
タとを具備することを特徴とする表示装置。 - 【請求項１２】 前記各走査線又は前記信号線と、前記
第一導電型検査用トランジスタ又は前記第二導電型検査
用トランジスタに接続された前記共通配線の少なくとも
一方との間に挿入された容量素子を具備することを特徴
とする請求項１１記載の表示装置。 - 【請求項１３】 前記第一導電型検査用トランジスタ及
び第二導電型検査用トランジスタは、前記駆動用トラン
ジスタと同一工程中に前記基板上に形成されることを特
徴とする請求項１１記載の表示装置。 - 【請求項１４】 前記第一導電型検査用トランジスタ又
は第二導電型検査用トランジスタに接続された前記共通
配線のうち一方の終端部と前記外部電圧源との間には可
変抵抗素子が挿入されていることを特徴とする請求項１
１記載の表示装置。 - 【請求項１５】 基板上に形成され、タイミング制御回
路を具備する走査線駆動回路と、前記走査線駆動回路か
ら出力される走査信号が供給される複数の走査線と、複
数の信号線と、これら走査線及び信号線の各交点部分に
配置された駆動用トランジスタを介して前記信号線と接
続された画素電極を含み、画像表示を行うマトリクス表
示部と、 前記走査線駆動回路と前記マトリクス表示部との間に配
置され、各々の前記走査線にゲートが接続され、ソース
及びドレインがそれぞれ外部電圧が供給される共通配線
に接続された複数の第一導電型検査用トランジスタと、 前記走査線駆動回路と前記マトリクス表示部との間に配
置され、各々の前記走査線にゲートが接続され、ソース
及びドレインがそれぞれ外部電圧が供給される共通配線
に接続された複数の第二導電型検査用トランジスタを具
備することを特徴とする表示装置。 - 【請求項１６】 前記走査線と前記第一導電型検査用ト
ランジスタ及び前記第二導電型検査用トランジスタのゲ
ートとの接続部と前記マトリクス表示部との間にスイッ
チング素子が配置されていることを特徴とする請求項１
５記載の表示装置。 - 【請求項１７】 基板上に形成され、タイミング制御回
路及び該タイミング制御回路から並列に出力される出力
信号に基づき画像信号をサンプリングするサンプリング
回路を具備する信号線駆動回路と、前記信号線駆動回路
から出力される画像信号が供給される複数の信号線と、
複数の走査線と、これら走査線及び信号線の交点部分に
配置された駆動用トランジスタを介して前記信号線と接
続された画素電極を含み、画像表示を行うマトリクス表
示部と、 前記タイミング制御回路と前記サンプリング回路との間
に配置され、前記タイミング制御回路の各々の並列出力
にゲートが接続され、ソース及びドレインがそれぞれ外
部電圧が供給される共通配線に接続された複数の第一導
電型検査用トランジスタと、前記タイミング制御回路と
前記サンプリング回路との間に配置され、前記タイミン
グ制御回路の各々の並列出力にゲートが接続され、ソー
ス及びドレインがそれぞれ外部電圧が供給される共通配
線に接続された複数の第二導電型検査用トランジスタと
を具備することを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147529A JPH1097203A (ja) | 1996-06-10 | 1997-06-05 | 表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-147134 | 1996-06-10 | ||
| JP14713496 | 1996-06-10 | ||
| JP9147529A JPH1097203A (ja) | 1996-06-10 | 1997-06-05 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1097203A true JPH1097203A (ja) | 1998-04-14 |
Family
ID=26477780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9147529A Pending JPH1097203A (ja) | 1996-06-10 | 1997-06-05 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1097203A (ja) |
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1997
- 1997-06-05 JP JP9147529A patent/JPH1097203A/ja active Pending
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