JP3918696B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3918696B2 JP3918696B2 JP2002273119A JP2002273119A JP3918696B2 JP 3918696 B2 JP3918696 B2 JP 3918696B2 JP 2002273119 A JP2002273119 A JP 2002273119A JP 2002273119 A JP2002273119 A JP 2002273119A JP 3918696 B2 JP3918696 B2 JP 3918696B2
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- isolation region
- semiconductor device
- wiring
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、トレンチ分離領域を横切って、ポリシリコン配線が形成される半導体装置の製造方法に関する。
【0002】
【従来の技術】
複合IC等に用いられるCMOSトランジスタにおいては、NチャンネルMOSトランジスタとPチャンネルMOSトランジスタが、通常、トレンチによって絶縁分離される。このNチャンネルMOSトランジスタとPチャンネルMOSトランジスタのゲートを繋ぐポリシリコン配線は、レイアウト面積を小さくするために、トレンチ分離領域を横切って配線される。
【0003】
図5(a)〜(d)に、トレンチ分離領域を横切ってCMOSトランジスタのゲートポリシリコン配線が形成された半導体装置の代表例を示す。図5(a)は、CMOSトランジスタ50が3個形成された半導体装置100の平面図で、図5(b)は図5(a)におけるA−A’の断面図であり、図5(c)は図5(a)におけるB−B’の断面図であり、図5(d)は図5(a)におけるC−C’の断面図である。
【0004】
図5(a)に示す半導体装置100においては、符号3で示したNチャンネルMOSトランジスタ30の形成領域と符号4で示したPチャンネルMOSトランジスタ40の形成領域が、トレンチ分離領域2によって絶縁分離されている。また、CMOSトランジスタ50を構成しているNチャンネルMOSトランジスタ30とPチャンネルMOSトランジスタ40のゲートを繋ぐポリシリコン配線6は、トレンチ分離領域2を横切って配線されている。
【0005】
尚、図5(b)〜(d)において、符号21はトレンチの側壁酸化膜であり、符号22はトレンチの埋め込みポリシリコンである。この側壁酸化膜21と埋め込みポリシリコン22で、トレンチ分離領域2が構成される。また、符号7はポリシリコン配線の酸化膜であり、符号8はLOCOS酸化膜である。
【0006】
【発明が解決しようとする課題】
前記のようにトレンチ分離領域2を横切ってゲートを繋ぐポリシリコン配線6が形成される場合には、ポリシリコン配線6の形成過程で、トレンチ分離領域2の段差部23でポリシリコンのエッチング残り60が生じ易い。このため図5(a)〜(c)に示すように、配線のショート不良が発生する。
【0007】
そこで本発明の目的は、トレンチ分離領域を横切って、ポリシリコン配線が形成される半導体装置であっても、配線のショート不良が発生しない半導体装置の製造方法を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載の半導体装置の製造方法は、半導体基板にトレンチ分離領域が形成され、当該トレンチ分離領域を横切って、n型もしくはp型のいずれか一方の不純物を含有するポリシリコン配線が形成される半導体装置の製造方法であって、前記半導体基板にトレンチを形成し、当該トレンチに側壁酸化膜を形成し、半導体基板の全面にポリシリコンを堆積した後エッチバックしてトレンチ内にポリシリコンを埋め込んでトレンチ分離領域を形成し、当該トレンチ分離領域上にLOCOS酸化膜を形成するトレンチ分離領域形成工程と、前記半導体基板の全面に、ノンドープのポリシリコン膜を形成するポリシリコン膜形成工程と、前記ノンドープのポリシリコン膜の表面に、n型もしくはp型のいずれか一方の不純物を導入する不純物導入工程と、前記不純物導入したポリシリコン膜をホトレジストでマスクした後、当該ホトレジストの開口部に露出するポリシリコン膜を、前記不純物導入工程によって不純物が導入された表面部分が除去されるようにエッチングし、前記トレンチ分離領域を横切って前記ポリシリコン配線のパターンを形成するエッチング工程と、前記配線パターン形成後のポリシリコン膜を熱処理して、前記不純物を拡散させ配線パターンに導電性を付与する拡散工程とを有することを特徴としている。
【0014】
これによれば、ノンドープのポリシリコン膜の表面に導入した不純物を拡散させる工程を、配線パターンを形成するエッチング工程の後にすることにより、エッチング残りのポリシリコンには不純物がほとんど存在せず、高抵抗の状態で残存させることができる。従って、エッチング残りのポリシリコンが存在しても、電流が流れず、ショート不良が発生することはない。
【0015】
請求項2に記載の発明は、前記ポリシリコン配線が、CMOSトランジスタのNチャンネルMOSトランジスタとPチャンネルMOSトランジスタを繋ぐゲート配線であることを特徴としている。
【0016】
これによれば、トレンチ分離領域を横切ることで、NチャンネルMOSトランジスタとPチャンネルMOSトランジスタを繋ぐゲート配線のレイアウト面積を小さくすることができる。またこのゲート配線は、前述のようにショート不良が発生することもない。
【0019】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法を、図に基づいて説明する。
【0020】
(第1の実施形態)
図1(a)〜(d)に、第1実施形態の製造方法によって得られた半導体装置101を示す。図1(a)は、CMOSトランジスタ50が3個形成された半導体装置101の平面図で、図1(b)は図1(a)におけるA−A’の断面図であり、図1(c)は図1(a)におけるB−B’の断面図であり、図1(d)は図1(a)におけるC−C’の断面図である。尚、図5(a)〜(d)に示した従来の半導体装置100と同様の部分については同一の符号を付け、その説明は省略する。
【0021】
本実施形態の半導体装置101においては、図5(a)〜(c)で示した従来のトレンチ分離領域2の段差部23で生じていたポリシリコンのエッチング残り60が、ポリシリコン配線6とは極性が逆の反転層61に転換されている。例えば、ポリシリコン配線6がn型の場合には、p型の不純物であるボロン(B)をイオン注入することによって、p型の反転層61に転換する。また、図5(a)〜(c)のエッチング残り60の反転層61への転換に伴い、ゲートを繋ぐポリシリコン配線6の一部も、表面が反転層62に転換されている。
【0022】
以上のように形成した半導体装置101においては、図1(b)に示すポリシリコン配線6と反転層61,62の境界部63に、PN接合が形成される。このPN接合63は、逆バイアスすることで、エッチング残りの反転層61に電流がほとんど流れないようにすることができる。これによって隣り合ったポリシリコン配線6同士を電気的に分離することができ、エッチング残りのポリシリコンが存在しても、ショート不良が発生することはない。
【0023】
尚、PN接合は、逆バイアス時にある電圧以上になるとブレークダウンを起こすので、ポリシリコン配線6に印加される電圧に合わせて、ブレークダウン電圧を設定する必要がある。例えばポリシリコン配線6に5Vの電圧が印加される場合には、余裕をもって10Vでブレークダウンするように、イオン注入のドーズ量を1×1015/cm2以上に調整する。
【0024】
次に、図1(a)〜(d)に示す半導体装置101の製造方法を、図2(a)〜(d)及び図3(a),(a’)〜(d),(d’)に示す工程別断面図を用いて説明する。
【0025】
図2(a)〜(d)に示す図は、各々、図1(c)もしくは図1(d)に対応した部位での工程別の拡大断面図である。図2(a)〜(d)に示した各工程では、図1(c)と図1(d)に対応した部位は同様の断面構造となるため、図1(c)に対応した部位の断面図のみを示した。また、図3(a),(a’)〜(d),(d’)に示す図は、図3(a)〜(d)が図1(c)に対応した部位での工程別の断面図で、図3(a’)〜(d’)が図1(d)に対応した部位での工程別の断面図である。
【0026】
最初に、図2(a)に示すように、シリコン(Si)基板1を準備し、Si基板1を所定の開口部を有するホトレジスト(図示を省略)でマスクした後、ドライエッチングでトレンチ20を形成する。エッチング後に、CDE(Chemical Dry Etching)でトレンチ20の角を丸くし、1000℃でアニールして、エッチングダメージを回復する。
【0027】
次に、トレンチ20を周囲から電気的に絶縁するために、側壁酸化膜21を形成する。側壁酸化膜21は、1050℃で熱酸化して形成し、厚さは5000Åとする。
【0028】
次に、図2(b)に示すように、全面にポリシリコン22を堆積した後、エッチバックして余分なポリシリコンを除去して、トレンチ20にポリシリコン22を埋め込む。これにより、側壁酸化膜21と埋め込みポリシリコン22で構成されるトレンチ分離領域2が形成される。
【0029】
次に、図2(c)に示すように、NチャンネルMOSトランジスタの形成領域3とPチャンネルMOSトランジスタの形成領域4におけるウェルのイオン注入を行なった後、LOCOS酸化膜8を形成する。LOCOS酸化膜8の形成は通常用いられる一般的な方法により行なうが、この時、下に側壁酸化膜21が形成された部分は酸化速度が遅いので、酸化膜が薄くなり、図のようにLOCOS酸化膜8に段差部23が形成される。段差部23の段差dは、約6500Åである。
【0030】
次に、図2(d)に示すように、リン(P)をドープしたn型のポリシリコン膜6を形成する。ポリシリコン膜6の平面部の厚さaは約3700Åで、段差部23の厚さbは約5000Åになる。
【0031】
次に、図3(a),(a’)に示すように、ポリシリコン膜6を所定の開口部を有するホトレジスト(図示を省略)でマスクした後、ドライエッチングしてパターニングし、ゲートポリシリコン配線6を形成する。(a)は図1(c)に対応したレジストで覆われていない部位であり、(a’)は図1(d)に対応したレジストで覆われた部位である。この時のエッチングについては、レジストの後退を考慮して、オーバーエッチング量が、15〜20%に設定される。このため、図3(a)に示すように、トレンチ分離領域2の段差部23に、560〜745Åの厚さで、ポリシリコンのエッチング残り60が生じる。
【0032】
次に、図3(b),(b’)に示すように、ポリシリコンを熱酸化して、約1000Åの酸化膜7を形成する。熱酸化時には酸化膜厚の半分のSiが使われるので、図3(a)のポリシリコンのエッチング残り60は全て酸化されずに、図3(b)に示すように60〜245Åの厚さで残存する。この状態は従来の図5(c),(d)に示した状態であり、隣り合ったゲートポリシリコン配線6の間でショートが発生している。
【0033】
次に、図3(c),(c’)に示すように、ホトレジストでマスク9を形成し、高濃度でボロン(B)をイオン注入する。
【0034】
これによって図3(d)に示すように、ポリシリコンのエッチング残り60の極性がp型に転換され、反転層61となる。この時、図3(d’)に示すように、ポリシリコン配線6の一部も、表面が反転層62に転換される。
【0035】
以上のようにして、図1(a)〜(d)に示す半導体装置101が完成する。
【0036】
従って、前述のようにこの半導体装置101においては、エッチング残りのポリシリコンが反転層61に転換されているため、ポリシリコン配線6と反転層61,62のPN接合を逆バイアスすることで、ショート不良を防止できる。
【0037】
尚、本実施形態の製造方法においては、図3(c),(c’)に示すp型不純物のイオン注入処理工程を、同じ極性である図1(a)のPチャンネルMOSトランジスタ40のソース・ドレインのイオン注入工程と共有化することができる。また、ポリシリコン膜6の初期不純物がp型で、n型不純物をイオン注入してエッチング残りを反転する場合には、図1(a)のNチャンネルMOSトランジスタ30のソース・ドレインのイオン注入工程と共有化することができる。これらの共有化によって、工程数を低減することができる。
【0038】
(第2の実施形態)
第1の実施形態では、ポリシリコン膜のエッチング残りに対して、ポリシリコン膜が含有する不純物と逆極性の不純物をイオン注入することで、ショート不良を防止する半導体装置の製造方法を示した。第2の実施形態は、ポリシリコン膜のエッチング残りに対して、酸素をイオン注入する半導体装置の製造方法に関する。
【0039】
第1実施形態の図3(c),(c’)に示したイオン注入処理工程において、ポリシリコン膜6が含有する不純物と逆極性の不純物をイオン注入する代わりに、酸素(O)をイオン注入する。これによって、図1(a)〜(d)に示す反転層61,62を、酸化シリコン層に転換することができる。酸化シリコンは絶縁体であり、反転層61,62は絶縁化される。従って、エッチング残りのポリシリコンが存在しても電流が流れず、ショート不良が発生することがなくなる。
【0040】
(第3の実施形態)
第1および第2の実施形態では、ポリシリコン膜のエッチング残りに対して、イオン注入処理を施すことで、ショート不良を防止する半導体装置の製造方法を示した。第3の実施形態は、イオン注入処理を施すことなく、ポリシリコン膜の処理工程の順序を変えることで、エッチング残りのショート不良を防止する半導体装置の製造方法に関する。
【0041】
本実施形態の半導体装置の製造方法を、図4(a),(b),(c),(c’),(d),(d’)に示す工程別断面図を用いて説明する。尚、第1実施形態の半導体装置の製造方法で示した図2(a)〜(d)及び図3(a),(a’)〜(d),(d’)と同様の部分については同じ符号を付け、その説明は省略する。
【0042】
本実施形態の半導体装置の製造方法では、LOCOS酸化膜8の形成工程までは、第1実施形態の図2(a)〜(c)で示した工程と同様に行なう。
【0043】
次に、図4(a)に示すように、基板の全面にポリシリコン膜63を形成する。第1実施形態の図2(d)ではリン(P)をドープしたn型のポリシリコン膜6を形成したが、本実施形態で最初に形成するポリシリコン膜63は、不純物を含有しないノンドープのポリシリコン膜で、ほぼ絶縁体である。ポリシリコン膜63の厚さについては図2(d)のポリシリコン膜6と同様に設定し、平面部の厚さaが約3700Åで、段差部23の厚さbが約5000Åになる。
【0044】
次に、図4(b)に示すように、ポリシリコン膜63の全面にリン(P)を浅くイオン注入して、ポリシリコン膜63の表面にn型の不純物導入層64を形成する。不純物導入層64の厚さは、1000〜2000Åに設定する。
【0045】
次に、図4(c),(c’)に示すように、第1実施形態の図3(a),(a’)と同様にして、不純物導入層64が形成されたポリシリコン膜63をホトレジスト(図示を省略)でマスクした後、ドライエッチングしてパターニングする。
【0046】
このドライエッチングによって、図4(c’)に示すように、レジストで覆われた部位ではポリシリコン膜63と不純物導入層64がそのまま残存する。一方、レジストで覆われていない部位では、不純物導入層64およびポリシリコン膜63が表面からエッチングされるが、図4(c)に示すように段差部23に、560〜745Åの厚さでポリシリコン膜63のエッチング残りが生じる。但し、エッチング残り63は、前記のノンドープのポリシリコン膜であり、導電性はない。
【0047】
次に、図4(d’)に示すように、パターン形成後の半導体基板を熱処理して、不純物導入層64内のリン(P)をポリシリコン膜63に拡散させ、不純物導入層64とポリシリコン膜63をn型のポリシリコン膜65に転換する。これによって、n型に転換されたポリシリコン膜65が全体として導電性を有するようになり、ゲートポリシリコン配線として利用される。
【0048】
一方、図4(d)に示すように、段差部23に存在するエッチング残り63は、不純物導入層64が存在しないために拡散が起きず、変化しない。従って、導電性も付与されない。
【0049】
以上のように、本実施形態では、ノンドープのポリシリコン膜63の表面に不純物を導入し、導入した不純物の拡散工程を、エッチングして配線パターンを形成した後に実施する。これにより、エッチング残りが生じても、エッチング残りのポリシリコン膜63には不純物がほとんど存在せず、高抵抗の状態で残存させることができる。従って、エッチング残りのポリシリコン膜63が存在しても電流が流れず、ショート不良が発生することはない。
【0050】
(他の実施形態)
上記各実施形態においては、半導体装置にn型のポリシリコン配線を形成する場合の製造方法を示したが、p型のポリシリコン配線を形成する場合も同様の製造方法を用いることができる。但し、第1実施形態でp型のポリシリコン配線を形成する場合には、イオン注入処理工程でn型の不純物をイオン注入し、極性を逆転する必要がある。
【0051】
また上記各実施形態はCMOSトランジスタのゲートを繋ぐポリシリコン配線の場合について示したが、これに限らず、本発明の製造方法はトレンチ分離領域を横切る任意のポリシリコン配線に適用して効果的である。
【図面の簡単な説明】
【図1】本発明における第1実施形態の製造方法によって得られた半導体装置で、(a)は半導体装置の平面図であり、(b)は(a)におけるA−A’の断面図であり、(c)は(a)におけるB−B’の断面図であり、(d)は(a)におけるC−C’の断面図である。
【図2】(a)〜(d)は、本発明における第1実施形態の製造方法を示す工程別拡大断面図である。
【図3】(a),(a’)〜(d),(d’)は、本発明における第1実施形態の製造方法を示す工程別断面図である。
【図4】(a),(b),(c),(c’),(d),(d’)は、本発明における第3実施形態の製造方法を示す工程別断面図である。
【図5】従来の製造方法によって得られた半導体装置で、(a)は半導体装置の平面図であり、(b)は(a)におけるA−A’の断面図であり、(c)は(a)におけるB−B’の断面図であり、(d)は(a)におけるC−C’の断面図である。
【符号の説明】
100,101 半導体装置
1 シリコン(Si)基板
2 トレンチ分離領域
20 トレンチ
21 側壁酸化膜
22 埋め込みポリシリコン
23 段差部
3 NチャンネルMOSトランジスタの形成領域
30 NチャンネルMOSトランジスタ
4 PチャンネルMOSトランジスタの形成領域
40 PチャンネルMOSトランジスタ
50 CMOSトランジスタ
6 ポリシリコン配線
60 エッチング残り
61,62 反転層
63 境界部
7 酸化膜
8 LOCOS酸化膜
Claims (2)
- 半導体基板にトレンチ分離領域が形成され、当該トレンチ分離領域を横切って、n型もしくはp型のいずれか一方の不純物を含有するポリシリコン配線が形成される半導体装置の製造方法であって、
前記半導体基板にトレンチを形成し、当該トレンチに側壁酸化膜を形成し、半導体基板の全面にポリシリコンを堆積した後エッチバックしてトレンチ内にポリシリコンを埋め込んでトレンチ分離領域を形成し、当該トレンチ分離領域上にLOCOS酸化膜を形成するトレンチ分離領域形成工程と、
前記半導体基板の全面に、ノンドープのポリシリコン膜を形成するポリシリコン膜形成工程と、
前記ノンドープのポリシリコン膜の表面に、n型もしくはp型のいずれか一方の不純物を導入する不純物導入工程と、
前記不純物導入したポリシリコン膜をホトレジストでマスクした後、当該ホトレジストの開口部に露出するポリシリコン膜を、前記不純物導入工程によって不純物が導入された表面部分が除去されるようにエッチングし、前記トレンチ分離領域を横切って前記ポリシリコン配線のパターンを形成するエッチング工程と、
前記配線パターン形成後のポリシリコン膜を熱処理して、前記不純物を拡散させ配線パターンに導電性を付与する拡散工程とを有することを特徴とする半導体装置の製造方法。 - 前記ポリシリコン配線が、CMOSトランジスタのNチャンネルMOSトランジスタとPチャンネルMOSトランジスタを繋ぐゲート配線であることを特徴とする請求項1に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002273119A JP3918696B2 (ja) | 2002-09-19 | 2002-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002273119A JP3918696B2 (ja) | 2002-09-19 | 2002-09-19 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004111703A JP2004111703A (ja) | 2004-04-08 |
JP3918696B2 true JP3918696B2 (ja) | 2007-05-23 |
Family
ID=32269958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002273119A Expired - Fee Related JP3918696B2 (ja) | 2002-09-19 | 2002-09-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3918696B2 (ja) |
-
2002
- 2002-09-19 JP JP2002273119A patent/JP3918696B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004111703A (ja) | 2004-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
JP2635809B2 (ja) | 半導体装置及びその製造方法 | |
JP4458442B2 (ja) | Cmosトランジスタ及びその製造方法 | |
JPH02100326A (ja) | 高耐圧mos型半導体装置の製造方法 | |
JP2007201339A (ja) | 半導体装置の製造方法 | |
KR19980018188A (ko) | 비정질화된 폴리실리콘을 사용하는 서브미크론 마이크로일렉트로닉스 응용을 위한 자기 정렬 POCl₃제조 방법 | |
KR920005511B1 (ko) | 반도체장치와 그 제조방법 | |
KR930005508B1 (ko) | 반도체장치 및 그 제조방법 | |
JP3918696B2 (ja) | 半導体装置の製造方法 | |
KR950001955B1 (ko) | 반도체장치와 그 제조방법 | |
JPH10163338A (ja) | 半導体装置とその製造方法 | |
KR20080022275A (ko) | 디이모스 소자의 제조 방법 | |
JP2004235527A (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
JP3038740B2 (ja) | 半導体装置の製造方法 | |
JPH05291573A (ja) | 半導体装置およびその製造方法 | |
JPS63128626A (ja) | 半導体集積回路装置のコンタクト形成方法 | |
JPH09162301A (ja) | 半導体装置とその製造方法 | |
JP3226252B2 (ja) | 半導体装置の製造方法 | |
KR19990057380A (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
JP3212882B2 (ja) | 半導体装置の製造方法 | |
JPH04101433A (ja) | 半導体装置の製造方法 | |
JP3380069B2 (ja) | Mos半導体装置の製造方法 | |
JPH09260590A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2004221483A (ja) | 半導体装置の製造方法 | |
JP2005322730A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041102 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060828 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061220 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070123 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070205 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |