JP3038740B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3038740B2 JP3038740B2 JP1315781A JP31578189A JP3038740B2 JP 3038740 B2 JP3038740 B2 JP 3038740B2 JP 1315781 A JP1315781 A JP 1315781A JP 31578189 A JP31578189 A JP 31578189A JP 3038740 B2 JP3038740 B2 JP 3038740B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に相補型電
界効果トランジスタ（CMOSトランジスタ）とバイポーラ
トランジスタを同一半導体基板上に形成した集積回路
（Bi−CMOS IC）の製造方法に関する。
界効果トランジスタ（CMOSトランジスタ）とバイポーラ
トランジスタを同一半導体基板上に形成した集積回路
（Bi−CMOS IC）の製造方法に関する。
バイポーラトランジスタの高速動作高駆動能力および
CMOSトランジスタの両者の性能を兼ね備え、これらを同
一半導体基板上に形成したBi−CMOS ICは、近年の低消
費電力，高速化の要求から、多くの試みがなされてい
る。
CMOSトランジスタの両者の性能を兼ね備え、これらを同
一半導体基板上に形成したBi−CMOS ICは、近年の低消
費電力，高速化の要求から、多くの試みがなされてい
る。
第３図（ａ）〜（ｉ）に、従来のBi−CMOS ICの製造
方法の工程順断面図を示す。
方法の工程順断面図を示す。
まず、第３図（ａ）に示すように、シリコンからなる
Ｐ型半導体基板１にN+型埋込み領域2,P+型埋込み領域３
を形成し、次いでＮ型エピタキシャル領域４を形成し、
この表面を熱酸化して600〜800Åの膜厚の第１の２酸化
シリコン層５を形成し、選択的にイオン注入することに
よりＮチャネルMOSFET形成領域およびバイポーラトラン
ジスタ絶縁分離領域のためのＰ型ウエル領域６を形成
し、さらに、選択的にイオン注入することによりＰチャ
ネルMOSFET形成領域のためのＮ型ウエル領域７を形成す
る。
Ｐ型半導体基板１にN+型埋込み領域2,P+型埋込み領域３
を形成し、次いでＮ型エピタキシャル領域４を形成し、
この表面を熱酸化して600〜800Åの膜厚の第１の２酸化
シリコン層５を形成し、選択的にイオン注入することに
よりＮチャネルMOSFET形成領域およびバイポーラトラン
ジスタ絶縁分離領域のためのＰ型ウエル領域６を形成
し、さらに、選択的にイオン注入することによりＰチャ
ネルMOSFET形成領域のためのＮ型ウエル領域７を形成す
る。
次に、第３図（ｂ）に示すように、CVD技術を用いて
窒化シリコン層９を第１の２酸化シリコン層５の表面に
付着形成する。さらに、非等方性エンチッグにより素子
分離酸化膜形成予定領域の窒化シリコン層９を選択的に
除去し、熱酸化により素子分離酸化膜10を形成する。
窒化シリコン層９を第１の２酸化シリコン層５の表面に
付着形成する。さらに、非等方性エンチッグにより素子
分離酸化膜形成予定領域の窒化シリコン層９を選択的に
除去し、熱酸化により素子分離酸化膜10を形成する。
次に、第３図（ｃ）に示すように、エッチング技術に
よって窒化シリコン層９を除去し、マスクを用いてＮチ
ャネルMOSFETのスレッシュホルド調整用のイオン注入を
行ない、さらに、例えばフォトレジスト11のようなマス
クを用いてＰチャネルMOSFETのスレッシュホルド調整用
のイオン注入を行なう。
よって窒化シリコン層９を除去し、マスクを用いてＮチ
ャネルMOSFETのスレッシュホルド調整用のイオン注入を
行ない、さらに、例えばフォトレジスト11のようなマス
クを用いてＰチャネルMOSFETのスレッシュホルド調整用
のイオン注入を行なう。
次に、第３図（ｄ）に示すように、エッチング技術に
よって第１の２酸化シリコン層５を除去し、熱酸化によ
り200〜300Åの膜厚のゲート酸化膜12を形成し、バイポ
ーラトランジスタのコレクタ形成予定領域を開口する。
続いて、例えばりんを含むN+型多結晶シリコン層13と、
例えばタングステンシリサイドやモリブデンシリサイド
等のシリサイド層14とをCVD技術により付着形成する。
さらに、マスクを用い公知の非等方性エンチッグによ
り、コレクタ形成予定領域上およびMOSFETのゲート電極
形成予定領域上にシリコン／シリサイド構造を残留形成
する。ここで、ゲート電極を多結晶シリコン層のみで形
成する方法もある。次に、熱処理により、コレクタ形成
予定領域上のN+型多結晶シリコン層13からの熱拡散によ
るN+型コレクタ領域８を形成する。
よって第１の２酸化シリコン層５を除去し、熱酸化によ
り200〜300Åの膜厚のゲート酸化膜12を形成し、バイポ
ーラトランジスタのコレクタ形成予定領域を開口する。
続いて、例えばりんを含むN+型多結晶シリコン層13と、
例えばタングステンシリサイドやモリブデンシリサイド
等のシリサイド層14とをCVD技術により付着形成する。
さらに、マスクを用い公知の非等方性エンチッグによ
り、コレクタ形成予定領域上およびMOSFETのゲート電極
形成予定領域上にシリコン／シリサイド構造を残留形成
する。ここで、ゲート電極を多結晶シリコン層のみで形
成する方法もある。次に、熱処理により、コレクタ形成
予定領域上のN+型多結晶シリコン層13からの熱拡散によ
るN+型コレクタ領域８を形成する。
次に、第３図（ｅ）に示すように、ＰチャネルMOSFET
の低濃度Ｐ型拡散領域15およびＮチャネルMOSFETの低濃
度Ｎ型拡散領域16を、マスクを用いて形成する。続い
て、CVD技術により、2000〜3000Åの膜厚の第２の２酸
化シリコン層18を付着形成する。
の低濃度Ｐ型拡散領域15およびＮチャネルMOSFETの低濃
度Ｎ型拡散領域16を、マスクを用いて形成する。続い
て、CVD技術により、2000〜3000Åの膜厚の第２の２酸
化シリコン層18を付着形成する。
次に、第３図（ｆ）に示すように、公知の非等方性エ
ッチング技術を使用して第２の２酸化シリコン層18をエ
ッチバックし、サイドウォール18aを形成する。
ッチング技術を使用して第２の２酸化シリコン層18をエ
ッチバックし、サイドウォール18aを形成する。
この際、バイポーラトランジスタのＰ型ベース形成予
定領域上,MOSFETの高濃度ソース・ドレイン形成予定領
域（ＰチャネルMOSFETの高濃度Ｐ型拡散領域並びにＮチ
ャネルMOSFETの高濃度Ｎ型拡散領域の形成が予定されて
いる領域）上のゲート酸化膜12も除去される。
定領域上,MOSFETの高濃度ソース・ドレイン形成予定領
域（ＰチャネルMOSFETの高濃度Ｐ型拡散領域並びにＮチ
ャネルMOSFETの高濃度Ｎ型拡散領域の形成が予定されて
いる領域）上のゲート酸化膜12も除去される。
次に、第３図（ｇ）に示すように、バイポーラトラジ
スタのＰ型ベース形成予定領域上,MOSFETの高濃度ソー
ス・ドレイン形成予定領域上に、熱酸化により500〜100
0Åの膜厚の第３の２酸化シリコン層25を形成する。続
いて、マスクを用いたイオン注入により、バイポーラト
ランジスタのＰ型ベース領域17,NチャネルMOSFETの高濃
度Ｎ型拡散領域19,PチャネルMOSFETの高濃度Ｐ型拡散領
域20を形成する。
スタのＰ型ベース形成予定領域上,MOSFETの高濃度ソー
ス・ドレイン形成予定領域上に、熱酸化により500〜100
0Åの膜厚の第３の２酸化シリコン層25を形成する。続
いて、マスクを用いたイオン注入により、バイポーラト
ランジスタのＰ型ベース領域17,NチャネルMOSFETの高濃
度Ｎ型拡散領域19,PチャネルMOSFETの高濃度Ｐ型拡散領
域20を形成する。
次に、第３図（ｈ）に示すように、CVD技術により100
0〜2000Åの膜厚の第４の２酸化シリコン層26を形成す
る。続いて、バイポーラトランジスタのエミッタ拡散窓
をマスクを用いて開口し、例えばりんを含む第２のN+型
多結晶シリコン層22をCVD技術により付着し、マスクを
用いた公知の非等方性エンチッグにより第２のN+型多結
晶シリコン層22がエミッタ拡散窓を覆うように残留形成
する。
0〜2000Åの膜厚の第４の２酸化シリコン層26を形成す
る。続いて、バイポーラトランジスタのエミッタ拡散窓
をマスクを用いて開口し、例えばりんを含む第２のN+型
多結晶シリコン層22をCVD技術により付着し、マスクを
用いた公知の非等方性エンチッグにより第２のN+型多結
晶シリコン層22がエミッタ拡散窓を覆うように残留形成
する。
最後に、第３図（ｉ）に示すように、バイポーラトラ
ンジスタのベースコンタクト領域21およびエミッタ領域
23を形成し、既存の方法による配線形成工程により引き
出し電極28を形成する。
ンジスタのベースコンタクト領域21およびエミッタ領域
23を形成し、既存の方法による配線形成工程により引き
出し電極28を形成する。
上述した従来のBi−CMOS ICの製造方法によれば、第
２の２酸化シリコン層18に非等方性エンチッグによるエ
ッチバックを行なってサイドウォール18aを形成する際
に、サイドウォール形成部分以外の表面から第２の２酸
化シリコン層18を完全に除去しなければならない。
２の２酸化シリコン層18に非等方性エンチッグによるエ
ッチバックを行なってサイドウォール18aを形成する際
に、サイドウォール形成部分以外の表面から第２の２酸
化シリコン層18を完全に除去しなければならない。
サイドウォール形成部分以外の表面から第２の２酸化
シリコン層18をエッチング除去する時間をｘとすると、
第２の２酸化シリコン層18の膜厚のばらつき，エッチン
グのばらつきを考慮して通常1.2x〜1.25xすなわち20％
〜25％のオーバーエッチを行なうが、オーバーエッチ時
にバイポーラトランジスタのＰ型ベース形成予定領域上
およびMOSFETの高濃度ソース・ドレイン形成予定領域上
には200〜300Åの膜厚のゲート酸化膜12しか残っていな
いため、特に、バイポーラトランジスタのＰ型ベース形
成予定領域のシリコン表面が直接非等方性エンチッグに
晒される。
シリコン層18をエッチング除去する時間をｘとすると、
第２の２酸化シリコン層18の膜厚のばらつき，エッチン
グのばらつきを考慮して通常1.2x〜1.25xすなわち20％
〜25％のオーバーエッチを行なうが、オーバーエッチ時
にバイポーラトランジスタのＰ型ベース形成予定領域上
およびMOSFETの高濃度ソース・ドレイン形成予定領域上
には200〜300Åの膜厚のゲート酸化膜12しか残っていな
いため、特に、バイポーラトランジスタのＰ型ベース形
成予定領域のシリコン表面が直接非等方性エンチッグに
晒される。
バイポーラトランジスタのＰ型ベース形成予定領域の
シリコン表面が約10％以上オーバーエッチされると、バ
イポーラトランジスタのエミッタ・ベース間のシリコン
表面におけるリーク電流が増加し、電気特性が大きく劣
化するという欠点がある。
シリコン表面が約10％以上オーバーエッチされると、バ
イポーラトランジスタのエミッタ・ベース間のシリコン
表面におけるリーク電流が増加し、電気特性が大きく劣
化するという欠点がある。
また、今後さらに高集積化が進み、ゲート酸化膜はさ
らに薄膜化する傾向にあるが、このときＰ型ベース形成
予定領域のシリコン表面はさらに大きなダメージを受け
ることになるため、従来の製造方法ではこれ以上ゲート
酸化膜を薄くすることは困難となる。
らに薄膜化する傾向にあるが、このときＰ型ベース形成
予定領域のシリコン表面はさらに大きなダメージを受け
ることになるため、従来の製造方法ではこれ以上ゲート
酸化膜を薄くすることは困難となる。
本発明の目的は、上述のようなバイポーラトランジス
タの電気特性の劣下を引き起すことなしにMOSFETの高集
積化を考慮したBi−CMOS ICを製造可能とする半導体装
置の製造方法を提供することにある。
タの電気特性の劣下を引き起すことなしにMOSFETの高集
積化を考慮したBi−CMOS ICを製造可能とする半導体装
置の製造方法を提供することにある。
本発明の半導体装置の製造方法の第１の態様は、シリ
コンからなる同一の半導体基板にLDD型の第１導電型MOS
電界効果トランジスタとLDD型の第２導電型MOS電界効果
トランジスタとバイポーラトランジスタとを含んでなる
半導体装置の製造方法において、半導体基板の表面に熱
酸化により所定膜厚の第１の２酸化シリコン層を形成
し、選択酸化法により半導体基板の表面の所要の領域に
素子分離酸化膜を形成して、第１導電型MOS電界効果ト
ランジスタ形成予定領域，第２導電型MOS電界効果トラ
ンジスタ形成予定領およびバイポーラトランジスタ形成
予定領域を該半導体基板の表面にそれぞれ画定する工程
と、第２導電型MOS電界効果トランジスタ形成予定領域
およびバイポラトランジスタ形成予定領域を覆う第１の
フォトレジストをマスクにして、第１導電型MOS電界効
果トランジスタ形成予定領域にスレッシュホルド調整用
の第１のイオン注入を行ない、第１導電型MOS電界効果
トランジスタ形成予定領域の第１の２酸化シリコン層を
選択的に除去する工程と、第１のフォトレジストを除去
し、第１導電型MOS電界効果トランジスタの形成予定領
域およびバイポラトランジスタの形成予定領域を覆う第
２のフォトレジストをマスクにして、第２導電型MOS電
界効果トランジスタ形成予定領域にスレッシュホルド調
整用の第２のイオン注入を行ない、第２導電型MOS電界
効果トランジスタ形成予定領域の第１の２酸化シリコン
層を選択的に除去する工程と、第２のフォトレジストを
除去し、熱酸化により第１導電型MOS電界効果トランジ
スタ形成予定領域および第２導電型MOS電界効果トラン
ジスタ形成予定領域にゲート酸化を形成するとともに、
バイポーラトランジスタ形成予定領域に残置した第１の
２酸化シリコン層と半導体基板との界面にもゲート酸化
膜を形成する工程と、バイポーラトランジスタ形成予定
領域におけるコレクタ形成予定領域の第１の２酸化シリ
コン層およびゲート酸化膜を選択的に除去する工程と、
少なくとも底部が高濃度Ｎ型多結晶シリコン層からなる
導電体膜を全面に形成し、第３のフォトレジストをマス
クにした導電体の非等方性エッチングにより第１導電型
MOS電界効果トランジスタおよび第２導電型MOS電界効果
トランジスタの形成予定領域にそれぞれゲート電極を形
成し，コレクタ形成予定領域を覆う部分に導電体膜を残
置し、熱処理によりコレクタ形成予定領域に高濃度Ｎ型
コレクタ領域を形成する工程と、第１導電型MOS電界効
果トランジスタの形成予定領域に低濃度第１導電型拡散
領域を形成し、第２導電型MOS電界効果トランジスタの
形成予定領域に低濃度第２導電型拡散領域を形成する工
程と、CVD技術により全面に第２の２酸化シリコン層を
形成し、第２の２酸化シリコン層を非等方性エッチング
してゲート電極の側面にサイドウォールを形成し、バイ
ポラトランジスタ形成予定領域にＰ型ベース領域を形成
する工程と、第１導電型MOS電界効果トランジスタの形
成予定領域に高濃度第１導電型拡散領域を形成し、第２
導電型MOS電界効果トランジスタの形成予定領域に高濃
度第２導電型拡散領域を形成し、バイポラトランジスタ
形成予定領域にベースコンタクト領域を形成し，さら
に，エミッタ領域を形成する工程とを有している。
コンからなる同一の半導体基板にLDD型の第１導電型MOS
電界効果トランジスタとLDD型の第２導電型MOS電界効果
トランジスタとバイポーラトランジスタとを含んでなる
半導体装置の製造方法において、半導体基板の表面に熱
酸化により所定膜厚の第１の２酸化シリコン層を形成
し、選択酸化法により半導体基板の表面の所要の領域に
素子分離酸化膜を形成して、第１導電型MOS電界効果ト
ランジスタ形成予定領域，第２導電型MOS電界効果トラ
ンジスタ形成予定領およびバイポーラトランジスタ形成
予定領域を該半導体基板の表面にそれぞれ画定する工程
と、第２導電型MOS電界効果トランジスタ形成予定領域
およびバイポラトランジスタ形成予定領域を覆う第１の
フォトレジストをマスクにして、第１導電型MOS電界効
果トランジスタ形成予定領域にスレッシュホルド調整用
の第１のイオン注入を行ない、第１導電型MOS電界効果
トランジスタ形成予定領域の第１の２酸化シリコン層を
選択的に除去する工程と、第１のフォトレジストを除去
し、第１導電型MOS電界効果トランジスタの形成予定領
域およびバイポラトランジスタの形成予定領域を覆う第
２のフォトレジストをマスクにして、第２導電型MOS電
界効果トランジスタ形成予定領域にスレッシュホルド調
整用の第２のイオン注入を行ない、第２導電型MOS電界
効果トランジスタ形成予定領域の第１の２酸化シリコン
層を選択的に除去する工程と、第２のフォトレジストを
除去し、熱酸化により第１導電型MOS電界効果トランジ
スタ形成予定領域および第２導電型MOS電界効果トラン
ジスタ形成予定領域にゲート酸化を形成するとともに、
バイポーラトランジスタ形成予定領域に残置した第１の
２酸化シリコン層と半導体基板との界面にもゲート酸化
膜を形成する工程と、バイポーラトランジスタ形成予定
領域におけるコレクタ形成予定領域の第１の２酸化シリ
コン層およびゲート酸化膜を選択的に除去する工程と、
少なくとも底部が高濃度Ｎ型多結晶シリコン層からなる
導電体膜を全面に形成し、第３のフォトレジストをマス
クにした導電体の非等方性エッチングにより第１導電型
MOS電界効果トランジスタおよび第２導電型MOS電界効果
トランジスタの形成予定領域にそれぞれゲート電極を形
成し，コレクタ形成予定領域を覆う部分に導電体膜を残
置し、熱処理によりコレクタ形成予定領域に高濃度Ｎ型
コレクタ領域を形成する工程と、第１導電型MOS電界効
果トランジスタの形成予定領域に低濃度第１導電型拡散
領域を形成し、第２導電型MOS電界効果トランジスタの
形成予定領域に低濃度第２導電型拡散領域を形成する工
程と、CVD技術により全面に第２の２酸化シリコン層を
形成し、第２の２酸化シリコン層を非等方性エッチング
してゲート電極の側面にサイドウォールを形成し、バイ
ポラトランジスタ形成予定領域にＰ型ベース領域を形成
する工程と、第１導電型MOS電界効果トランジスタの形
成予定領域に高濃度第１導電型拡散領域を形成し、第２
導電型MOS電界効果トランジスタの形成予定領域に高濃
度第２導電型拡散領域を形成し、バイポラトランジスタ
形成予定領域にベースコンタクト領域を形成し，さら
に，エミッタ領域を形成する工程とを有している。
本発明の半導体装置の製造方法の第２の態様は、シリ
コンからなる同一の半導体基板にLDD型の第１導電型MOS
電界効果トランジスタとLDD型の第２導電型MOS電界効果
トランジスタとバイポーラトランジスタとを含んでなる
半導体装置の製造方法において、半導体基板の表面に熱
酸化により所定膜厚の第１の２酸化シリコン層を形成
し、選択酸化法により半導体基板の表面の所要の領域に
素子分離酸化膜を形成して、第１導電型MOS電界効果ト
ランジスタ形成予定領域，第２導電型MOS電界効果トラ
ンジスタ形成予定領およびバイポーラトランジスタ形成
予定領域を該半導体基板の表面にそれぞれ画定する工程
と、第１導電型MOS電界効果トランジスタ形成予定領
域，第２導電型MOS電界効果トランジスタ形成予定領域
およびバイポラトランジスタ形成予定領域のうちのコレ
クタ形成予定領域に開口部を有する第１のフォトレジス
トをマスクにして、第１導電型MOS電界効果トランジス
タ形成予定領域，第２導電型MOS電界効果トランジスタ
形成予定領域およびコレクタ形成予定領域の第１の２酸
化シリコン層を選択的に除去する工程と、第１のフォト
レジストを除去し、熱酸化により第１導電型MOS電界効
果トランジスタ形成予定領域，第２導電型MOS電界効果
トランジスタ形成予定領域およびコレクタ形成予定領域
にゲート酸化を形成するとともに、バイポラトランジス
タ形成予定領域におけるベース形成予定領域に残置した
第１の２酸化シリコン層と半導体基板との界面にもゲー
ト酸化膜を形成する工程と、コレクタ形成予定領域のゲ
ート酸化膜を選択的に除去する工程と、少なくとも底部
が高濃度Ｎ型多結晶シリコン層からなる導電体膜を全面
に形成し、第３のフォトレジストをマスクにした導電体
の非等方性エッチングにより第１導電型MOS電界効果ト
ランジスタおよび第２導電型MOS電界効果トランジスタ
の形成予定領域にそれぞれゲート電極を形成し，コレク
タ形成予定領域を覆う部分に導電体膜を残置し、熱処理
によりコレクタ形成予定領域に高濃度Ｎ型コレクタ領域
を形成する工程と、第１導電型MOS電界効果トランジス
タの形成予定領域に低濃度第１導電型拡散領域を形成
し、第２導電型MOS電界効果トランジスタの形成予定領
域に低濃度第２導電型拡散領域を形成する工程と、CVD
技術により全面に第２の２酸化シリコン層を形成し、第
２の２酸化シリコン層を非等方性エッチングしてゲート
電極の側面にサイドウォールを形成し、バイポラトラン
ジスタ形成予定領域にＰ型ベース領域を形成する工程
と、第１導電型MOS電界効果トランジスタの形成予定領
域に高濃度第１導電型拡散領域を形成し、第２導電型MO
S電界効果トランジスタの形成予定領域に高濃度第２導
電型拡散領域を形成し、バイポラトランジスタ形成予定
領域にベースコンタクト領域を形成し，さらに，エミッ
タ領域を形成する工程とを有している。
コンからなる同一の半導体基板にLDD型の第１導電型MOS
電界効果トランジスタとLDD型の第２導電型MOS電界効果
トランジスタとバイポーラトランジスタとを含んでなる
半導体装置の製造方法において、半導体基板の表面に熱
酸化により所定膜厚の第１の２酸化シリコン層を形成
し、選択酸化法により半導体基板の表面の所要の領域に
素子分離酸化膜を形成して、第１導電型MOS電界効果ト
ランジスタ形成予定領域，第２導電型MOS電界効果トラ
ンジスタ形成予定領およびバイポーラトランジスタ形成
予定領域を該半導体基板の表面にそれぞれ画定する工程
と、第１導電型MOS電界効果トランジスタ形成予定領
域，第２導電型MOS電界効果トランジスタ形成予定領域
およびバイポラトランジスタ形成予定領域のうちのコレ
クタ形成予定領域に開口部を有する第１のフォトレジス
トをマスクにして、第１導電型MOS電界効果トランジス
タ形成予定領域，第２導電型MOS電界効果トランジスタ
形成予定領域およびコレクタ形成予定領域の第１の２酸
化シリコン層を選択的に除去する工程と、第１のフォト
レジストを除去し、熱酸化により第１導電型MOS電界効
果トランジスタ形成予定領域，第２導電型MOS電界効果
トランジスタ形成予定領域およびコレクタ形成予定領域
にゲート酸化を形成するとともに、バイポラトランジス
タ形成予定領域におけるベース形成予定領域に残置した
第１の２酸化シリコン層と半導体基板との界面にもゲー
ト酸化膜を形成する工程と、コレクタ形成予定領域のゲ
ート酸化膜を選択的に除去する工程と、少なくとも底部
が高濃度Ｎ型多結晶シリコン層からなる導電体膜を全面
に形成し、第３のフォトレジストをマスクにした導電体
の非等方性エッチングにより第１導電型MOS電界効果ト
ランジスタおよび第２導電型MOS電界効果トランジスタ
の形成予定領域にそれぞれゲート電極を形成し，コレク
タ形成予定領域を覆う部分に導電体膜を残置し、熱処理
によりコレクタ形成予定領域に高濃度Ｎ型コレクタ領域
を形成する工程と、第１導電型MOS電界効果トランジス
タの形成予定領域に低濃度第１導電型拡散領域を形成
し、第２導電型MOS電界効果トランジスタの形成予定領
域に低濃度第２導電型拡散領域を形成する工程と、CVD
技術により全面に第２の２酸化シリコン層を形成し、第
２の２酸化シリコン層を非等方性エッチングしてゲート
電極の側面にサイドウォールを形成し、バイポラトラン
ジスタ形成予定領域にＰ型ベース領域を形成する工程
と、第１導電型MOS電界効果トランジスタの形成予定領
域に高濃度第１導電型拡散領域を形成し、第２導電型MO
S電界効果トランジスタの形成予定領域に高濃度第２導
電型拡散領域を形成し、バイポラトランジスタ形成予定
領域にベースコンタクト領域を形成し，さらに，エミッ
タ領域を形成する工程とを有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例のBi−
CMOS ICの製造方法の主要工程を示す断面図である。
CMOS ICの製造方法の主要工程を示す断面図である。
まず、第１図（ａ）に示すように、従来の製造方法を
用いて、シリコンからなるＰ型半導体基板１上にN+型埋
込み領域2,P+型埋込み領域３を形成し、次いでＮ型エピ
タキシャル領域４を形成し、この表面を熱酸化して600
〜800Åの膜厚の第１の２酸化シリコン層５を形成す
る。さらに、Ｐ型ウエル領域6,N型ウエル領域７を形成
し、窒化シリコン層（図示せず）を形成し、非等方性エ
ッチングにより素子分離酸化膜形成予定領域の窒化シリ
コン層を選択的に除去し、選択酸化法により素子分離酸
化膜10を形成し、上記窒化シリコン層を除去してＮチャ
ネルMOSトランジスタ,PチャネルMOSトランジスタおよび
バイポーラトランジスタの形成予定領域をそれぞれ画定
する。
用いて、シリコンからなるＰ型半導体基板１上にN+型埋
込み領域2,P+型埋込み領域３を形成し、次いでＮ型エピ
タキシャル領域４を形成し、この表面を熱酸化して600
〜800Åの膜厚の第１の２酸化シリコン層５を形成す
る。さらに、Ｐ型ウエル領域6,N型ウエル領域７を形成
し、窒化シリコン層（図示せず）を形成し、非等方性エ
ッチングにより素子分離酸化膜形成予定領域の窒化シリ
コン層を選択的に除去し、選択酸化法により素子分離酸
化膜10を形成し、上記窒化シリコン層を除去してＮチャ
ネルMOSトランジスタ,PチャネルMOSトランジスタおよび
バイポーラトランジスタの形成予定領域をそれぞれ画定
する。
次に、第１図（ｂ）に示すように、フォトレジスト24
をマスクに用いてＮシャネルMOSFETのスレッシュホルド
調整用のイオン注入を行ない、続いてマスク開口部の第
１の２酸化シリコン層５を除去する。
をマスクに用いてＮシャネルMOSFETのスレッシュホルド
調整用のイオン注入を行ない、続いてマスク開口部の第
１の２酸化シリコン層５を除去する。
次に、第１図（ｃ）に示すように、フォトレジスト24
aをマスクに用いてＰシャネルMOSFETのスレッシュホル
ド調整用のイオン注入を行ない、続いてマスク開口部の
第１の２酸化シリコン層５を除去する。
aをマスクに用いてＰシャネルMOSFETのスレッシュホル
ド調整用のイオン注入を行ない、続いてマスク開口部の
第１の２酸化シリコン層５を除去する。
次に、第１図（ｄ）に示すように、熱酸化により200
〜300Åの膜厚のゲート酸化膜12を形成する。このと
き、バイポーラトランジスタ形成予定領域においては、
残置した第１の２酸化シリコン層５とＮ型エピタキシャ
ル領域４との界面においても熱酸化が進行することか
ら、この界面にもゲート酸化膜12が形成される。続い
て、バイポーラトランジスタのコレクタ形成予定領域上
の第１の２酸化シリコン層５とゲート酸化膜12とを順次
エッチング除去し、コレクタ形成予定領域を開口する。
〜300Åの膜厚のゲート酸化膜12を形成する。このと
き、バイポーラトランジスタ形成予定領域においては、
残置した第１の２酸化シリコン層５とＮ型エピタキシャ
ル領域４との界面においても熱酸化が進行することか
ら、この界面にもゲート酸化膜12が形成される。続い
て、バイポーラトランジスタのコレクタ形成予定領域上
の第１の２酸化シリコン層５とゲート酸化膜12とを順次
エッチング除去し、コレクタ形成予定領域を開口する。
続いて、例えばりんを含むN+型多結晶シリコン層13
と、例えばタングステンシリサイドやモリブデンシリサ
イド等のシリサイド層14とを、CVD技術により付着形成
する。さらに、マスクを用い公知の非等方性エンチッグ
により、コレクタ形成予定領域上およびMOSFETのゲート
電極形成予定領域上にシリコン／シリサイド構造を残留
形成する。ここで、ゲート電極を多結晶シリコン層のみ
で形成する方法もある。
と、例えばタングステンシリサイドやモリブデンシリサ
イド等のシリサイド層14とを、CVD技術により付着形成
する。さらに、マスクを用い公知の非等方性エンチッグ
により、コレクタ形成予定領域上およびMOSFETのゲート
電極形成予定領域上にシリコン／シリサイド構造を残留
形成する。ここで、ゲート電極を多結晶シリコン層のみ
で形成する方法もある。
次に、熱処理により、コレクタ形成予定領域上のN+型
多結晶シリコン層13からの熱拡散によるN+型コレクタ領
域８を形成する。
多結晶シリコン層13からの熱拡散によるN+型コレクタ領
域８を形成する。
次に、第１図（ｅ）に示すように、従来の製造方法を
用いることにより、ＰチャネルMOSFETの低濃度Ｐ型拡散
領域15およびＮチャネルMOSFETの低濃度Ｎ型拡散領域16
を形成し、CVD技術により2000〜3000Åの膜厚の第２の
２酸化シリコン層18を付着形成する。
用いることにより、ＰチャネルMOSFETの低濃度Ｐ型拡散
領域15およびＮチャネルMOSFETの低濃度Ｎ型拡散領域16
を形成し、CVD技術により2000〜3000Åの膜厚の第２の
２酸化シリコン層18を付着形成する。
次に、非等方性エッチングによりサイドウォールの形
成を行なうが、バイポーラトランジスタのＰ型ベース形
成予定領域上には200〜300Åのゲート酸化膜12および60
0〜800Åの第１の２酸化シリコン層５が残っているた
め、オーバーエッチ時にもバイポーラトランジスタのＰ
型ベース形成予定領域のシリコン表面を直接非等方エッ
チングに晒すことがなくなる。
成を行なうが、バイポーラトランジスタのＰ型ベース形
成予定領域上には200〜300Åのゲート酸化膜12および60
0〜800Åの第１の２酸化シリコン層５が残っているた
め、オーバーエッチ時にもバイポーラトランジスタのＰ
型ベース形成予定領域のシリコン表面を直接非等方エッ
チングに晒すことがなくなる。
これ以降の引き出し電極の形成工程までは、従来の製
造方法と同じである。
造方法と同じである。
本実施例では、窒化シリコン層をマスクに素子分離酸
化膜10を形成し、次に窒化シリコン層をエッチング除去
し、フォトレジスト24,24aによるマスクによってバイポ
ーラトランジスタのＰ型ベース形成予定領域上の第１の
２酸化シリコン層５をエッチングから保護して残した
が、窒化シリコン層および第１の２酸化シリコン層５を
全てエッチング除去し、新たな熱酸化膜を形成し、この
熱酸化膜をバイポーラトランジスタのＰ型ベース形成予
定領域上に残す方法もある。
化膜10を形成し、次に窒化シリコン層をエッチング除去
し、フォトレジスト24,24aによるマスクによってバイポ
ーラトランジスタのＰ型ベース形成予定領域上の第１の
２酸化シリコン層５をエッチングから保護して残した
が、窒化シリコン層および第１の２酸化シリコン層５を
全てエッチング除去し、新たな熱酸化膜を形成し、この
熱酸化膜をバイポーラトランジスタのＰ型ベース形成予
定領域上に残す方法もある。
第２図（ａ）〜（ｃ）は本発明の第２の実施例のBi−
CMOS ICの製造方法の主要工程の断面図である。
CMOS ICの製造方法の主要工程の断面図である。
まず、第２図（ａ）に示すように、上記第１の実施例
と同様の製造方法を用いて、Ｐ型基板１上にN+型埋込み
領域2,P+型埋込み領域3,N型エピタキシャル領域4,600〜
800Åの膜厚の第１の２酸化シリコン層5,P型ウエル領域
6,N型ウエル領域7,素子分離酸化膜10を形成する。続い
て、フォトレジスト24bのようなマスクにより、バイポ
ーラトランジスタのＰ型ベース形成予定領域上の第１の
２酸化シリコン層５を保護し、他の部分の第１の２酸化
シリコン層５をエッチング除去する。
と同様の製造方法を用いて、Ｐ型基板１上にN+型埋込み
領域2,P+型埋込み領域3,N型エピタキシャル領域4,600〜
800Åの膜厚の第１の２酸化シリコン層5,P型ウエル領域
6,N型ウエル領域7,素子分離酸化膜10を形成する。続い
て、フォトレジスト24bのようなマスクにより、バイポ
ーラトランジスタのＰ型ベース形成予定領域上の第１の
２酸化シリコン層５を保護し、他の部分の第１の２酸化
シリコン層５をエッチング除去する。
次に、第２図（ｂ）に示すように、熱酸化により200
〜300Åの膜厚のゲート酸化膜12を形成する。このと
き、バイポーラトランジスタのＰ型ベース形成予定領域
においては、200〜300Åのゲート酸化膜12上に600〜800
Åの第１の２酸化シリコン層５が積層された姿態を有し
て、ゲート酸化膜12が形成されることになる。
〜300Åの膜厚のゲート酸化膜12を形成する。このと
き、バイポーラトランジスタのＰ型ベース形成予定領域
においては、200〜300Åのゲート酸化膜12上に600〜800
Åの第１の２酸化シリコン層５が積層された姿態を有し
て、ゲート酸化膜12が形成されることになる。
次に、第２図（ｃ）に示すように、バイポーラトラン
ジスタのコレクタ形成予定領域上のゲート酸化膜12をエ
ッチング除去し、コレクタ形成予定領域を開口する。続
いて、例えばりんを含むN+型多結晶シリコン層13と、例
えばタングステンシリサイドやモリブデンシリサイド等
のシリサイド層14とを、CVD技術により付着形成する。
さらに、マスクを用い公知の非等方性エンチッグによ
り、コレクタ形成予定領域上およびMOSFETのゲート電極
形成予定領域上にシリコン／シリサイド構造を残留形成
する。その後、ＰチャネルMOSFETの低濃度Ｐ型拡散領域
15およびＮチャネルMOSFETの低濃度Ｎ型拡散領域16を形
成し、CVD技術により2000〜3000Åの膜厚の第２の２酸
化シリコン層18を付着形成する。
ジスタのコレクタ形成予定領域上のゲート酸化膜12をエ
ッチング除去し、コレクタ形成予定領域を開口する。続
いて、例えばりんを含むN+型多結晶シリコン層13と、例
えばタングステンシリサイドやモリブデンシリサイド等
のシリサイド層14とを、CVD技術により付着形成する。
さらに、マスクを用い公知の非等方性エンチッグによ
り、コレクタ形成予定領域上およびMOSFETのゲート電極
形成予定領域上にシリコン／シリサイド構造を残留形成
する。その後、ＰチャネルMOSFETの低濃度Ｐ型拡散領域
15およびＮチャネルMOSFETの低濃度Ｎ型拡散領域16を形
成し、CVD技術により2000〜3000Åの膜厚の第２の２酸
化シリコン層18を付着形成する。
これ以降の引き出し電極の形成工程までは、従来の製
造方法と同じである。
造方法と同じである。
以上説明したように本発明は、同一の半導体基板にLD
D型MOS電界効果トランジスタとバイポーラトランジスタ
とを含む半導体装置の製造方法において、ゲート酸化前
に形成した熱酸化による２酸化シリコン層をバイポーラ
トランジスタのベース形成予定領域上に残しておくこと
により、この領域ではゲート酸化酸化をすることにより
ゲート酸化膜の膜厚が加算された膜厚の２酸化シリコン
層が形成されることになる。
D型MOS電界効果トランジスタとバイポーラトランジスタ
とを含む半導体装置の製造方法において、ゲート酸化前
に形成した熱酸化による２酸化シリコン層をバイポーラ
トランジスタのベース形成予定領域上に残しておくこと
により、この領域ではゲート酸化酸化をすることにより
ゲート酸化膜の膜厚が加算された膜厚の２酸化シリコン
層が形成されることになる。
このため、非等方性エッチングによりサイドウォール
を形成するとき、バイポーラトランジスタのベース形成
予定領域のシリコン表面が直接エッチングに晒されるこ
とは避けられる。
を形成するとき、バイポーラトランジスタのベース形成
予定領域のシリコン表面が直接エッチングに晒されるこ
とは避けられる。
このことから、バイポーラトランジスタのエミッタ・
ベース間のシリコン表面におけるリーク電流の増加によ
る電気特性の劣化を防止することが出来る。
ベース間のシリコン表面におけるリーク電流の増加によ
る電気特性の劣化を防止することが出来る。
また、本発明の半導体装置の製造方法は、半導体装置
の高集積化がさらに進みゲート酸化膜がさらに薄膜化し
た場合にも、十分対応することが可能となる。
の高集積化がさらに進みゲート酸化膜がさらに薄膜化し
た場合にも、十分対応することが可能となる。
【図面の簡単な説明】 第１図（ａ）〜（ｅ）は本発明の第１の実施例の工程順
断面図、第２図（ａ）〜（ｃ）は本発明の第２の実施例
の工程順断面図、第３図（ａ）〜（ｉ）は従来技術の工
程順断面図である。 １……Ｐ型半導体基板、２……N+型埋込み領域、３……
P+型埋込み領域、４……Ｎ型エピタキシャル領域、５…
…第１の２酸化シリコン層、６……Ｐ型ウエル領域、７
……Ｎ型ウエル領域、８……N+型コレクタ領域、９……
窒化シリコン層、10……素子分離酸化膜、11,24,24a,24
b……フォトレジスト、12……ゲート酸化膜、13……N+
型多結晶シリコン層、14……シリサイド層、15……低濃
度Ｐ型拡散領域、16……低濃度Ｎ型拡散領域、17……Ｐ
型ベース領域、18……第２の２酸化シリコン層、18a…
…サイドウォール、19……高濃度Ｎ型拡散領域、20……
高濃度Ｐ型拡散領域、21……ベースコンタクト領域、22
……第２のN+型多結晶シリコン層、23……エミッタ領
域、25……第３の２酸化シリコン層、26……第４の２酸
化シリコン層、27……第５の２酸化シリコン層、28……
引き出し電極。
断面図、第２図（ａ）〜（ｃ）は本発明の第２の実施例
の工程順断面図、第３図（ａ）〜（ｉ）は従来技術の工
程順断面図である。 １……Ｐ型半導体基板、２……N+型埋込み領域、３……
P+型埋込み領域、４……Ｎ型エピタキシャル領域、５…
…第１の２酸化シリコン層、６……Ｐ型ウエル領域、７
……Ｎ型ウエル領域、８……N+型コレクタ領域、９……
窒化シリコン層、10……素子分離酸化膜、11,24,24a,24
b……フォトレジスト、12……ゲート酸化膜、13……N+
型多結晶シリコン層、14……シリサイド層、15……低濃
度Ｐ型拡散領域、16……低濃度Ｎ型拡散領域、17……Ｐ
型ベース領域、18……第２の２酸化シリコン層、18a…
…サイドウォール、19……高濃度Ｎ型拡散領域、20……
高濃度Ｐ型拡散領域、21……ベースコンタクト領域、22
……第２のN+型多結晶シリコン層、23……エミッタ領
域、25……第３の２酸化シリコン層、26……第４の２酸
化シリコン層、27……第５の２酸化シリコン層、28……
引き出し電極。
Claims (2)
- 【請求項１】シリコンからなる同一の半導体基板にLDD
型の第１導電型MOS電界効果トランジスタとLDD型の第２
導電型MOS電界効果トランジスタとバイポーラトランジ
スタとを含んでなる半導体装置の製造方法において、 前記半導体基板の表面に熱酸化により所定膜厚の第１の
２酸化シリコン層を形成し、選択酸化法により該半導体
基板の表面の所要の領域に素子分離酸化膜を形成して、
第１導電型MOS電界効果トランジスタ形成予定領域，第
２導電型MOS電界効果トランジスタ形成予定領およびバ
イポーラトランジスタ形成予定領域を該半導体基板の表
面にそれぞれ画定する工程と、 前記第２導電型MOS電界効果トランジスタ形成予定領域
およびバイポラトランジスタ形成予定領域を覆う第１の
フォトレジストをマスクにして、前記第１導電型MOS電
界効果トランジスタ形成予定領域にスレッシュホルド調
整用の第１のイオン注入を行ない、該第１導電型MOS電
界効果トランジスタ形成予定領域の前記第１の２酸化シ
リコン層を選択的に除去する工程と、 前記第１のフォトレジストを除去し、該第１導電型MOS
電界効果トランジスタの形成予定領域およびバイポラト
ランジスタの形成予定領域を覆う第２のフォトレジスト
をマスクにして、前記第２導電型MOS電界効果トランジ
スタ形成予定領域にスレッシュホルド調整用の第２のイ
オン注入を行ない、該第２導電型MOS電界効果トランジ
スタ形成予定領域の前記第１の２酸化シリコン層を選択
的に除去する工程と、 前記第２のフォトレジストを除去し、熱酸化により前記
第１導電型MOS電界効果トランジスタ形成予定領域およ
び第２導電型MOS電界効果トランジスタ形成予定領域に
ゲート酸化を形成するとともに、前記バイポーラトラン
ジスタ形成予定領域に残置した前記第１の２酸化シリコ
ン層と前記半導体基板との界面にも該ゲート酸化膜を形
成する工程と、 前記バイポーラトランジスタ形成予定領域におけるコレ
クタ形成予定領域の前記第１の２酸化シリコン層および
ゲート酸化膜を選択的に除去する工程と、 少なくとも底部が高濃度Ｎ型多結晶シリコン層からなる
導電体膜を全面に形成し、第３のフォトレジストをマス
クにした該導電体の非等方性エッチングにより前記第１
導電型MOS電界効果トランジスタおよび第２導電型MOS電
界効果トランジスタの形成予定領域にそれぞれゲート電
極を形成し，前記コレクタ形成予定領域を覆う部分に該
導電体膜を残置し、熱処理により該コレクタ形成予定領
域に高濃度Ｎ型コレクタ領域を形成する工程と、 前記第１導電型MOS電界効果トランジスタの形成予定領
域に低濃度第１導電型拡散領域を形成し、前記第２導電
型MOS電界効果トランジスタの形成予定領域に低濃度第
２導電型拡散領域を形成する工程と、 CVD技術により全面に第２の２酸化シリコン層を形成
し、該第２の２酸化シリコン層を非等方性エッチングし
て前記ゲート電極の側面にサイドウォールを形成し、前
記バイポラトランジスタ形成予定領域にＰ型ベース領域
を形成する工程と、 前記第１導電型MOS電界効果トランジスタの形成予定領
域に高濃度第１導電型拡散領域を形成し、前記第２導電
型MOS電界効果トランジスタの形成予定領域に高濃度第
２導電型拡散領域を形成し、前記バイポラトランジスタ
形成予定領域にベースコンタクト領域を形成し，さら
に，エミッタ領域を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】シリコンからなる同一の半導体基板にLDD
型の第１導電型MOS電界効果トランジスタとLDD型の第２
導電型MOS電界効果トランジスタとバイポーラトランジ
スタとを含んでなる半導体装置の製造方法において、 前記半導体基板の表面に熱酸化により所定膜厚の第１の
２酸化シリコン層を形成し、選択酸化法により該半導体
基板の表面の所要の領域に素子分離酸化膜を形成して、
第１導電型MOS電界効果トランジスタ形成予定領域，第
２導電型MOS電界効果トランジスタ形成予定領およびバ
イポーラトランジスタ形成予定領域を該半導体基板の表
面にそれぞれ画定する工程と、 前記第１導電型MOS電界効果トランジスタ形成予定領
域，第２導電型MOS電界効果トランジスタ形成予定領域
およびバイポラトランジスタ形成予定領域のうちのコレ
クタ形成予定領域に開口部を有する第１のフォトレジス
トをマスクにして、該第１導電型MOS電界効果トランジ
スタ形成予定領域，該第２導電型MOS電界効果トランジ
スタ形成予定領域および該コレクタ形成予定領域の前記
第１の２酸化シリコン層を選択的に除去する工程と、 前記第１のフォトレジストを除去し、熱酸化により前記
第１導電型MOS電界効果トランジスタ形成予定領域，第
２導電型MOS電界効果トランジスタ形成予定領域および
コレクタ形成予定領域にゲート酸化を形成するととも
に、前記バイポラトランジスタ形成予定領域におけるベ
ース形成予定領域に残置した前記第１の２酸化シリコン
層と前記半導体基板との界面にも該ゲート酸化膜を形成
する工程と、 前記コレクタ形成予定領域の前記ゲート酸化膜を選択的
に除去する工程と、 少なくとも底部が高濃度Ｎ型多結晶シリコン層からなる
導電体膜を全面に形成し、第３のフォトレジストをマス
クにした該導電体の非等方性エッチングにより前記第１
導電型MOS電界効果トランジスタおよび第２導電型MOS電
界効果トランジスタの形成予定領域にそれぞれゲート電
極を形成し，前記コレクタ形成予定領域を覆う部分に該
導電体膜を残置し、熱処理により該コレクタ形成予定領
域に高濃度Ｎ型コレクタ領域を形成する工程と、 前記第１導電型MOS電界効果トランジスタの形成予定領
域に低濃度第１導電型拡散領域を形成し、前記第２導電
型MOS電界効果トランジスタの形成予定領域に低濃度第
２導電型拡散領域を形成する工程と、 CVD技術により全面に第２の２酸化シリコン層を形成
し、該第２の２酸化シリコン層を非等方性エッチングし
て前記ゲート電極の側面にサイドウォールを形成し、前
記バイポラトランジスタ形成予定領域にＰ型ベース領域
を形成する工程と、 前記第１導電型MOS電界効果トランジスタの形成予定領
域に高濃度第１導電型拡散領域を形成し、前記第２導電
型MOS電界効果トランジスタの形成予定領域に高濃度第
２導電型拡散領域を形成し、前記バイポラトランジスタ
形成予定領域にベースコンタクト領域を形成し，さら
に，エミッタ領域を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315781A JP3038740B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315781A JP3038740B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175670A JPH03175670A (ja) | 1991-07-30 |
| JP3038740B2 true JP3038740B2 (ja) | 2000-05-08 |
Family
ID=18069478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315781A Expired - Lifetime JP3038740B2 (ja) | 1989-12-04 | 1989-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038740B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145025A (ja) * | 1991-11-20 | 1993-06-11 | Nec Corp | 半導体装置の製造方法 |
| JP3262752B2 (ja) * | 1997-03-28 | 2002-03-04 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP5817205B2 (ja) * | 2011-04-28 | 2015-11-18 | 株式会社デンソー | 半導体装置の製造方法 |
-
1989
- 1989-12-04 JP JP1315781A patent/JP3038740B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03175670A (ja) | 1991-07-30 |
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