JPH02100326A - 高耐圧ｍｏｓ型半導体装置の製造方法 - Google Patents

高耐圧ｍｏｓ型半導体装置の製造方法

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JPH02100326A
JPH02100326A JP63252684A JP25268488A JPH02100326A JP H02100326 A JPH02100326 A JP H02100326A JP 63252684 A JP63252684 A JP 63252684A JP 25268488 A JP25268488 A JP 25268488A JP H02100326 A JPH02100326 A JP H02100326A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分前］ 本発明は、高耐圧ＭＯＳ型半導体装置ａ）製造方法に関
し、特に、ソース拡散層及びトレイン拡散層を低抵抗化
することのできる高耐圧ＭＯＳ型？１′導体装置の製造
方法に関する。
［従来の技術］ 従来、この種の高耐圧ＭＯＳ型半導体装置の製造方法は
、第４図（ａ）〜（ｄ）に示すものでｃｌ〉った。すな
わち、まず、半導体基板１にゲート絶縁１４を有する素
子領域並びにチャオ・ルストッパ２と素子分離絶縁膜３
とを有する素子−分離領域を形成し、不純物を含有した
多結晶シリコンよりイＣるゲート電極５を形成する［第
４図（ａ）］。続いて、ゲート電極５および素子分離絶
縁ＪＩ３をマスクとして半導体基板１と反対導電型の不
純物をイオン注入し、低濃度拡散層１０を形成する［第
４図（ｂ）］。次に、ゲート電極５をマスク物質１３で
覆い、半導体基板１と反対導電型の不純物を高濃度にイ
オン注入し、Ｋ濃度拡散層９を形成する［第４図（ｃ）
］、その後、マスク物質１３を除去し、層間絶縁膜１１
を形成し、コンタクト孔を開孔し、電極配線１２を形成
する［第４図（ｄ）］。
［発明が解決しようとする問題点］ 上述した従来の製造方法による高耐圧ＭＯＳ型半導体装
置では、第４図（ｄ）の部分拡大図である第５図に示す
ように、電極配線１２とゲート電極５との間に高抵抗と
なる浅い低濃度拡散層１０が距離りの間にわたって存在
するので大きな電流が流せず装置の動作スピードが低下
するという欠点があった。
また、電極配線１２と拡散層との接続を低濃度拡散層１
０の領域でとると、オーミックな接続が得られず、その
上低濃度拡散層１０は深さｄ２とその深さが浅いので電
極配線１２と半導体基板１とが短絡する危険性がある。
従って、電極配線１２と拡散層との接続は、高濃度拡散
層９の領域でとる必要があり、電極配線１２とゲート電
極５との間隔Ｌ２を、ゲート電極５と高濃度拡散層との
間隔りよりも小さくすることはできず、従来の方法では
、装置の小型化が困難であった。
更に、従来の方法は、低濃度拡散層１０と高濃度拡散層
９の２種類の拡散層を形成するのに、マスク物質１３を
形成するマスク工程が必要となるので、工程が複雑であ
った。
ｃ問題点を解決するための手段コ 本発明の半導体装置の製造方法では、まず、素子分離領
域に囲まれた素子領域の半導体基板表面にゲート絶縁膜
を形成し　その上にゲート電極を形成し、ゲート電極の
表面に絶縁膜を形成する。
続いて、ゲート絶縁膜のゲート電極に覆われていない部
分の少なくともゲート電極に隣接する部分のゲート絶縁
膜を除去する。次に、基板全表面に多結晶シリコン層を
形成しくこのとき、ゲート電極の側壁部分には多結晶シ
リコンが厚く形成される）、この多結晶シリコン層に異
方性のエツチングを施して、ゲート電極の側壁部分のみ
に多結晶シリコン層を残す。この多結晶シリコン層には
、この層の堆積時に、あるいは堆ｔ？ｆｆｉ　ｒ＆に比
較的低濃度の半導体基板と反対導電型の不純物がドープ
される。その後に、半導体基板と反対導電型の不純物を
イオン注入して、多結晶シリコン層表面に高濃度拡散層
を形成するとともに５露出しているゲート絶縁膜が残さ
れている場合には、その部分に高濃度拡散層（高濃度ソ
ース・ドレイン領域）を形成する。続いて、熱処理を行
って、高濃度拡散層の不純物を活性化するとともに、比
較的低濃度の多結晶シリコン層から半導体基板に不純物
を拡散して低濃度拡散層（低濃度ソース・ドレイン領域
）を形成する０次に、基板表面全面に眉間絶縁膜を形成
し、この眉間絶縁膜に、少なくとも多結晶シリコン層表
面を露出するコンタクトホールを形成し、そこに電極を
形成する。
［実施例］ 次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ）〜（ｊ）は、本発明の一実施例を工程順に
示した基板断面図である。まず、第１図（ａ＞に示すよ
うに、例えばＰ型の半導体基板１上にゲート絶縁ＤＩＩ
４を有する素子領域並びに基板表面にチャネルストッパ
２を有しその上に素子分離絶縁膜３を有する素子分離領
域を形成し、不純物、例えば燐を含有する第１の多結晶
シリコン層を全面に形成し、その上に平坦化物質例えば
フォトレジストを塗布し、全面を、多結晶シリコン層及
びフォトレジストに対して等しいエツチング速度を持つ
エツチング雰囲気に晒して素子領域にのみ第１の多結晶
シリコン層１５を形成する。続いて、第１図（ｂ）に示
すように、全面に、不純物例えば燐を含有する第２の多
結晶シリコン層１５ａを形成する。次いで、第１図（ｃ
）に示すように、公知のフォトエツチング技術によりゲ
ート絶縁膜４上にゲート電極５．５ａを形成し、素子分
離絶縁Ｍ３上に配線５ａ’を形成する。次に、第１図（
ｄ）に示すように、低温のスチーム酸化例えば８００℃
のスチーム酸化を行なって、ゲート電極５．５ａおよび
配線５ａ’の表面に増速酸化を利用した厚い酸化膜６を
形成し、そして、ゲート電極５．５ａの周辺部を除いて
フォトレジスト８で保護する。続いて、公知のエツチン
グ技術により、素子領域の所定の領域のゲート絶縁膜４
を絶縁膜の膜厚の差を利用してゲート電極５．５ａのに
面の酸化膜６を残した状態でエツチング除去し、第１図
（ｅ）に示すように、半導体基板１の表面を露出させ、
フォトレジスト８を除去する。
次に、第１図（ｆ）に示すように、不純物例えば燐を低
濃度に例えば１×１０１６ＣＩ−３〜１×１０１９ｃｍ
−３含有した第３の多結晶シリコン層７を基板全面に形
成する。このとき、ゲート電極５．５ａに隣接した部分
には厚く多結晶シリコンが形成される。続いて、全面を
異方性のあるエツチング雰囲気に晒して、第１図（ｇ）
に示すように、ゲート電極５．５ａおよび配線５ａ’の
側壁部分を除いて他の部分の第３の多結晶シリコン層７
をエツチング除去する。引き続き、更に全面を異方性を
持つエツチング雰囲気に晒して、第１図（ｈ）に示すよ
うに、ゲート電４ｆＩ５の側壁部分にのみ第３の多結晶
シリコン層７を残し、それ以外の多結晶シリコン層７を
エツチング除去する０次に、第１図（ｉ）に示すように
、素子分離絶縁１１！３及びゲート電極５．５ａをマス
クとして第３の多結晶シリコン層７と半導体基板１に半
導体基板１と反対導電型の不純物、例えば燐又はヒ素を
イオン注入して、１×１０１９ｃＩ１１〜Ｉ　Ｘ　１０
　”ｃｒａ−’程度の不純物濃度の拡散層９．９ａを形
成し、次いで、第１図（ｊ）に示すように、例えば８０
０℃〜１０００℃の熱処理を行って、ゲート電極５の側
壁に形成された第３の多結晶シリコン層７から半導体基
板１へ燐を拡散させて低濃度拡散Ｍ１０を形成する。こ
の時同時に拡散層９．９ａの不純物は活性化される。そ
の後、基板表面に眉間絶縁膜１１を形成し、これにコン
タクト孔を開孔して電極配線１２を形成する。
次に、第３図を参照して本発明の他の実施例について説
明する。この実施例は、第１図の実施例に対して、■素
子分離絶縁膜３の間隔を小さくする（即ち、素子領域を
狭くする）、■第１図（ｄ）、（ｅ）の工程において、
ゲート電極５．５ａで覆われていないゲート絶縁膜を全
て除去する、との弯更を加えたものである。このように
することにより、第３の多結晶シリコン層７を素子領域
に埋め込んだ形とすることができ、素子の占有面積の縮
小化及び表面形状の平坦化を同時に実現できる。
［発明の効果］ 以上説明したように、本発明によれば、低濃度拡散層で
あるソース・ドレイン領域上に、低不純物濃度と高不純
物濃度との２層構造の多結晶シリコン層を有する半導体
装置を製造することができるので、従来例では低濃度拡
散層のゲート電極端から高濃度拡散層端迄の長さが第５
図に示すようにしてあったものが、本発明に従って製造
された半導体装置では、第１図（ｊ）の部分拡大図であ
る第２図で示されるように実質的にｄｌと小さくなって
おり、ソース・ドレインの抵抗値を低減化できる（但し
、ｄｌは低不純物濃度の多結晶シリコン層７の厚さであ
る）。
また、本発明によれば、低濃度拡散層であるソース・ド
レイン領域上には２層構造の多結晶シリコン層が存在す
ることから、電極配線１２を低濃度拡散層１０の上に形
成することが可能となり、ゲート電極５．５ａと電極配
線１２との間隔り。
を低濃度拡散層のゲート電極端から高濃度拡散層端迄の
長さしより小さくでき、トランジスタの占有面積を縮減
することができる。
更に、本発明によれば、低濃度拡散層１０を形成するた
めの多結晶シリコン層７を格別のフォトマスク工程を経
ることなく形成でき、従来必要としたマスク物質１３を
形成するためのマスク工程を省略できるので工程を簡素
化できる。
【図面の簡単な説明】
第１図（ａ）〜（ｊ＞は、本発明の一実施例の工程順を
示す断面図、第２図は、第１図（ｊ）の部分拡大図、第
３図は、本発明の他の実施例を説明するための断面図、
第４図（ａ）〜（ｄ）は、従来例の工程順を示す断面図
、第５図は、第４図（ｄ）の部分拡大図である。 １・・・半導体基板、　２・・・チャネルストッパ、３
・・・素子分離絶縁膜、　４・・・ゲート絶縁膜、　５
．５ａ・・・ゲート電極、　６・・・酸化膜、　７・・
・第３の多結晶シリコン層、　８・・・フォトレジスト
、９．９ａ・・・高濃度拡散層、　ＩＯ・・・低濃度拡
散層１１・・・層間絶縁膜、　１２・・・電極配線、　
１３・・・マスク物質、　１５・・・第１の多結晶シリ
コン層、　１５ａ・・・第２の多結晶シリコン層、　Ｌ
！、Ｌ２・・・電極配線とゲート電極との間隔、　ｄｌ
・・・低不純物物の多結晶シリコン層の厚さ、　ｄ２・
・・低濃度拡散層の深さ、　Ｌ・・・低濃度拡散層のゲ
ート電極端から高濃度拡散層端迄の長さ。

Claims (1)

    【特許請求の範囲】
  1. 第１導電型の半導体基板の素子領域上にゲート絶縁膜を
    形成する工程と、ゲート絶縁膜上にゲート電極を形成す
    る工程と、該ゲート電極の表面に絶縁膜を形成する工程
    と、前記ゲート電極に覆われていない前記ゲート絶縁膜
    の少なくとも前記ゲート電極に隣接する部分をエッチン
    グ除去する工程と、基板全表面に第２導電型の多結晶シ
    リコン層を形成する工程と、該多結晶シリコン層に異方
    性エッチングを施してゲート電極の側壁部分にのみ多結
    晶シリコン層を残す工程と、該多結晶シリコン層の一部
    に第２導電型不絶物をドーピングして多結晶シリコン層
    に高不純物濃度の拡散層を形成する工程と、熱処理を行
    って前記多結晶シリコン層から前記半導体基板へ不純物
    を拡散して低不純物濃度のソース・ドレイン領域を形成
    する工程と、前記多結晶シリコン層の高不純物濃度拡散
    層に少なくともその一部が接触する電極を形成する工程
    とを具備することを特徴とする高耐圧ＭＯＳ型半導体装
    置の製造方法。
JP63252684A 1988-10-06 1988-10-06 高耐圧ｍｏｓ型半導体装置の製造方法 Expired - Lifetime JPH0744275B2 (ja)

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