KR20080022275A - 디이모스 소자의 제조 방법 - Google Patents

디이모스 소자의 제조 방법 Download PDF

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Abstract

본 발명은 디이모스 소자의 제조 방법에 관한 것으로서, (a) 실리콘 기판의 전면에 저농도의 불순물 이온을 주입하여 웰을 형성하는 단계; (b) 상기 웰의 하부 영역에 고농도의 불순물 이온을 주입하여 고농도 도핑층을 형성하는 단계; (c) 상기 웰의 양측에 불순물 이온을 주입하여 깊은 깊이의 제1 도전형의 제1 소스/드레인 영역을 형성하는 단계; (d) 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘막 패턴을 형성하는 단계; (e) 상기 게이트 폴리실리콘막 패턴을 충분히 덮도록 상기 실리콘 기판의 전면에 질화막을 형성하는 단계; (f) 상기 질화막을 패터닝하여 상기 게이트 폴리실리콘막 패턴의 일측벽에 게이트 스페이서를 형성하고, 상기 실리콘 기판의 전면에 실리사이드 차단막을 증착하고 패터닝하여 상기 게이트 산화막과 제2 도전형의 제2 소스/드레인이 형성될 부분의 실리사이드 차단막을 제거하는 단계; (g) 상기 실리사이드 차단막을 마스크로 하는 이온주입 공정을 통하여 상기 제1 소스/드레인에 상기 제2 소스/드레인을 형성하는 단계; 및 (h) 상기 실리사이드 차단막을 마스크로 이용하여 상기 제2 소스/드레인 및 상기 게이트 폴리실리콘막 패턴의 상부면에 실리사이드막을 증착하는 단계를 포함한다.
본 발명에 의하면, 디이모스 소자의 제조 시 웰 영역 아래에 고농도의 도핑층을 형성함으로써, 고전압 웰 영역의 저항을 낮추고, 이로 인해 웰 영역에 만들어지는 중전압 모스 소자 및 고전압 모스 소자의 소냅백 특성을 개선하고, 웰 영역의 저항 감소로 인해 래치업 특성도 함께 개선하는 효과가 있다.
디이모스, DEMOS, 스냅백, 래치업, 고농도

Description

디이모스 소자의 제조 방법{Method for Manufacturing DEMOS Device}
도 1a 내지 도 1e는 종래기술에 따른 고전압소자의 웰 형성방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 디이모스 소자의 제조 방법을 나타낸 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 실리콘 기판 202: 버퍼 산화막
202a: 게이트 산화막 204: P웰
204a: 고농도 P형 도핑층 206: 게이트 폴리실리콘막
206a: 게이트 폴리실리콘막 패턴 208: N-형 소스/드레인 영역
210: 게이트 스페이서 212: 실리사이드 차단막
214: N+형 소스/드레인 영역 216: 실리사이드막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 스냅백 특성 및 래치업 특성을 향상시키기 위한 디모스 트랜지스터의 제조 방법에 관한 것이다.
최근에, 반도체 회로의 고집적화에 따라 다양한 기능의 집적회로가 동일 제품에 공존하면서 다중 전압/전류 구동용 고전압 트랜지스터(High Voltage Transistor)가 요구되고 있다. 한편, 박막트랜지스터 액정 디스플레이 소자(TFT-LCD: Thin Film Transistor-Liquid Crystal Device)는 구동회로와 제어회로로 구성되는데, 제어회로는 5 V 로직으로, 구동부는 30 V 이상의 고전압 트랜지스터로 구성되어 있어 표준 CMOS(Complementary Metal Oxide Semiconductor FET)공정으로는 제조가 불가능하며 고전압 소자의 제조 공정을 적용할 경우 제어회로의 전력소모가 크고 제품의 크기도 증가하는 문제점이 있다.
이러한 문제점을 해결하기 위해 0.6 ㎛ 로직기술에 고전압 트랜지스터를 적용하기 위해 마스크 공정과 이온주입공정을 추가하여 로직소자의 특성은 변하지 않고 전압과 전류수준을 용이하게 조절할 수 있는 방법이 제안되고 있다.
도 1a 내지 도 1e는 종래기술에 따른 고전압소자의 웰 형성방법을 설명하기 위한 공정단면도로서, 구체적으로는 표준 고전압 16 V 공정의 웰 형성을 보인 것이다.
종래기술에 따른 고전압소자의 웰 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 고전압 N웰 형성영역(Ⅰ), 고전압 P웰 형성영역(Ⅱ), 로직 P웰 형성영역(Ⅲ) 및 로직 N웰 형성영역(Ⅳ)이 각각 구비된 P형 실리콘기판(1)을 제공한다.
이어서, 기판(1) 위에 산화막(3) 및 질화막(미도시)을 형성하고, 질화막 위에 고전압 N웰(HNWELL)형성영역(Ⅰ)을 노출시키는 제1 감광막 패턴(7)을 형성한다. 이어서, 제1 감광막패턴(7)을 마스크로 하여 질화막을 식각하고 나서, 기판 전면에 고전압 N웰 형성을 위한 제1 이온주입 공정(9)을 실시한다. 도 1a에서 미설명된 도면부호 5는 식각 후 잔류된 질화막을 나타낸다.
그런 다음, 제1 감광막 패턴(7)을 제거하고, 도 1b에 도시된 바와 같이, 기판 전면에 로직 N웰 형성영역(Ⅳ)을 노출시키는 제2 감광막패턴(11)을 형성한다. 이후, 제2 감광막패턴(11)을 마스크로 하여 기판 전면에 로직 N웰 형성을 위한 제2 이온주입공정(13)을 실시한다.
이후, 제2 감광막패턴(11)을 제거하고, 도 1c에 도시된 바와 같이, 잔류된 질화막을 마스크로 기판의 제1 산화막을 산화시켜 고전압 N웰 형성영역(Ⅰ) 및 로직 N웰 형성영역(Ⅳ)에 선택적으로 제2 산화막(15)을 형성한다. 그런 다음, 잔류된 질화막을 제거한다. 이때, P웰 형성영역(Ⅱ)(Ⅲ)에는 제1 산화막(3)이 존재한다.
이어서, 도 1d에 도시된 바와 같이, 제2 산화막(15)이 구비된 기판 전면에 P웰 형성을 위한 제3 이온주입 공정(17)을 실시한다. 이때, 고전압 N웰 형성영역(Ⅰ) 및 로직 N웰 형성영역(Ⅳ)에는 상대적으로 두꺼운 제2 산화막(15)이 형성되어 P웰 형성을 위한 제3 이온주입 공정에 영향을 받지 않고, P웰 형성영역(Ⅱ)(Ⅲ)에만 선택적으로 이온주입이 실시된다.
그런 다음, 기판 결과물에 열처리를 하여 주입된 이온들을 확산시켜, 도 1e에 도시된 바와 같이, 고전압 N웰(HNWELL)(19), 고전압 P웰(HPWELL)(21), P웰(PWELL)(23) 및 N웰(NWELL)(25)을 형성한다.
하지만, 종래기술에 따른 고전압소자의 웰 형성방법에 의하면, 고전압 DEMOS 소자의 정션 브레이크 다운 전압(Junction Break Down Voltage)을 높이기 위해 저농도로 고전압 P웰과 고전압 N웰 영역에 이온주입을 한 후 고온 드라이브-인(Drive-in) 공정을 통해 고전압 P웰과 고전압 N웰을 P형 기판 깊숙이 확산시켜 저농도의 균일한 고전압 P웰과 고전압 N웰을 형성함으로써, 저농도의 고전압 P웰은 정션 브레이크 다운 전압은 향상시키지만, 고전압 P웰 저항을 증가시켜 중전압 NMOS와 고전압 DENMOS의 스냅백(Snap Back) 특성을 감소시키고, 래치업(Latch up) 특성도 함께 나쁘게 하여 중전압 NMOS와 고전압 DENMOS의 신뢰성을 떨어뜨리는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자의 스냅백 특성 및 래치업 특성을 향상시키기 위한 디모스 트랜지스터의 제조 방법을 제공한다.
본 발명의 다른 목적은 디이모스 소자의 제조 시 웰 영역 아래에 고농도의 도핑층을 형성함으로써, 고전압 웰 영역의 저항을 낮추기 위한 제조 방법을 제공한다.
이와 같은 목적을 달성하기 위한 본 발명은, 디이모스 소자의 제조 방법에 있어서, (a) 실리콘 기판의 전면에 저농도의 불순물 이온을 주입하여 웰을 형성하는 단계; (b) 상기 웰의 하부 영역에 고농도의 불순물 이온을 주입하여 고농도 도핑층을 형성하는 단계; (c) 상기 웰의 양측에 불순물 이온을 주입하여 깊은 깊이의 제1 도전형의 제1 소스/드레인 영역을 형성하는 단계; (d) 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘막 패턴을 형성하는 단계; (e) 상기 게이트 폴리실리콘막 패턴을 충분히 덮도록 상기 실리콘 기판의 전면에 질화막을 형성하는 단계; (f) 상기 질화막을 패터닝하여 상기 게이트 폴리실리콘막 패턴의 일측벽에 게이트 스페이서를 형성하고, 상기 실리콘 기판의 전면에 실리사이드 차단막을 증착하고 패터닝하여 상기 게이트 산화막과 제2 도전형의 제2 소스/드레인이 형성될 부분의 실리사이드 차단막을 제거하는 단계; (g) 상기 실리사이드 차단막을 마스크로 하는 이온주입 공정을 통하여 상기 제1 소스/드레인에 상기 제2 소스/드레인을 형성하는 단계; 및 (h) 상기 실리사이드 차단막을 마스크로 이용하여 상기 제2 소스/드레인 및 상기 게이트 폴리실리콘막 패턴의 상부면에 실리사이드막을 증착하는 단계를 포함한다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
본 발명의 실시예에서는 디이모스 트랜지스터의 제조 방법을 설명한다. DENMOS 및 DEPMOS는 도전형만 반대로서 구조는 동일하므로, 상세한 설명에서는 DENMOS에 대해서만 설명한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 디이모스 소자의 제조 방법을 나타낸 공정 단면도이다.
도 2a를 참조하면, 실리콘 기판(200) 상에 버퍼 산화막(202)을 형성하고, 버퍼 산화막(202)이 형성된 실리콘 기판(200)의 전면에 저농도의 P형 불순물을 주입하여 P웰(204)을 형성한다.
도 2b를 참조하면, P웰(204)의 하부 영역에 고농도의 P형 불순물을 주입하여 고농도 P형 도핑층(204a)을 형성한다. 여기서, 이온주입 공정 시 보론(B) 등의 P형 불순물을 사용하며, 1 Mev 이상의 이온주입 에너지로 실시함이 바람직하다. 또한, 이온주입 공정 시 이온주입 에너지 레벨을 나누어 여러 차례 이온주입 공정을 실시함으로써, 다수의 P형 도핑층을 생성할 수 있고, 이로 인해 P형 도핑층의 저항을 더 낮게 만들 수 있다.
도 2c를 참조하면, 실리콘 기판(200)의 P웰(204)의 양측에 N형 불순물을 주입하여 묽고 깊은 깊이의 N-형 소스/드레인 영역(208)을 형성한다. 이어서, 버퍼 산화막(202)를 제거한 후 실리콘 기판(200)의 전면에 게이트 산화막(202a)을 형성한다.
도 2d 및 도 2e를 참조하면, 게이트 산화막(202a) 상에 게이트 폴리실리콘막(206)을 형성하고, 게이트 폴리실리콘막(206)을 패터닝하여 게이트 폴리실리콘막 패턴(206a)을 형성한다. 이어서, 게이트 폴리실리콘막 패턴(206a)의 양측벽에 게이트 스페이서(210)를 형성한다.
도 2f를 참조하면, 반도체 기판(200)의 전면에 실리사이드 차단막(212)을 증착하고, 사진/에칭 공정을 통하여 게이트 산화막(202a)과 N+형 소스/드레인 영역(214)이 형성될 부분의 실리사이드 차단막(212)을 제거한다.
도 2g를 참조하면, 실리사이드 차단막(212)을 마스크로 하는 이온주입 공정을 통하여 N-형 소스/드레인 영역(208)에 고농도 불순물 이온을 주입하고, N+형 소스/드레인 영역(214)을 형성한다. 이후, 실리사이드 차단막(212)을 마스크로 이용하여 N+형 소스/드레인 영역(214) 및 게이트 폴리실리콘막 패턴(206a)의 상부면에 실리사이드막(216)을 증착한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, 디이모스 소자의 제조 시 웰 영역 아래에 고농도의 도핑층을 형성함으로써, 고전압 웰 영역의 저항을 낮추고, 이로 인해 웰 영역에 만들어지는 중전압 모스 소자 및 고전압 모스 소자의 소냅백 특성을 개선하고, 웰 영역의 저항 감소로 인해 래치업 특성도 함께 개선하는 효과가 있다.

Claims (3)

  1. 디이모스 소자의 제조 방법에 있어서,
    (a) 실리콘 기판의 전면에 저농도의 불순물 이온을 주입하여 웰을 형성하는 단계;
    (b) 상기 웰의 하부 영역에 고농도의 불순물 이온을 주입하여 고농도 도핑층을 형성하는 단계;
    (c) 상기 웰의 양측에 불순물 이온을 주입하여 깊은 깊이의 제1 도전형의 제1 소스/드레인 영역을 형성하는 단계;
    (d) 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘막 패턴을 형성하는 단계;
    (e) 상기 게이트 폴리실리콘막 패턴을 충분히 덮도록 상기 실리콘 기판의 전면에 질화막을 형성하는 단계;
    (f) 상기 질화막을 패터닝하여 상기 게이트 폴리실리콘막 패턴의 일측벽에 게이트 스페이서를 형성하고, 상기 실리콘 기판의 전면에 실리사이드 차단막을 증착하고 패터닝하여 상기 게이트 산화막과 제2 도전형의 제2 소스/드레인이 형성될 부분의 실리사이드 차단막을 제거하는 단계;
    (g) 상기 실리사이드 차단막을 마스크로 하는 이온주입 공정을 통하여 상기 제1 소스/드레인에 상기 제2 소스/드레인을 형성하는 단계; 및
    (h) 상기 실리사이드 차단막을 마스크로 이용하여 상기 제2 소스/드레인 및 상기 게이트 폴리실리콘막 패턴의 상부면에 실리사이드막을 증착하는 단계
    를 포함하는 것을 특징으로 하는 디이모스 소자의 제조 방법.
  2. 제1항에서, 상기 단계 (b)에서,
    상기 고농도의 불순물 이온은 보론(B)을 포함하는 P형 불순물을 이용하는 것을 특징으로 하는 디이모스 소자의 제조 방법.
  3. 제1항에서, 상기 단계 (b)에서,
    이온주입 공정 시 이온주입 에너지 레벨을 나누어 여러 차례 이온주입 공정을 실시함으로써, 다수의 P형 도핑층을 생성할 수 있는 것을 특징으로 하는 디이모스 소자의 제조 방법.
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