JPH05291573A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路の微細化に対応できる高耐圧
の半導体装置およびその製造方法を提供する。 【構成】 ｐ型半導体基板１２の主表面にチャネル領域
を形成するようにドレイン拡散領域６およびソース拡散
領域７が形成されており、このチャネル領域の一部に所
定の深さを有する凹部９が形成されている。そして、こ
の凹部９を含むチャネル領域９の上には、その膜厚が比
較的厚くなるように設定されたゲート絶縁膜３ａを介し
てゲート電極５が形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に電界効果トランジスタの実効チ
ャネル長を長くすることによって、ソース／ドレイン間
の耐圧を向上させることが可能となる高耐圧電界効果ト
ランジスタの構造およびその製造方法に関するものであ
る。

【０００２】

【従来の技術】半導体集積回路の微細化は止まることな
く進んでいるが、微細化を制約する要因に、トランジス
タのソース／ドレイン間の耐圧（ＢＶｓｄ）（以下単に
「耐圧」という）がある。ここで、ＭＯＳトランジスタ
について、その耐圧の決定要因について簡単に説明す
る。ＭＯＳトランジスタのドレイン領域に高電圧（Ｎチ
ャネル型トランジスタの場合には正の高電圧）を印加す
ると、ドレイン領域と基板間のｐｎ接合が逆方向にバイ
アスされることになる。それにより、空乏層が拡がり、
その空乏層が遂にはソース領域にまで達しゲート電極に
電圧を印加していないにもかかわらずソース／ドレイン
領域間に電流が流れる。このような現象をパンチスルー
現象と呼ぶ。このようなパンチスルー現象が生じる電圧
を、この場合の「耐圧」と言うこととする。パンチスル
ー現象は、ゲート寸法が短いトランジスタにおいて顕著
に発生する。これは、ゲート寸法を小さくすることに伴
い、チャネル長も短くなるからであると考えられる。そ
して、このようなパンチスルー現象を起こさない最小の
ゲート寸法が、最小使用可能ゲート寸法となる。

【０００３】半導体集積回路の微細化に際しては、上記
の最小使用可能ゲート寸法をより小さくすることが要求
される。そして、この最小使用可能ゲート寸法をより小
さくするために、ゲート酸化膜の薄膜化、基板不純物濃
度の増加などの対策により、空乏層のチャネル方向の拡
がりを抑制しようしている。しかし、この場合、空乏層
の拡がりは抑制できても、ドレイン領域とゲート電極近
傍の狭い領域に空乏層が形成されるため、結局その部分
に高電界が発生することとなる。したがって、最小使用
可能ゲート寸法をより小さくするためには、上記の耐圧
の絶対値を小さくすることが必要となる。

【０００４】ここで、図３８および図３９を用いて、よ
り具体的に説明することとする。図３８は、従来のＭＯ
Ｓトランジスタの一例を示す断面図である。図３８に示
すように、ｐ型半導体基板１１２の主表面における素子
分離領域には、素子分離酸化膜１１０が形成されてい
る。そして、ｐ型半導体基板１１２の主表面における素
子形成領域には、ｎ型のドレイン拡散領域１０６および
ソース拡散領域１０７がチャネル領域を規定するように
間隔を隔てて形成されている。チャネル領域上にはゲー
ト絶縁膜１０４を介してゲート電極１０５が形成されて
いる。また、ｐ型半導体基板１１２中における所定の深
さの位置に、ｐ＋アイソレーション層１１３が形成され
ている。

【０００５】上記の構造を有するＭＯＳトランジスタに
おいて、ドレイン拡散領域１０６に所定電位を印加し、
ゲート電極１０５にも所定電位を印加することによっ
て、ソース／ドレイン拡散領域間に電流が流れることと
なる。図３８を参照して、上記のゲート寸法とは、図３
８におけるゲート電極１０５の幅Ｗのことをいう。ま
た、チャネル長とは、このゲート電極１０５の幅方向の
長さをいうものとする。上述したように、半導体集積回
路の微細化に伴って、ゲート電極１０５の幅Ｗ（以下
「ゲート寸法」という）も縮小されていく。それによ
り、チャネル長も短いものとなり、上述のパンチスルー
現象が発生しやすくなるといえる。

【０００６】図３９は、空乏層のチャネル方向の拡がり
を抑制した場合（条件Ａ）と抑制していない条件（条件
Ｂ）における耐圧の絶対値（Ｖ）とゲート寸法（μｍ）
との関係を示す図である。この場合、条件Ａは、ゲート
酸化膜厚が１８０Åの場合である。また、条件Ｂは、ゲ
ート酸化膜厚が２８０Åの場合である。図３９に示すよ
うに、条件Ａの場合は、耐圧の絶対値はＶ程度となって
おり、条件Ｂによる耐圧の絶対値１４Ｖよりも小さい値
となっている。しかし、最小使用可能ゲート寸法に関し
ては、、条件Ａの場合は、条件Ｂの場合よりも小さいも
のとなっている。すなわち、上述したように、ゲート寸
法の微細化に伴って耐圧は小さい値をとらざるを得なく
なっているといえる。

【０００７】

【発明が解決しようとする課題】通常のＭＯＳＬＳＩの
電源電圧は５Ｖ以下であるため、上記の条件Ａの場合の
ように耐圧が１１Ｖ程度に低下したとしても十分なマー
ジンはある。しかし、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの
ように書込時に１２Ｖ以上の高電圧を使用するデバイス
においては、上記の耐圧の絶対値の低下は深刻な問題に
なるといえる。また、このようなデバイスにおいても集
積度の増大が他のデバイスと同様に求められており、そ
れに伴い平面的なゲート寸法の微細化は必須の要件とな
ってくる。この場合、上記のような従来の構造を有する
ＭＯＳトランジスタは、その耐圧の絶対値が小さいた
め、そのままの状態ではＥＰＲＯＭ、ＥＥＰＲＯＭなど
のような１２Ｖ以上の高電圧を回路内部で取扱うデバイ
スには使用できなくなるという問題が生じる。

【０００８】この発明は、上記のような問題点を解消す
るためになされたものであり、微細化に対応できる高耐
圧電界効果トランジスタおよびその製造方法を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】この発明に基づく半導体
装置は、第１導電型半導体基板における第１トランジス
タのチャネル領域に、実効チャネル長を長くするための
凹部が形成されている。そして、半導体基板の主表面に
おいて、上記の凹部を挟むような位置に、チャネル領域
を規定するように第２導電型のソース／ドレインが形成
されている。さらに、上記の凹部を含むチャネル領域上
にはゲート絶縁膜が形成されており、このゲート絶縁膜
上にはゲート電極が形成されている。

【００１０】この発明に基づく半導体装置は、他の局面
では、上記の電界効果トランジスタは、半導体基板の平
らな主表面上に形成された第２トランジスタをさらに備
えており、上記の第１トランジスタのゲート絶縁膜の厚
みは、第２トランジスタのゲート絶縁膜の厚みよりも大
きいものとなっている。

【００１１】この発明に基づく半導体装置は、さらに他
の局面では、半導体基板の主表面に、第１導電型の不純
物拡散領域である第１ウェルと、この第１ウェルよりも
不純物濃度の高い第１導電型の不純物拡散領域である第
２ウェルとが形成されており、第１ウェル上には第１ト
ランジスタが形成されており、第２ウェル上には第２ト
ランジスタが形成されている。そして、このような半導
体装置において、第１ウェルのチャネル領域となる部分
には実効チャネル長を長くするための凹部が形成されて
いる。そして、第１トランジスタは、半導体基板の主表
面において、この凹部を間に挟むような位置にチャネル
領域を規定するように形成された第２導電型のソース／
ドレイン領域を備えている。また第１トランジスタは、
上記の凹部を含むチャネル領域上に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成されたゲート電極と
を備えている。

【００１２】この発明に基づく半導体装置の製造方法に
よれば、まず、半導体基板の主表面における所望の素子
形成領域を選択的に熱酸化することによって、基板内に
まで拡張した局所酸化膜を形成する。そして、この局所
酸化膜を除去することによって、所望の素子形成領域に
凹部を形成し、この凹部上にゲート絶縁膜を介してゲー
ト電極を形成する。そして、半導体基板の主表面におけ
る上記の凹部を挟む位置に、トランジスタのソース／ド
レイン領域を形成する。

【００１３】この発明に基づく半導体装置の製造方法
は、他の局面では、まず半導体基板の主表面における所
望の素子形成領域に、エッチングを行なうことによって
所望の深さの凹部を形成する。そして、この凹部上にゲ
ート絶縁膜を介してゲート電極を形成し、半導体基板の
主表面におけるこの凹部を挟む位置に、トランジスタの
ソース／ドレイン領域を形成する。

【００１４】

【作用】この発明に基づく半導体装置によれば、１つの
局面では、第１トランジスタのチャネル領域となる部分
に、凹部が形成されている。それにより、第１トランジ
スタ実効チャネル長を長くすることが可能となる。すな
わち、トランジスタのドレイン領域に電圧を印加した場
合に、空乏層は拡がるが、この空乏層が拡がってソース
領域にまで達するまでの距離を実質的に長くすることが
可能となる。それにより、このトランジスタの耐圧を向
上させることが可能となる。

【００１５】この発明に基づく半導体装置は、他の局面
では、半導体基板の平らな主表面上に、第２トランジス
タをさらに備えることを前提としている。そして、この
場合には、第１トランジスタのゲート絶縁膜の厚みは第
２トランジスタのゲート絶縁膜の厚みよりも大きくなる
ように設定されている。それにより、第１トランジスタ
において、空乏層の拡がりが比較的抑制されにくくな
り、ゲート電極とドレイン領域近傍における電界集中に
よる高電界の発生可能性を低減することが可能となる。
すなわち、この第１トランジスタは、高電圧の印加を許
容し得ることになる。ここで、第１トランジスタは、上
述したように、チャネル領域に凹部が形成されているた
め、実効チャネル長は長いものとなっている。それによ
り、空乏層の拡がりを許容し得る範囲が増大する。すな
わち、トランジスタの耐圧が向上することになる。

【００１６】この発明に基づく半導体装置は、さらに他
の局面では、第１トランジスタが形成されている第１ウ
ェルの不純物濃度が、相対的に低く設定されている。そ
れにより、第１トランジスタは、高電圧の印加を許容し
得ることになる。ここで、第１トランジスタは、そのチ
ャネル領域に凹部が形成されているため、実効チャネル
長は長いものとなっている。それにより、高電圧が印加
された際の第１トランジスタの空乏層の拡がりの許容量
は増大する。すなわち、第１トランジスタの耐圧を高く
することが可能となる。

【００１７】この発明に基づく半導体装置の製造方法に
よれば、１つの局面では、半導体基板の主表面における
所望の素子形成領域を選択的に熱酸化することによって
基板内にまで拡張した局所酸化膜を形成し、この局所酸
化膜を除去することによって所望の素子形成領域に凹部
を形成することが可能となる。そして、この凹部を挟む
位置にソース／ドレイン領域が形成される。それによ
り、電界効果トランジスタの実効チャネル長を長くする
ことが可能となる。それにより、この電界効果トランジ
スタの耐圧を向上させることが可能となる。

【００１８】この発明に基づく半導体装置の製造方法に
よれば、他の局面では、半導体基板の主表面における所
望の素子形成領域に、エッチングを行なうことによって
所望の深さの凹部を形成する。そして、この凹部を挟む
位置にトランジスタのソース／ドレイン領域を形成す
る。それにより、この電界効果トランジスタの実効チャ
ネル長を長くすることが可能となり、このトランジスタ
の耐圧を向上させることが可能となる。

【００１９】

【実施例】以下、この発明を、同一半導体基板上に高電
圧を使用するトランジスタと、低電圧を使用するトラン
ジスタの２種類を形成する場合のＮチャネル型ＭＯＳト
ランジスタに適用した場合について、図を用いて説明す
る。

【００２０】図１は、この発明に基づく実施例における
高耐圧ＭＯＳトランジスタを含む半導体装置の断面図で
ある。図１を参照して、この図においては、高耐圧ＭＯ
Ｓトランジスタ形成領域１と通常のＭＯＳトランジスタ
形成領域２とが隣接する場合を示している。そして、高
耐圧ＭＯＳトランジスタ形成領域１には、トランジスタ
のチャネル領域となる部分に、凹部９が形成されてい
る。この凹部９の深さは、好ましくは０．２μｍであ
り、この凹部９のチャネル長方向の幅は、好ましくは、
０．４μｍである。また、この凹部９の形状は、好まし
くは、電界集中を起こすような突起のないなめらかな形
状である。そして、ｐ型半導体基板１２の主表面には、
この凹部９を挟むような位置にソース拡散領域７とドレ
イン拡散領域６とが間隔を隔てて形成されている。そし
て、このＭＯＳトランジスタのチャネル領域上には、２
５０Å程度の厚みを有するゲート絶縁膜３ａを介してゲ
ート電極５が形成されている。このゲート絶縁膜３ａの
厚みは、好ましくは、２００〜３００Åである。

【００２１】一方、上記の高耐圧ＭＯＳトランジスタに
隣接して形成されているＭＯＳトランジスタの構造は、
従来例と同様であり、ｐ型半導体基板１２の主表面にお
ける所定位置には、チャネル領域を規定するように間隔
を隔ててソース拡散領域７およびドレイン拡散領域６が
形成されている。そして、チャネル領域上には、１８０
Å程度の膜厚を有するゲート絶縁膜４を介してゲート電
極５が形成されている。また、ｐ型半導体基板１２の所
定の深さの位置には、ｐ＋アイソレーション層が形成さ
れている。さらに、ｐ型半導体基板１２の主表面におけ
る素子分離領域には、間隔を隔てて素子分離酸化膜１０
が形成されている。

【００２２】上記の構造を有する高耐圧ＭＯＳトランジ
スタにおいて、ゲート絶縁膜３ａを２５０Å程度と厚く
することにより、高耐圧ＭＯＳトランジスタに印加し得
る電圧を１４Ｖと高くすることが可能となる。そして、
ゲート絶縁膜３ａを上記のように厚くすることに伴うパ
ンチスルー耐圧の低下に対応するために、ｐ型半導体基
板１２に所定の深さの凹部９を形成し、この凹部９の形
成位置にチャネル領域を形成している。それにより、実
効チャネル長を長くすることが可能となる。その結果、
空乏層の拡がりに対する許容量が増大し、パンチスルー
耐圧が向上する。また、この場合、凹部９の形状、深
さ、幅等によりゲート電極５の平面的なゲート寸法を調
整することも可能となる。それにより、微細化に伴う平
面的なゲート寸法の縮小にもフレキシブルに対応できる
といえる。

【００２３】次に、上記の構造を有する高耐圧ＭＯＳト
ランジスタを含む半導体装置の製造方法について、図２
〜図１０を用いて説明する。図２〜図１０は、この発明
に基づく高耐圧ＭＯＳトランジスタを含む半導体装置の
製造工程における第１〜第９工程を示す断面図である。

【００２４】図２を参照して、ｐ型半導体基板１２の主
表面における素子分離領域に、公知の選択酸化法（ＬＯ
ＣＯＳ法）を用いて、選択的に熱酸化を行なうことによ
って５０００Å程度の厚い素子分離酸化膜１０を形成す
る。そして、この素子分離酸化膜１０の形成と同時に、
高耐圧ＭＯＳトランジスタ形成領域の一部に、厚い酸化
膜１０ａを形成する。この場合であれば、この厚い酸化
膜１０ａの膜厚は、上記の素子分離酸化膜１０の膜厚と
ほぼ同程度のものとなっている。また、この実施例にお
いては、上記の厚い酸化膜１０ａを素子分離酸化膜１０
と同時に形成したが、素子分離酸化膜１０形成工程と別
の工程でこの厚い酸化膜１０ａを形成してもよい。この
場合には、この厚い酸化膜１０ａの膜厚を種々に調整す
ることが可能となる。

【００２５】次に、図３に示すように、高耐圧ＭＯＳト
ランジスタ形成領域を覆うように、写真製版技術によっ
てレジストパターン２１を形成し、このレジストパター
ン２１をマスクとして、イオン注入法によって、素子間
の分離耐圧を上げるためのボロン（Ｂ）を３×１０¹³ｃ
ｍ^-2，加速電圧２００ＫｅＶの条件下で注入する。それ
により、前記の素子分離酸化膜１０下にｐ＋アイソレー
ション層１３を形成する。

【００２６】次に、図４を参照して、上記のレジストパ
ターン２１を除去した後、写真製版技術を用いて、高耐
圧ＭＯＳトランジスタ形成領域を開口したレジストパタ
ーン２２を形成し、弗酸（ＨＦ）等の水溶液を用いて上
記の厚い酸化膜１０ａをエッチングする。それにより、
ｐ型半導体基板１２の主表面における高耐圧ＭＯＳトラ
ンジスタ形成領域の一部に、凹部９が形成される。その
後、図５に示すように、上記のレジストパターン２２を
マスクとしてイオン注入を行なうことによって、高耐圧
ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）を決定す
るためのボロン（Ｂ）イオンを必要量だけ注入する。

【００２７】本実施例における上記の素子分離酸化膜１
０形成工程およびチャネルドープのための工程は、通常
のＭＯＳトランジスタを形成するためには必要不可欠の
工程であるため、本発明に基づくＭＯＳトランジスタの
構造を得るために、写真製版工程を新たに追加する必要
はないといえる。

【００２８】次に、図５および図６に示すように、上記
のレジストパターン２２を除去した後、素子分離酸化膜
１０形成時に形成された下敷き酸化膜１０ｂを弗酸（Ｈ
Ｆ）等の水溶液を用いてエッチング除去する。そして、
熱酸化処理を施すことによって、１８０Å程度の膜厚を
有するゲート絶縁膜３を形成する。その後、図７に示す
ように、写真製版技術を用いて、高耐圧ＭＯＳトランジ
スタ形成領域を覆うようにレジストパターン２３を形成
し、このレジストパターン２３をマスクとして、弗酸
（ＨＦ）等の水溶液を用いて、高耐圧ＭＯＳトランジス
タ形成領域以外の素子形成領域に形成されたゲート絶縁
膜３をエッチング除去する。

【００２９】その後、図８に示すように、上記のレジス
トパターン２３を除去した後、熱酸化処理を施すことに
よって、高耐圧ＭＯＳトランジスタ形成領域以外の素子
形成領域に、１８０Å程度の膜厚を有するゲート絶縁膜
４を形成する。このとき、高耐圧ＭＯＳトランジスタ形
成領域には、予め上記のゲート絶縁膜３が形成されてい
るため、この工程における熱酸化処理によって、ゲート
絶縁膜の積み足しが行なわれ、その結果、高耐圧ＭＯＳ
トランジスタ形成領域には、２５０Å程度の膜厚を有す
るゲート絶縁膜３ａが形成される。

【００３０】次に、図９を参照して、ＣＶＤ法を用い
て、素子形成領域上に３０００Å程度の膜厚を有するポ
リシリコン膜５を形成し、このポリシリコン膜５にリン
（Ｐ）などの不純物を熱拡散によって導入し、このポリ
シリコン膜５の電気抵抗値を下げる。その後、このポリ
シリコン膜５上に、写真製版技術によって所望の形状に
パターニングされたレジストパターン２４を形成し、こ
のレジストパターン２４をマスクとしてＣＦ₄ プラズマ
等を用いたプラズマエッチングによって、ポリシリコン
膜５をエッチングする。

【００３１】その後、図１０に示すように、イオン注入
法を用いて、ヒ素（Ａｓ）イオンを加速電圧４０Ｋｅ
Ｖ，４×１０¹⁵ｃｍ^-2の条件下で注入することによっ
て、ドレイン拡散領域６およびソース拡散領域７を形成
する。このとき、ドレイン拡散領域６およびソース拡散
領域７形成のために注入されたヒ素（Ａｓ）注入層を活
性化するために、９００℃程度の温度で、窒素雰囲気中
で１５分程度熱処理した後、９００℃程度の温度で酸素
雰囲気中で４０分程度熱処理を行なうことによって再酸
化を行なう。その後、公知の方法によって層間絶縁膜、
コンタクトホール、アルミニウム配線層を形成すること
によりＭＯＳトランジスタが形成される。

【００３２】次に、この発明に基づく他の実施例につい
て図１１〜図１９を用いて説明する。図１１は、この発
明に基づく他の実施例における高耐圧ＭＯＳトランジス
タを含む半導体装置の断面図である。図１１を参照し
て、ｐ型半導体基板３２には、上記の実施例と同様に、
高耐圧ＭＯＳトランジスタ形成領域１と通常のＭＯＳト
ランジスタ形成領域２とが隣接して設けられている。そ
して、高耐圧ＭＯＳトランジスタ形成領域１には、ｐ型
半導体基板３２の主表面に、チャネル領域を規定するよ
うにドレイン拡散領域２６とソース拡散領域２７とが所
定間隔を隔てて形成されている。そして、チャネル領域
には、所定深さのトレンチ３４が形成されている。この
トレンチ３４の深さは、好ましくは、２０００Å〜４０
００Å程度の大きさであり、このトレンチ３４のチャネ
ル方向の幅は、好ましくは、０．２μｍ〜０．４μｍ程
度の範囲内のものである。そして、チャネル領域上に
は、２５０Å程度の膜厚を有するゲート絶縁膜２３ａを
介してゲート電極２５が形成されている。また、ｐ型半
導体基板３２の素子分離領域には、素子分離酸化膜３０
が形成されており、この素子分離酸化膜３０下には、素
子間分離耐圧を向上させるためのｐ＋アイソレーション
層３３が形成されている。

【００３３】一方、通常のＭＯＳトランジスタ形成領域
２には、チャネル領域を規定するようにｐ型半導体基板
３２の主表面に、ドレイン拡散領域２６とソース拡散領
域２７とが所定間隔を隔てて形成されている。そして、
チャネル領域上には１８０Å程度の膜厚を有するゲート
絶縁膜２４を介してゲート電極２５が形成されている。

【００３４】上記の高耐圧ＭＯＳトランジスタ形成領域
に形成されたＭＯＳトランジスタは、チャネル領域に所
定の深さを有するトレンチ３４が形成されているため、
実効チャネル長は長くなっている。それにより、上述の
実施例と同様の理由で、このＭＯＳトランジスタのソー
ス／ドレイン拡散領域間の耐圧を向上させることが可能
となる。

【００３５】次に、図１２〜図１９を用いて、この実施
例における高耐圧ＭＯＳトランジスタを含む半導体装置
の製造方法について説明する。図１２〜図１９は、前記
の半導体装置の製造工程の第１〜第８工程を示す断面図
である。

【００３６】図１２を参照して、ｐ型半導体基板３２の
主表面における素子分離領域に、ボロン（Ｂ）等のｐ型
不純物を所定量注入した後、公知の選択酸化法（ＬＯＣ
ＯＳ法）を用いて選択的に熱酸化処理を施すことによっ
て、素子分離領域に５０００Å程度の膜厚を有する素子
分離酸化膜３０を形成する。このとき、この素子分離酸
化膜３０下には、素子間の分離耐圧を向上させるための
ｐ＋アイソレーション層３３が形成されている。

【００３７】次に、図１３を参照して、上記の素子分離
酸化膜３０形成時に形成されている３０ｂをエッチング
除去した後、写真製版技術を用いて、高耐圧ＭＯＳトラ
ンジスタのチャネル領域となる領域の一部を開口したレ
ジストパターン４５を形成する。そして、このレジスト
パターン４５をマスクとしてＣＦ₄ プラズマなどを用い
たドライエッチングを行なうことによって、ｐ型シリコ
ン基板３２を所定量エッチングし、いわゆるトレンチ３
４を形成する。

【００３８】次に、図１４を参照して、上記のレジスト
パターン４５を除去した後、さらに写真製版技術を用い
て、高耐圧ＭＯＳトランジスタのチャネル領域となる領
域を開口したレジストパターン４６を形成する。そし
て、このレジストパターン４６をマスクとして、斜め回
転イオン注入を行なうことによって、高耐圧ＭＯＳトラ
ンジスタのしきい値電圧（Ｖｔｈ）調整のためのボロン
（Ｂ）のイオン注入を行なう。

【００３９】次に、図１５を参照して、上記のレジスト
パターン４６を除去した後、熱酸化処理を施すことによ
って、素子形成領域におけるｐ型半導体基板３２表面
に、１８０Å程度の膜厚のゲート絶縁膜２３を形成す
る。そして、図１６に示すように、写真製版技術を用い
て、高耐圧ＭＯＳトランジスタ形成領域を覆うようにレ
ジストパターン４７を形成し、このレジストパターン４
７をマスクとして、弗酸（ＨＦ）等の水溶液を用いて、
高耐圧ＭＯＳトランジスタ形成領域以外の素子形成領域
に形成されたゲート絶縁膜２３をエッチング除去する。

【００４０】次に、図１７を参照して、上記のレジスト
パターン４７を除去した後、再び熱酸化処理を施すこと
によって、高耐圧ＭＯＳトランジスタ形成領域以外の素
子形成領域に、１８０Å程度の膜厚を有するゲート絶縁
膜２４を形成する。このとき、高耐圧ＭＯＳトランジス
タ形成領域にも熱酸化処理が施されるため、この高耐圧
ＭＯＳトランジスタ形成領域上に形成されるゲート絶縁
膜２３ａの膜厚は、２５０Å程度の膜厚となっている。

【００４１】次に、図１８を参照して、ＣＶＤ法を用い
て、ｐ型半導体基板３２の主表面における素子形成領域
上に、３０００Å程度の膜厚を有するポリシリコン膜２
５を形成した後、このポリシリコン膜２５に熱拡散処理
を施すことによってリン（Ｐ）等の不純物を導入し、こ
のポリシリコン膜２５の電気抵抗値を下げる。その後、
このポリシリコン膜２５上に、写真製版技術を用いて所
望の形状にパターニングされたレジストパターン４８を
形成する。そして、このレジストパターン４８をマスク
としてＣＦ₄ プラズマ等を用いたプラズマエッチングを
行なうことによって、ポリシリコン膜２５をエッチング
する。それにより、ゲート電極２５を形成する。

【００４２】次に、図１９を参照して、イオン注入法を
用いて、ヒ素（Ａｓ）イオンを加速電圧４０ＫｅＶ程
度，４×１０¹⁵ｃｍ^-2程度の条件下でｐ型半導体基板３
２の主表面に導入し、ドレイン拡散領域２６およびソー
ス拡散領域２７を形成する。このとき、このドレイン拡
散領域２６およびソース拡散領域２７の形成のために注
入されたヒ素（Ａｓ）注入層を活性化するために、窒素
雰囲気中で９００℃程度，１５分程度の熱処理を行なっ
た後、酸素雰囲気中で９００℃程度，４０分程度の熱処
理を行なうことにより再酸化を行なう。その後、公知の
方法により、層間絶縁膜、コンタクトホール、アルミニ
ウム配線層を形成することにより、ＭＯＳトランジスタ
が形成される。

【００４３】次に、この発明に基づくさらに他の実施例
について、図２０〜図２９を用いて説明する。図２０
は、この実施例における高耐圧ＭＯＳトランジスタを含
む半導体装置を示す断面図である。図２０を参照して、
ｐ型半導体基板６２における高耐圧ＭＯＳトランジスタ
形成領域１には、不純物濃度が１×１０¹⁶ｃｍ^-3程度に
調整された第１ｐ型ウェル６５が形成されている。ま
た、ｐ型半導体基板６２における通常のＭＯＳトランジ
スタ形成領域２には、不純物濃度が３×１０¹⁶ｃｍ ^-3程
度に調整された第２ｐ型ウェル６６が形成されている。
このように、高耐圧ＭＯＳトランジスタ形成領域１に形
成された第１ｐ型ウェル６５の不純物濃度を、相対的に
低いものとすることによって、この領域に形成されるＭ
ＯＳトランジスタへの印加電圧を高くすることが可能と
なる。

【００４４】そして、高耐圧ＭＯＳトランジスタ形成領
域１において、ｐ型半導体基板６２の主表面には、チャ
ネル領域を規定するようにドレイン拡散領域５６とソー
ス拡散領域５７とが所定間隔を隔てて形成されている。
そして、このチャネル領域には、凹部５９が形成されて
おり、この凹部５９によってこの領域に形成されるＭＯ
Ｓトランジスタの実効チャネル長は長いものとなってい
る。この凹部５９の深さは、好ましくは０．２μｍ〜
０．３μｍ程度であり、またこの凹部５９のチャネル長
方向の幅は、好ましくは、０．３μｍ〜０．５μｍ程度
である。また、凹部５９の形状は、好ましくは、電界集
中を起こすような突起のないなめらかな形状である。こ
れにより、空乏層の拡がりに対する許容量が増大し、ソ
ース／ドレイン拡散領域間の耐圧は向上することとな
る。

【００４５】一方、通常のＭＯＳトランジスタ形成領域
２には、従来例で示したＭＯＳトランジスタと同様の構
造を有するＭＯＳトランジスタが形成されている。すな
わち、この通常のＭＯＳトランジスタ形成領域２におけ
るｐ型半導体基板６２の主表面には、所定間隔を隔てて
ドレイン拡散領域５６とソース拡散領域５７とが形成さ
れており、チャネル領域上にはゲート絶縁膜５３を介し
てゲート電極５５が形成されている。また、ｐ型半導体
基板６２の主表面における素子分離領域には、素子分離
酸化膜６０が形成されており、この素子分離酸化膜６０
下にはｐ＋アイソレーション層６３が形成されている。

【００４６】次に、上記の構造を有する半導体装置の製
造方法について、図２１〜図２９を参照して説明する。
図２１〜図２９は、上記の構造を有する半導体装置の製
造工程における第１工程〜第９工程を示す断面図であ
る。

【００４７】図２１を参照して、ｐ型半導体基板６２に
おける高耐圧ＭＯＳトランジスタ形成領域１を開口した
レジストパターン６７を写真製版技術を用いて形成す
る。そして、このレジストパターン６７をマスクとして
リン（Ｐ）イオンを４×１０¹²ｃｍ^-2程度の注入量で注
入する。その後、図２２に示すように、写真製版技術を
用いて、通常のＭＯＳトランジスタ形成領域２を開口し
たレジストパターン６８を形成する。そして、このレジ
ストパターン６８をマスクとして、リン（Ｐ）イオンを
１×１０¹³ｃｍ^-2程度の注入量でイオン注入する。そし
て、上記のリン（Ｐ）イオンを所望の深さに拡散するた
めに、１１８０℃，６時間の熱処理を行なう。

【００４８】その後、図２３を参照して、公知の選択酸
化法（ＬＯＣＯＳ法）を用いて選択的に熱酸化処理を行
なうことによって、ｐ型半導体基板６２における素子分
離領域に、５０００Å程度の膜厚を有する素子分離酸化
膜６０を形成する。このとき、同時に、高耐圧ＭＯＳト
ランジスタ形成領域におけるチャネル領域となる部分に
厚い酸化膜６０ａを形成しておく。この厚い酸化膜６０
ａ形成に関しては、前述の実施例と同様に、この厚い酸
化膜６０ａ形成のための工程を素子分離酸化膜６０形成
工程と別工程としてもよい。それにより得られる効果は
前述の実施例と同様である。

【００４９】次に、図２４に示すように、写真製版技術
を用いて高耐圧ＭＯＳトランジスタ形成領域を覆うよう
にレジストパターン６９を形成し、このレジストパター
ン６９をマスクとしてボロン（Ｂ）を３×１０¹³ｃ
ｍ^-2，加速電圧２００ＫｅＶ程度の条件下でイオン注入
を行なう。それにより、素子分離酸化膜６０下にｐ＋ア
イソレーション層６３を形成する。そして、レジストパ
ターン６９を除去した後、図２５に示すように、写真製
版技術を用いて、高耐圧ＭＯＳトランジスタ形成領域１
を開口したレジストパターン７０を形成する。そして、
このレジストパターン７０をマスクとして弗酸（ＨＦ）
等の水溶液を用いて上記の厚い酸化膜６０ａを除去す
る。それにより、高耐圧ＭＯＳトランジスタ形成領域１
におけるｐ型半導体基板６２の主表面に凹部５９が形成
される。

【００５０】次に、図２６に示すように、上記のレジス
トパターン７０をマスクとして、ボロン（Ｂ）イオンを
必要量だけイオン注入することによって、高耐圧ＭＯＳ
トランジスタのしきい値電圧（Ｖｔｈ）決定のためのチ
ャネルドープを行なう。

【００５１】上記の素子分離酸化膜６０の形成工程およ
びチャネルドープのための工程は、本来ＭＯＳトランジ
スタを形成するために必要不可欠の工程であり、本発明
に基づくＭＯＳトランジスタの構造を得るために写真製
版工程を新たに追加するものではない。

【００５２】次に、図２７を参照して、上記のレジスト
パターン７０を除去した後、素子分離酸化膜６０形成時
にパターニングされた下敷き酸化膜６０ｂをエッチング
除去する。その後、熱酸化処理を施すことによって、ｐ
型半導体基板６２の主表面における素子形成領域表面
に、１８０Å程度の膜厚のゲート絶縁膜５３を形成す
る。そして、図２８に示すように、このゲート絶縁膜５
３上に、ＣＶＤ法を用いて３０００Å程度の膜厚のポリ
シリコン膜５５を形成し、このポリシリコン膜５５上
に、写真製版技術を用いて所望の形状にパターニングさ
れたレジストパターン７１を形成する。そして、このレ
ジストパターン７１をマスクとしてＣＦ₄ プラズマ等を
用いたプラズマエッチングを行なうことによって、ポリ
シリコン膜５５をエッチングする。それにより、ゲート
電極５５が形成される。

【００５３】次に、図２９に示すように、ヒ素（Ａｓ）
イオンを加速電圧４０ＫｅＶ程度，４×１０¹⁵ｃｍ^-2程
度イオン注入することによって、トランジスタのドレイ
ン拡散領域５６およびソース拡散領域５７を形成する。
このドレイン拡散領域５６およびソース拡散領域５７形
成のためには、上記の注入されたヒ素（Ａｓ）による注
入層を活性化するために、窒素雰囲気中で９００℃程
度，１５分程度の熱処理を施した後、酸素雰囲気中で９
００℃，４０分程度の熱処理を施すことにより再酸化を
行なう。その後、公知の方法により、層間絶縁膜、コン
タクトホール、アルミニウム配線層を形成することによ
り、ＭＯＳトランジスタが形成される。

【００５４】次に、この発明に基づくさらに他の実施例
について、図３０〜図３７を用いて説明する。図３０
は、この発明に基づくさらに他の実施例における高耐圧
ＭＯＳトランジスタを含む半導体装置を示す断面図であ
る。図３０を参照して、ｐ型半導体基板９２には、高耐
圧ＭＯＳトランジスタ形成領域１に、不純物濃度が１×
１０¹⁶ｃｍ^-3程度に調整された第１ｐ型ウェル９５が形
成されており、通常のＭＯＳトランジスタ形成領域２に
は、不純物濃度が３×１０¹⁶ｃｍ^-3程度に調整された第
２ｐ型ウェル９６が形成されている。そして、第１ｐ型
ウェル９５におけるｐ型半導体基板９２の主表面には、
チャネル領域を規定するようにドレイン拡散領域８６と
ソース拡散領域８７とが所定間隔を隔てて形成されてい
る。そして、このチャネル領域には、所定の深さのトレ
ンチ９４が形成されている。この場合のトレンチ９４の
深さは、好ましくは、２０００Å〜４０００Å程度の大
きさであり、トレンチ９４のチャネル方向の幅は、好ま
しくは、０．２μｍ〜０．４μｍ程度の値である。そし
て、チャネル領域上には、ゲート絶縁膜８３を介してゲ
ート電極８５が形成されている。この場合も前述の実施
例と同様に、このトレンチ９４をチャネル部に有するこ
とにより、実効チャネル長を長くすることが可能とな
る。それにより、前述の実施例と同様の理由で、チャネ
ル部にトレンチ９４を有するこのＭＯＳトランジスタの
ソース／ドレイン拡散領域間の耐圧は向上する。

【００５５】一方、上記の第２ｐ型ウェル９６領域にお
けるｐ型半導体基板９２の主表面には、チャネル領域を
規定するようにドレイン拡散領域８６とソース拡散領域
８７とが所定間隔を隔てて形成されている。そして、チ
ャネル領域上にはゲート絶縁膜８３を介してゲート電極
８５が形成されている。また、ｐ型半導体基板９２の主
表面における素子分離領域には、素子分離酸化膜９０が
形成されている。そして、この素子分離酸化膜９０下に
は、ｐ＋アイソレーション層９３が形成されている。

【００５６】次に、上記の構造を有する半導体装置の製
造方法について、図３１〜図３７を用いて説明する。図
３１〜図３７は、この半導体装置の製造工程における第
１〜第７工程を示す断面図である。図３１を参照して、
ｐ型半導体基板９２の表面に、写真製版技術を用いて、
高耐圧ＭＯＳトランジスタ形成領域１を開口したレジス
トパターン９７を形成する。そして、このレジストパタ
ーン９７をマスクとしてリン（Ｐ）イオンを５×１０¹²
ｃｍ^-2程度イオン注入することによって、第１ｐ型ウェ
ル９５を形成する。次に、図３２に示すように、通常の
ＭＯＳトランジスタ形成領域２を開口したレジストパタ
ーン９８を形成し、このレジストパターン９８をマスク
としてリン（Ｐ）イオンを１×１０¹³ｃｍ^-2程度イオン
注入することによって、第２ｐ型ウェル９６を形成す
る。このとき、第１ｐ型ウェル９５および第２ｐ型ウェ
ル９６形成には、リン（Ｐ）イオンをｐ型半導体基板９
２の所望の深さにまで拡散させるために、１１８０℃，
６時間の熱処理が施される。

【００５７】次に、図３３を参照して、ｐ型半導体基板
９２の主表面における素子分離領域に、ボロン（Ｂ）等
のｐ型不純物を導入した後、公知の選択酸化法（ＬＯＣ
ＯＳ法）により選択的に熱酸化処理を施すことによっ
て、５０００Å程度の膜厚の素子分離酸化膜９０および
ｐ＋アイソレーション層９３を形成する。その後、写真
製版技術を用いて、高耐圧ＭＯＳトランジスタのチャネ
ル領域となる領域の一部を開口したレジストパターン９
９を形成し、このレジストパターン９９をマスクとして
ＣＦ₄ プラズマなどを用いたドライエッチングを行なう
ことによって、ｐ型シリコン基板９２をエッチングす
る。それにより、所定の深さのトレンチ９４が形成され
る。

【００５８】次に、図３４を参照して、レジストパター
ン９９を除去した後、高耐圧トランジスタ形成領域１を
開口したレジストパターン１００を形成する。そして、
このレジストパターン１００をマスクとしてボロン
（Ｂ）イオンを斜め回転イオン注入法によってｐ型半導
体基板９２に導入し、高耐圧ＭＯＳトランジスタのしき
い値電圧（Ｖｔｈ）の調整を行なう。そして、図３５に
示すように、レジストパターン１００を除去した後、熱
酸化処理を施すことによって、１８０Å程度の膜厚のゲ
ート絶縁膜８３を形成する。次に、図３６に示すよう
に、ＣＶＤ法を用いて、ｐ型半導体基板９２上に３００
０Å程度の膜厚のポリシリコン膜８５を形成し、このポ
リシリコン膜８５にリン（Ｐ）などの不純物を熱拡散法
などによって導入し、このポリシリコン膜８５の電気抵
抗値を下げる。その後、このポリシリコン膜８５の上
に、写真製版技術を用いて所望の形状にパターニングさ
れたレジストパターン１０１を形成する。そして、この
レジストパターン１０１をマスクとして、ＣＦ₄ プラズ
マ等を用いたプラズマエッチングによって、ポリシリコ
ン膜８５をエッチングする。それにより、ゲート電極８
５が形成されることになる。

【００５９】次に、図３７を参照して、ｐ型半導体基板
９２の主表面に、ヒ素（Ａｓ）イオンを加速電圧４０Ｋ
ｅＶ程度，４×１０¹⁵ｃｍ^-2程度の条件下でイオン注入
することによって、ドレイン拡散領域８６およびソース
拡散領域８７を形成する。このとき、このドレイン拡散
領域８６およびソース拡散領域８７形成のために注入さ
れたヒ素（Ａｓ）注入層を活性化するために、窒素雰囲
気中で９００℃程度，１５分程度の熱処理が施された
後、さらに酸素雰囲気中で９００℃程度，４０分程度の
熱処理が施されることによって再酸化が行なわれる。そ
の後、公知の方法によって層間絶縁膜、コンタクトホー
ル、アルミニウム配線層を形成することにより、ＭＯＳ
トランジスタが形成されることになる。

【００６０】

【発明の効果】上述したように、この発明によれば、電
界効果トランジスタのチャネル領域に凹部を形成するの
で、実効チャネル長を長くすることが可能となる。それ
により、ソース／ドレイン領域間の耐圧を向上させるこ
とが可能となる。このとき、高耐圧とするべき電界効果
トランジスタのゲート絶縁膜を厚く、あるいは、ウェル
濃度を薄く調整することにより、その電界効果トランジ
スタに印加し得る電圧を高くするようにしている。しか
し、これにより、空乏層の拡がりは比較的大きくなる。
この場合に、上記の凹部を有することにより、空乏層の
拡がりを許容することが可能となる。それにより、ソー
ス／ドレイン領域間の耐圧を向上させることが可能とな
る。さらに、本件発明によれば、平面的なゲート寸法を
小さくした場合にも対応できる。すなわち、半導体集積
回路の微細化に対応できることになる。

【００６１】この発明に基づく製造方法によれば、従来
の電界効果トランジスタと同じマスク枚数で高耐圧電界
効果トランジスタを製造することが可能となる。それに
より、ほぼ同様の製造コストでより高性能な電界効果ト
ランジスタを製造することが可能となるといえる。ま
た、凹部の深さ等により、チャネル長の調整ができるの
で、製造時の電界効果トランジスタの条件設定の自由度
を大きくすることが可能となる。

【図面の簡単な説明】

【図１】この発明に基づく一実施例における高耐圧ＭＯ
Ｓトランジスタを含む半導体装置の断面図である。

【図２】図１に示される半導体装置の製造方法における
第１工程を示す断面図である。

【図３】図１に示される半導体装置の製造方法における
第２工程を示す断面図である。

【図４】図１に示される半導体装置の製造方法における
第３工程を示す断面図である。

【図５】図１に示される半導体装置の製造方法における
第４工程を示す断面図である。

【図６】図１に示される半導体装置の製造方法における
第５工程を示す断面図である。

【図７】図１に示される半導体装置の製造方法における
第６工程を示す断面図である。

【図８】図１に示される半導体装置の製造方法における
第７工程を示す断面図である。

【図９】図１に示される半導体装置の製造方法における
第８工程を示す断面図である。

【図１０】図１に示される半導体装置の製造方法におけ
る第９工程を示す断面図である。

【図１１】この発明に基づく他の実施例における高耐圧
ＭＯＳトランジスタを含む半導体装置を示す断面図であ
る。

【図１２】図１１に示される半導体装置の製造方法にお
ける第１工程を示す断面図である。

【図１３】図１１に示される半導体装置の製造方法にお
ける第２工程を示す断面図である。

【図１４】図１１に示される半導体装置の製造方法にお
ける第３工程を示す断面図である。

【図１５】図１１に示される半導体装置の製造方法にお
ける第４工程を示す断面図である。

【図１６】図１１に示される半導体装置の製造方法にお
ける第５工程を示す断面図である。

【図１７】図１１に示される半導体装置の製造方法にお
ける第６工程を示す断面図である。

【図１８】図１１に示される半導体装置の製造方法にお
ける第７工程を示す断面図である。

【図１９】図１１に示される半導体装置の製造方法にお
ける第８工程を示す断面図である。

【図２０】この発明に基づくさらに他の実施例における
高耐圧ＭＯＳトランジスタを含む半導体装置を示す断面
図である。

【図２１】図２０に示される半導体装置の製造方法にお
ける第１工程を示す断面図である。

【図２２】図２０に示される半導体装置の製造方法にお
ける第２工程を示す断面図である。

【図２３】図２０に示される半導体装置の製造方法にお
ける第３工程を示す断面図である。

【図２４】図２０に示される半導体装置の製造方法にお
ける第４工程を示す断面図である。

【図２５】図２０に示される半導体装置の製造方法にお
ける第５工程を示す断面図である。

【図２６】図２０に示される半導体装置の製造方法にお
ける第６工程を示す断面図である。

【図２７】図２０に示される半導体装置の製造方法にお
ける第７工程を示す断面図である。

【図２８】図２０に示される半導体装置の製造方法にお
ける第８工程を示す断面図である。

【図２９】図２０に示される半導体装置の製造方法にお
ける第９工程を示す断面図である。

【図３０】この発明に基づくさらに他の実施例における
高耐圧ＭＯＳトランジスタを含む半導体装置を示す断面
図である。

【図３１】図３０に示された半導体装置の製造方法にお
ける第１工程を示す断面図である。

【図３２】図２０に示される半導体装置の製造方法にお
ける第２工程を示す断面図である。

【図３３】図３０に示された半導体装置の製造方法にお
ける第３工程を示す断面図である。

【図３４】図２０に示される半導体装置の製造方法にお
ける第４工程を示す断面図である。

【図３５】図３０に示された半導体装置の製造方法にお
ける第５工程を示す断面図である。

【図３６】図２０に示される半導体装置の製造方法にお
ける第６工程を示す断面図である。

【図３７】図３０に示された半導体装置の製造方法にお
ける第７工程を示す断面図である。

【図３８】従来のＭＯＳトランジスタの構造を示す断面
図である。

【図３９】空乏層の拡がりを抑制する処理の施されたＭ
ＯＳトランジスタ（条件Ａ）および空乏層の拡がりを抑
制する処理の施されていないＭＯＳトランジスタ（条件
Ｂ）におけるソース／ドレイン間耐圧の絶対値とゲート
寸法との関係を示す図である。

【符号の説明】

１ 高耐圧ＭＯＳトランジスタ形成領域 ２ 通常のＭＯＳトランジスタ形成領域 ３，３ａ，４，２３，２４，５３，８３ ゲート絶縁膜 ５，２５，５５，８５ ゲート電極 ６，２６，５６，８６ ドレイン拡散領域 ７，２７，５７，８７ ソース拡散領域 ９，５９ 凹部 １０，３０，６０，９０，１１０ 素子分離酸化膜 １２，３２，６２，９２，１１２ ｐ型半導体基板 １３，３３，６３，９３，１１３ ｐ＋アイソレーショ
ン層 ２１，２２，２３，４５，４６，４７，４８，６７，６
８，６９，７０，７１，９７，９８，９９，１００，１
０１ レジストパターン １０ａ，６０ａ 厚い酸化膜 １０ｂ，３０ｂ，６０ｂ 下敷き酸化膜 ３４，９４ トレンチ ６５，９５ 第１ｐ型ウェル ６６，９６ 第２ｐ型ウェル

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１トランジスタのチャネル領域となる
   部分に凹部を有する第１導電型の半導体基板と、 前記凹部を挟むような位置で前記半導体基板の主表面に
   チャネル領域を規定するように形成された第２導電型の
   ソース／ドレイン領域と、 前記凹部を含むチャネル領域上に形成されたゲート絶縁
   膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 を備えた半導体装置。
2. 【請求項２】 前記半導体装置は、 前記半導体基板の平らな主表面上に形成された第２トラ
   ンジスタをさらに備え、 前記第１トランジスタのゲート絶縁膜の厚みは、前記第
   ２トランジスタのゲート絶縁膜の厚みよりも大きい請求
   項１に記載の半導体装置。
3. 【請求項３】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された第１導電型の不純
   物拡散領域である第１ウェルと、 前記半導体基板の主表面に形成され、前記第１ウェルよ
   りも不純物濃度の高い第１導電型の不純物拡散領域であ
   る第２ウェルと、 前記第１ウェル上に形成された第１トランジスタと、 前記第２ウェル上に形成された第２トランジスタと、 を備えた半導体装置において、 前記第１ウェルのチャネル領域となる部分に、凹部を有
   し、 前記第１トランジスタは、 前記凹部を間に挟むような位置で前記半導体基板の主表
   面にチャネル領域を規定するように形成された第２導電
   型のソース／ドレイン領域と、 前記凹部を含むチャネル領域上に形成されたゲート絶縁
   膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 を備えることを特徴とする半導体装置。
4. 【請求項４】 半導体基板の主表面における所望の素子
   形成領域を選択的に熱酸化することによって基板内にま
   で拡張した局所酸化膜を形成する工程と、 前記局所酸化膜を除去することによって前記所望の素子
   形成領域に凹部を形成する工程と、 前記凹部上にゲート絶縁膜を介してゲート電極を形成す
   る工程と、 前記凹部を挟む位置で前記半導体基板の主表面にトラン
   ジスタのソース／ドレイン領域を形成する工程と、 を備えた半導体装置の製造方法。
5. 【請求項５】 半導体基板の主表面における所望の素子
   形成領域に、エッチングを行なうことによって所望の深
   さの凹部を形成する工程と、 前記凹部上にゲート絶縁膜を介してゲート電極を形成す
   る工程と、 前記凹部を挟む位置で前記半導体基板の主表面に、トラ
   ンジスタのソース／ドレイン領域を形成する工程と、 を備えた半導体装置の製造方法。