KR950001955B1 - 반도체장치와 그 제조방법 - Google Patents

반도체장치와 그 제조방법 Download PDF

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Abstract

내용없음.

Description

반도체장치와 그 제조방법
제1도는 본 발명의 1실시에에 따른 반도체장치의 개념을 나타낸 단면도.
제2a도 내지 2g도는 상기 실시예에 따른 반도체장치를 제조공정순으로 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 반도체기판 2 : 필드산화막
31, 32: n형 소오스/드레인영역 4 : 제1게이트절연막
5 : 부유게이트 9 : 제2게이트절연막
10 : 제어게이트 11 : 제1웰영역
12 : 제2웰영역 131, 132: n형 소오스/드레인영역
14 : 제1게이트절연막 15 : 게이트
161, 162: p형 소오스/드레인영역 17 : 제1게이트절연막
18 : 게이트 19 : 층간절연막
20 : 접촉공 21 : 배선
23 : 제1포토레지스트 25 : p형 불순물
27 : 제2포토레지스트 29 : n형 불순물
31 : 제1열산화막 32 : 제1층 다결정실리콘층
33 : 제3열산화막 34 : 질화막
35 : 제3포토레지스트 39 : n형 불순물
41 : 제4포토레지스트 42 : p형 불순물
[산업상의 이용분야]
본 발명은 반도체장치와 그 제조방법에 관한 것으로 특히 기판을 소자영역으로서 필요로 하는 능동소자를 구비한 반도체장치와 그 제조방법에 관한 것이다.
[종래의 기술]
종래, CMOS형의 반도체장치에서는 기판을 제1도전형 능동소자의 형성영역으로 하고, 기판에 형성된 반대도전형의 웰영역을 제2도전형 능동소자의 형성영역으로 하고 있다.
CMOS형 반도체장치로는 불휘발성 메모리셀을 혼재한 것도 알려져 있다. 현재로는, 상기 불휘발성 메모리셀을 자외선소거형으로 하고, 주변회로를 CMOS형 MOS 트랜지스터로 구성한 EPROM이 제품화되어 시장에 공급되고 있다(이하, CMOS형 EPROM이라 칭함). 이 CMOS형 EPROM의 구조도 CMOS형 반도체 장치와 마찬가지로, 기판을 제1도전형 능동소자 형성영역으로 하고 기판에 형성된 반대도전형의 웰영역을 제2도전형 능동소자 형성영역으로 하고 있다. 여기서 기판을 p형 기판으로 가정하여 설명하면, p형 기판내에는 n챈널형 EPROM 메모리셀과 n챈널형 MOS 트랜지스터가 형성되고, n형 웰영역에는 p챈널형 MOS 트랜지스터가 형성된다. 그런데, EPROM 메모리셀은 기억기록시에 뜨거운 전자(hot eleectron)를 발생시키는 특징적인 동작을 하게 된다. 이 때, 발생한 뜨거운 전자는 각 메모리셀의 부유게이트중에 편차를 갖지 않도록 주입되는 것이 바람직하다. 즉, 메모리셀영역에 대해 전계가 일정하게 걸리는 것이 요구된다. 이 때문에, EPROM 메모리셀은 불순물농도가 안정하게 되어 있는 기판에 형성되고, 또 기판의 불순물농도는 가능한한 EPROM 메모리셀의 특성에 맞도록 설정되고 있다.
그러나, 현재 진행중인 소자의 미세화경향에 따라 CMOS형 반도체장치에서는 랫치업(latch up)이 큰 문제로 되고 있고, 상기 CMOS형 EPROM도 이 예에 예외없이 미세화를 위해서는 랫치업이 피할 수 없는 문제로 되고 있다. 그렇지만, 현상황에서는 상기 예와 같이 p형 기판에 n챈널형 EPROM 메모리셀과 n챈널형 MOS 트랜지스터가 형성되고, n형 웰영역에는 p챈널형 MOS 트랜지스터가 형성되고 있다. 즉, p형 기판에는 n챈널형 EPROM 메모리셀과, n챈널형 MOS 트랜지스터의 2종류의 능동소자가 형성되고 있는 것이다. 그래서, p형 기판의 불순물농도를 n챈널형 EPROM 메모리셀의 특성에 영향을 미치지 않는 정도까지 올려서 n챈널형 MOS 트랜지스터의 미세화에 따른 랫치업에 대처하고 있지만, 이 수단으로는 멀지 않아 랫치업대책이 한계로 되리라고 추측된다. 즉, 이 수단으로는 CMOS형 EPROM과 같이 기판을 소자영역으로서 필요로 하는 능동소자를 구비한 반도체장치에 있어서 더 한층의 미세화추진은 곤란하다고 생각된다. 예컨대, 상기 CMOS형 EPROM에서의 n챈널형 MOSFET의 더 한층의 미세화, 즉 주변회로부의 미세화와 고집적화를 추진시키기 위해서는 어떠한 새로운 대책수단이 필요하게 된다.
[발명의 목적]
본 발명은 상기와 같은 점을 감안해서 이루어진 것으로, 기판을 소자영역으로서 필요로 하는 능동소자를 구비하는 반도체장치에 있어서, 장치의 신뢰성을 손상시키지 않고 더 한층의 미세화를 도모할 수 있는 반도체장치와 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
본 발명에 따른 반도체장치에 의하면, 제1불순물농도를 갖는 제1도전형의 반도체기판상에 형성되고, 제2도전형의 소오스영역 및 드레인영역을 갖춘 제2도전형의 제1능동소자와, 상기 기판내에 형성되면서 제2불순물농도를 갖는 제1도전형의 제1웰영역내에 형성되고, 제2도전형의 소오스영역 및 드레인영역을 갖춘 제2도전형의 제2능동소자 및 상기 기판내에 형성되면서 제3불순물농도를 갖는 제2도전형의 제2웰영역내에 형성되고, 제1도전형의 소오스영역 및 드레인영역을 갖춘 제1도전형의 제3능동소자를 구비한 것을 특징으로 한다.
또, 본 발명에 따른 반도체장치의 제조방법은, 제1불순물농도를 갖는 제1도전형의 반도체기판내에 제2불순물농도를 갖는 제1도전형의 제1웰영역을 형성하는 공정과, 상기 기판내에 제3불순물농도를 갖는 제2도전형의 제2웰영역을 형성하는 공정, 상기 기판내에 제2도전형의 소오스영역 및 드레인영역을 갖춘 제2도전형의 제1능동소자를 형성하는 공정, 상기 제1웰영역에 제2도전형의 소오스영역 및 드레인영역을 갖춘 제2도전형의 제2능동소자를 형성하는 공정 및, 상기 제2웰영역에 제1도전형의 소오스영역 및 드레인영역을 갖춘 제1도전형의 제3능동소자를 형성하는 공정을 구비한 것을 특징으로 한다.
[작용]
상기와 같은 반도체장치에 있어서는, 기판을 소자영역으로 하는 제1능동소자와 이것과 동일한 도전형을 갖는 제2능동소자를 동일기판내에 혼재하는 경우, 기판과 동일한 도전형이면서 불순물농도가 다른 웰영역을 새로이 형성하고, 여기에 제2능동소자를 형성한다. 그 결과, 제1능동소자의 특성이 변동하는 일없이 제2능동소자의 특성에 맞는 불순물농도의 소자영역을 형성할 수 있고, 게다가 이 소자영역의 불순물농도를 올리면 제2능동소자가 미세화되더라도 랫치업 내성이 강화된다.
[실시예]
이하, 도면을 참조하여 본 발명의 1실시예에 대해 설명한다.
제1도는 본 발명의 1실시예에 따른 반도체장치(CMOS형 EPROM)의 개념을 나타낸 단면도, 제2a도 내지 제2g도는 상기 1실시예에 따른 장치의 제조방법의 개념을 설명하는 제조공정순으로 나타낸 단면도이다.
먼저, 제1도에 나타낸 바와 같이, 예컨대 p형 반도체기판(1)의 표면에는 필드산화막(2)이 형성되어, 각각의 소자영역으로 분리되어 있다. 또 p형 반도체기판(1)에는 이를 소자영역으로 하는 n챈널형 EPROM 메모리셀이 형성되어 있다.
이에 대해 설명하면, 반도체기판(1)에는 n형 소오스/드레인영역(3 ; 31, 32)이 형성되어 있고, 이들 n형 소오스/드레인영역(31, 32)의 상호간에 존재하는 챈널영역의 상부에는 제1게이트절연막(4)이 형성되어 있으며, 이 제1게이트절연막(4)상에는 부유게이트(5)가 형성되고, 더욱이 그 상부에는 산화막(6)과 질화막(7) 및 산화막(8)의 3층구조에 의한 제2게이트절연막(9)이 형성되어 있으며, 이 제2게이트절연막(9) 상에는 제어게이트(10)가 형성되어 있다.
또, 상기 반도체기판(1) 내에는 도면중에 도시된 바와 같이 최소한 2개의 웰영역(11, 12)이 형성되어 있다. 여기서, 제1웰영역(11)은 반도체기판(1)과 동일한 도전형인 p형의 웰영역으로 되어 있으며, 다만 반도체기판(1)과는 p형 불순물농도가 다르게 되어 있다. 제1웰영역(11)내에는 이를 소자영역으로 하는 n챈널형 MOS 트랜지스터가 형성되어 있다. 이에 대해 설명하면, 제1웰영역(11)내에는 n형 소오스/드레인영역(13 ; 131, 132)이 형성되어 있고, 이들 n형 소오스/드레인영역(131, 132)의 상호간에 존재하는 챈널영역의 상부에는 제1게이트절연막(14)이 형성되어 있으며, 이 제1게이트절연막(14)상에는 게이트(15)가 형성되어 있다.
한편, 제2웰영역(12)은 반도체기판(1)과는 반대도전형인 n형의 웰영역으로, 여기에는 이를 소자영역으로 하는 p챈널형 MOS 트랜지스터가 형성되어 있다. 이에 대해 설명하면, 제2웰영역(12)내에는 p형 소오스/드레인영역(16; 161, 162)이 형성되어 있고, 이들 p형 소오스/드레인영역(161, 162)의 상호간에 존재하는 챈널영역의 상부에는 제1게이트절연막(17)이 형성되어 있으며, 이 제1게이트절연막(17)상에는 게이트(18)가 형성되어 있다.
이상과 같이 최소한 3종류의 능동소자가 형성된 반도체기판(1)상에는 층간 절연막(19)이 전체면에 퇴적형성되어 있다. 이 층간정연막(19)에는 상기 반도체기판(1)의 소정위치에 통하는 접촉공(20)이 개공되고, 예컨대 도면중에 도시된 바와 같이 n형 소오스/드레인영역(31)에 접속되는 배선(21)이 형성되어 있다. 그리고 상기 층간절연막(19)의 상부에는 표면보호막(22)이 더 퇴적형성되어 있다.
본 발명의 1실시예에 따른 반도체장치, 즉 CMOS형 EPROM은 이상과 같은 구조를 갖추고 있다.
이러한 1실시예에 따른 CMOS형 EPROM이라면, 안정한 불순물농도를 갖는 반도체기판(1)내에 이를 소자영역으로 하는 EPROM 메모리셀부가 형성된다. 따라서, 특히 기록특성이 우수하고 신뢰성이 높은 EPROM을 제공할 수 있게 된다. 더욱이, 주변회로부 및 논리회로부 등을 구성하는 CMOS형 트랜지스터부에 있어서는, n챈널형 및 p챈널형 모두 각각의 트랜지스터의 특성을 따른 웰영역(11,12)을 갖추고 있다. 따라서, 예컨대 논리회로부 등의 주변회로부에 있어서, 미세회를 도모한 여러가지 형태의 능동소자를 만들어 넣을 수 있게 된다. 즉, 각각의 웰영역(11,12)의 불순물농도를 높게 해줌으로써, 랫치업의 제어가 이루어져 미세화된 능동소자를 신뢰성을 손상시키지 않고 형성할 수 있게 된다. 따라서, 본 실시예에 따른 CMOS형 EPROM에서는, 현재 진행중인 소자의 미세화, 고집적화에 대해 EPROM 메모리셀부와 주변회로부 쌍방의 신뢰성을 손상시키지 않고 대응할 수 있는 반도체 장치로 된다.
이어, 제2도(a) 내지 제2도(g)를 참조해서 상기 1실시예에 따른 반도체장치의 제조방법에 대해 설명한다. 제2도(a) 내지 제2도(g)에 있어서, 각 참조부호는 제1도에 대응하는 것으로 한다.
먼저, 제2도(a)에 도시된 바와 같이 p형 반도체기판(1)의 표면을 산화하여 산화막(도시하지 않음)을 형성한 다음, 전체면에 제1포토레지스트(23)를 도포하고, 사진식각법에 의해 제1웰영역패턴의 개공부(24)를 개공한다. 이어, 제1포토레지스트(23)를 마스크로 하여 반도체기판(1)에 대해 p형 불순물(25)을 이온주입한다. 도면중 26은 p형 불순물(25)이 이온주입된 영역을 나타내고 있다.
다음에, 제2도(b)에 도시된 바와 같이 제1포토레지스트(23)를 박리하고, 이어서 p형 불순물(25)을 열확산시킴으로써 제1웰영역(11)을 형성한다. 그 후, 전체면에 제2포토레지스트(27)를 도포하고, 사진식각법에 의해 제2웰영역 패턴의 개공부(28)를 개공한다. 이어, 제2포토레지스트(27)를 마스크로 하여 반도체기판(1)에 대해 n형 불순물(29)을 이온주입한다. 도면중 30은 n형 불순물(29)이 이온주입된 영역을 나타내고 있다.
이어, 제2도(c)에 도시된 바와 같이 제2포토레지스트(27)를 박리하고, n형 불순물(29)을 열확산시킴으로써 제2웰영역(12)을 형성한다. 이어서, 선택산화법에 의해 반도체기판(1)의 표면에 필드산화막(2)을 형성하여 소자분리를 행한다.
다음에, 제2도(d)에 도시된 바와 같이, 도시하지 않았지만 EPROM 메모리셀부 형성영역에 대해 임계치 제어용의 소정의 불순물을 이온주입하는 소위 챈널 임플러를 수행한다. 이어서, 반도체기판(1)이 노출되어 있는 소자영역상에 예컨대 열산화법에 의해 EPROM 메모리셀의 제1게이트절연막으로 되는 제1열산화막(4)을 형성한다. 이어, 전체면에 예컨대 CVD법에 의해 제1층 다결정실리콘층(5)을 퇴적형성한 다음, 이 제1층 다결정실리콘층(5)을 저저항화하기 위해 예컨대 POCl3분위기 중에서 인확산을 수행한다. 그 후, 제1층 다결정시리콘층(5)을 에컨대 RIE법으로 엣칭하여 메모리셀의 상호를 부유게이트를 분단시키기 위한 셀슬릿(도시하지 않음)을 형성한다. 이어, 제1층 다결정실리콘층(5)의 표면을 예컨대 열산화법에 의해 산화하여 제2열산화막(6)을 형성한 다음, 전체면에 예컨대 CVD법에 의해 질화막(7)을 퇴적형성하고, 계속해서 질화막(7)의 표면에 제3열산화막(8)을 예컨대 열산화법에 의해 형성한다.
다음에, 제2도(e)에 도시된 바와 같이, 주변회로부 형성영역에 존재하는 제1게이트 산화막(4), 제1층다결정실리콘층(5), 제2열산화막(6), 질화막(7) 및 제3열산화막(8)을 예컨대 RIE법으로 에칭하여 박리한다. 이어서, 주변회로부 형성영역에서의 소자영역이 노출된 부분에 대해 예컨대 열산화법에 의해 주변회로의 제1게이트절연막으로 되는 제4열산화막(14,17)을 형성한다. 그 후, 도시하지 않았지만 주변회로부 형성영역에 대해 임계치제어용의 소정의 불순물을 이온주입한다. 이어, 전체면에 예컨대 CVD법에 의해 제2층 다결정실리콘층(10)을 퇴적하는데, 이 때 메모리셀부에 있어서 제1층 다결정실리콘층(5)과 제2층 다결정실리콘(10) 사이에 존재하는 제2게이트절연막이 열산화막(6)과 질화막(7) 및 열산화막(8)의 3층구조에 의해 구성되어 형성된다. 다음에, 이 제2층 다결정실리콘층(10)을 저저항화하기 위해 예컨대 POCl3분위기중에서 인확산을 수행한다.
그 후, 제2도(f)에 도시된 바와 같이 제2층 다결정실리콘층(10)을 예컨대 RIE법에 의해 엣칭하여 주변회로부 트랜지스터의 게이트(15,18)를 패턴형성한다. 이어, 주변회로부를 예컨대 포토레지스트로 마스크하고, 제2층 다결정실리콘층(10)과 열산화막(8), 질화막(7), 열산화막(6) 및 제1층 다결정실리콘층(5)의 순으로 예컨대 RIE법에 의해 엣칭을 수행하여 EPROM부의 제어게이트(10), 제2게이트절연막(9) 및 부유게이트(5)를 패턴형성한다. 계속해서, n형 웰영역(12)상을 예컨대 제3포토레지스트(38)로 마스크하고, 상기 게이트(10)와 게이트(15) 및 필드산화막(2)을 마스크로 하여 n형 불순물(39)을 이온주입한다. 도면중 40은 반도체기판(1)에 대해 n형 불순물이 이온주입된 영역을 나타내고 있다.
이어, 제2도(g)에 도시된 바와 같이 이번에는 p형 반도체기판(1)과 p형 웰영역(11)의 상부를 예컨대 제4포토레지스트(41)로 마스크하고, 상기 게이트(18)와 필드산화막(2)을 마스크로 하여 p형 불순물(42)을 이온주입한다. 도면중 43은 반도체기판(1)에 대해 p형 불순물이 이온주입된 영역을 나타내고 있다.
최후로, 제1도에 도시된 바와 같이 전체면에 층간절연막(19)을 형성하고, 이에 대해 반도체기판(1)의 소정의 장소에 통하는 접촉공(20)을 개공한 다음 소정의 배선(21)을 실시한다. 그리고 나서, 전체면에 표면보호막(22)을 형성함으로써, 본 발명의 1실시예에 따른 반도체 장치를 제조한다.
상기 실시예에서는, 소자영역으로서 p형 반도체기판(1)내에 p형 웰(11)과 n형 웰(12)을 형성하고 있다. 이들 웰영역에서의 불순물농도는 만들어 넣어지는 능동소자에 최적인 농도로 조정하기 좋은 것은 물론이고, 따라서 복수의 n형 웰과 p형 웰을 형성하여 각각에 다른 불순물농도가 존재하도록 해도 상관없다.
예컨대, 초고내압계의 트랜지스터를 동일칩내에 만들어 넣는 경우에는, 불순물농도가 낮은 웰영역을 별도로 형성하고, 여기에 초고내압계의 트랜지스터를 만들어 넣으면 좋다. 또, 이 때에도 상기 실시예와 마찬가지로 기판도 소자영역으로 기능하기 때문에, 기판에 형성되는 능동소자 예컨대 EPROM 메모리셀이 최적의 불순물농도를 가짐은 말할 필요도 없다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 반도체기판을 소자영역으로서 필요로 하는 능동소자를 구비하는 반도체장치에 있어서, 장치의 신뢰성을 손상시키지 않고 더 한층의 미세화를 도모할 수 있는 반도체 장치와 그 제조방법을 제공할 수 있게 된다.

Claims (2)

  1. 제1불순물농도를 갖는 제1도전형의 반도체기판(1)상에 형성되고, 제2도전형의 소오스영역 및 드레인영역(31,32)을 갖춘 제2도전형의 제1능동소자와, 상기 기판내에 형성되면서 제2불순물농도를 갖는 제1도전형의 제1웰영역(11)내에 형성되고, 제2도전형의 소오스영역 및 드레인영역 (131,132)을 갖춘 제2도전형의 제2능동소자 및, 상기 기판내에 형성되면서 제3불순물농도를 갖는 제2도전형의 제2웰영역(12)내에 형성되고, 제1도전형의 소오스영역 및 드레인영역(161,162)을 갖춘 제1도전형의 제3능동소자를 구비한 것을 특징으로 하는 반도체장치.
  2. 제1불순물농도를 갖는 제1도전형의 반도체기판(1)내에 제2불순물농도를 갖는 제1도전형의 제1웰영역(11)을 형성하는 공정과, 상기 기판내에 제3불순물농도를 갖는 제2도전형의 제2웰영역(12)내에 형성하는 공정, 상기 기판내에 제2도전형의 소오스영역 및 드레인영역(31,32)을 갖춘 제2도전형의 제1능동소자를 형성하는 공정, 상기 제1웰영역에 제2도전형의 소오스영역 및 드레인영역(131,132)을 갖춘 제2도전형의 제2능동소자를 형성하는 공정 및, 상기 제2웰영역에 제1도전형의 소오스영역 및드레인영역(161,162)을 갖춘 제1도전형의 제3능동소자를 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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