JP2005322730A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ゲート配線のコンタクト領域における異常酸化物の生成を抑制する。
【解決手段】 電界効果トランジスタを有する半導体装置の製造方法であって、半導体基板の主面上に半導体膜を形成する工程と、前記半導体膜に、抵抗値を低減するための不純物をイオン注入する工程と、前記半導体膜をパターンニングして、前記ゲート電極、及びコンタクト領域を含む配線を形成する工程と、前記配線の表面に、金属・半導体反応層を形成する工程と、前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、前記絶縁膜をエッチングして、配線のコンタクト領域上に接続孔を形成する工程とを有し、
前記不純物のイオン注入工程は、前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で行う。
【選択図】 図１５

Description

本発明は、半導体装置及びその製造技術に関し、特に、電界効果トランジスタを有する半導体装置及びその製造技術に適用して有効な技術に関するものである。

半導体装置に搭載される電界効果トランジスタとして、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼称される絶縁ゲート型電界効果トランジスタが知られている。このＭＩＳＦＥＴは、高集積化し易いという特徴を持っていることから、集積回路を構成するトランジスタ素子として広く用いられている。

ＭＩＳＦＥＴは、ｎチャネル導電型及びｐチャネル導電型を問わず、一般的に、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域等を有する構成になっている。ゲート絶縁膜は、半導体基板の主面（素子形成面，回路形成面）の素子形成領域に設けられ、例えば酸化シリコン膜で形成されている。ゲート電極は、半導体基板の主面の素子形成領域上にゲート絶縁膜を介在して設けられ、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。チャネル形成領域は、ゲート電極と対向する半導体基板の領域（ゲート電極直下の領域）に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向において、チャネル形成領域を挟むようにして設けられた一対の半導体領域（不純物拡散領域）で形成されている。

ＭＩＳＦＥＴのゲート電極は、半導体基板の主面の素子形成領域及び素子分離領域に亘って延在する配線（以下、ゲート配線と言う）の一部で形成されている。ゲート配線は、ＭＩＳＦＥＴのゲート電極と、このゲート電極に連なる引き回し部分（配線部分）とを有し、配線部分には上層配線との電気的な接続を行うためのコンタクト領域が設けられている。

ここで、ＭＩＳＦＥＴにおいて、ゲート絶縁膜が酸化シリコン膜からなるものは、通常、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。また、チャネル形成領域とは、ソース領域とドレイン領域とを結ぶ電流通路（チャネル）が形成される領域を言う。また、電流が半導体基板の厚さ方向（深さ方向）に流れるものを縦型、電流が半導体基板の平面方向（表面方向）に流れるものを横型と呼んでいる。また、ソース領域とドレイン領域との間のチャネル形成領域に電子のチャネル（導電通路）が形成されるものをｎチャネル導電型（又は単にｎ型）、正孔のチャネルが形成されるものをｐチャネル導電型（又は単にｐ型）と呼んでいる。また、ゲート電極に閾値電圧以上の電圧を加えることによって初めてドレイン電流が流れるものをエンハンスント型（又はＥ型、又はノーマリオフ型）と呼び、ゲート電極に電圧を加えなくてもドレイン電流が流れるものをディプレッション型（又はＤ型、又はノーマリオン型）と呼んでいる。

ところで、ＭＩＳＦＥＴは、高集積化や多機能化に伴って微細化の一途を辿っている。ＭＩＳＦＥＴの微細化に伴い短チャネル効果やホットエレクトロンの発生を抑制するため、ゲート長が１［μｍ］以下（サブミクロン世代）のＭＩＳＦＥＴにおいては、ドレイン領域のチャネル形成領域側の不純物を低濃度化したＬＤＤ構造が採用されている。ＬＤＤ構造は、ドレイン領域のチャネル形成領域側への拡散量を低減し、チャネル長寸法を確保できるため、短チャネル効果の発生を抑制することができる。また、ドレイン領域とチャネル形成領域との間に形成されるｐｎ接合部の不純物濃度分布の勾配を緩和し、この領域に発生する電界強度を弱められるため、ホットキャリアの発生量を低減することができる。

ＬＤＤ構造のＭＩＳＦＥＴは、主に、半導体基板の主面上にゲート絶縁膜を介在してゲート電極を形成し、その後、半導体基板の主面に不純物をイオン注入してゲート電極に整合した半導体領域（エクステンション領域）を形成し、その後、ゲート電極の側壁にサイドウォールスペーサを形成し、その後、半導体基板の主面に不純物をイオン注入してサイドウォールスペーサに整合した半導体領域（コンタクト領域）を形成することによって得られる。

一方、ＭＩＳＦＥＴの微細化は、ゲート長寸法の縮小に伴うゲート抵抗の増加や、ソース領域及びドレイン領域の浅接合化（シャロー化）に伴うソース抵抗、ドレイン抵抗、及びコンタクト抵抗の増加を招き、メモリＩＣ（Ｉntegrated Ｃircuit）、ロジックＩＣ、メモリ機能及びロジック機能を有する混成ＩＣ等の高速化を妨げる要因となる。

そこで、微細化、高速化に対応して、高融点金属シリサイド膜を用いた低抵抗化技術が注目されている。特に、サリサイド（Ｓalicide：Ｓelf−Ａligned Ｓilicideの略）技術と呼称される低抵抗化技術の採用は、混成ＩＣを実現する上で有効である。

なお、本発明に関連する公知文献としては、例えば特開平６−２０４１６３号公報（特許文献１）が上げられる。この特許文献１には、層間剥離が発生することのない電気接点を、ドープされたポリシリコン表面に形成する技術が開示されている。

特開平６−２０４１６３号公報

本発明者は、サリサイド構造のＭＩＳＦＥＴを有する半導体装置について検討した結果、以下の問題点を見出した。

サリサイド構造のＭＩＳＦＥＴは、主に、半導体基板の主面にゲート絶縁膜を形成し、その後、ゲート絶縁膜上を含む半導体基板の主面上に、半導体膜として例えばポリシリコン膜を成膜し、その後、ポリシリコン膜に抵抗値を低減するための不純物をイオン注入し、その後、ポリシリコン膜をパターンニングして、ゲート電極及びコンタクト領域を含むゲート配線を形成し、その後、半導体基板の主面に不純物をイオン注入してゲート電極に整合した一対の半導体領域（エクステンション領域）を形成し、その後、ゲート電極を含むゲート配線の側壁にサイドウォールスペーサを形成し、その後、半導体基板の主面に不純物をイオン注入して、ゲート電極の側壁のサイドウォールスペーサに整合した一対の半導体領域（コンタクト領域）を形成し、その後、半導体領域（コンタクト領域）上及びゲート配線上を含む半導体基板の主面上に、高融点金属膜として例えばコバルト（Ｃｏ）膜を成膜し、その後、半導体領域（コンタクト領域）のシリコン（Ｓｉ）及びゲート配線のＳｉと、コバルト膜のＣｏとを反応させる熱処理を施して、半導体領域（コンタクト領域）上及びゲート配線上に、金属・半導体反応層として、例えばコバルトシリサイド（ＳｉＣｏ）層を形成し、その後、未反応のコバルト膜を選択的に除去することによって得られる。

一方、ゲート配線と上層配線との電気的な接続は、層間絶縁膜をエッチングしてゲート配線のコンタクト領域上に形成された接続孔を通して行われる。
半導体装置の製造プロセスでは、通常、接続孔内での良好な接続を行う（コンタクト抵抗の低減化を図る）ために、接続孔を形成した後、有機物及び無機物汚染を除去する洗浄処理を行っている。この洗浄処理では、ＡＰＭ洗浄（アルカリ処理）と、ＨＰＭ洗浄（酸化性酸処理）とが実施される。

ＡＰＭ洗浄では、例えば
ＮＨ_４ＯＨ：Ｈ_２Ｏ_２：Ｈ_２Ｏ＝１：１：５（６０℃，１２０ｓｅｃ）の洗浄液が使用される。
ＨＰＭ洗浄では、例えば
ＨＣｌ：Ｈ_２Ｏ_２：Ｈ_２Ｏ＝１：１：５（６０℃，１２０ｓｅｃ）の洗浄液が使用される。

本発明者は、この洗浄処理において、ゲート配線のコバルトシリサイド（ＣｏＳｉ）層が酸化されて異常酸化物が生成され、この異常酸化物の影響により、ゲート配線と上層配線との導通不良が発生することを見出した。

本発明者の検討によれば、前記導通不良は、接続孔を形成する時のマスクの合わせずれにより、図６４（模式的断面図）に示すように、接続孔１８ｂがゲート配線１０から食み出た場合（ゲート配線に対して目外れした場合）に起こることが判明した。

接続孔１８ｂは層間絶縁膜１７をエッチングして形成されるため、接続孔１８ｂがゲート配線１０に対して目外れする場合、オーバーエッチングによりサイドウォールスペーサ１３が削られてしまい、ゲード配線１０のポリシリコン膜６が露出する。また、接続孔１８ｂがゲート配線１０に対して目外れした場合、ＡＰＭ洗浄によりサイドウォールスペーサ１３が削られてしまい、ゲート配線１０のポリシリコン膜６が露出する。また、ゲート配線１０のポリシリコン膜６の露出は、サイドウォールスペーサ１３を形成する時のオーバーエッチングにおいても起こる。

ゲート配線１０のポリシリコン膜６が露出した状態でＨＰＭ洗浄を実施すると、ゲート配線１０のポリシリコン膜６とコバルトシリサイド層１６ａとの間で局部電池が形成され、コバルトシリサイド層１６ａが酸化されて異常酸化物２１が生成される。具体的には、図６５（模式的斜視図）に示すように、ＨＰＭ洗浄液中のＨ_２Ｏ_２とポリシリコン膜６のＳｉとの反応によりホールが発生し、それによりコバルトシリサイド層１６ａ中のＣｏが溶液中に溶出し、コバルトシリサイド層１６ａ中のＳｉがＳｉＯ_２として異常成長する。ＡＰＭ洗浄液もＨ_２Ｏ_２が混合されているため、異常酸化物が生成される可能性はあるが、ＳｉＯ_２はＡＰＭ洗浄液中のＮＨ_４ＯＨにより溶解するため、異常酸化物の残存はない。

このような局部電池作用による異常酸化物の生成は、ゲート配線と上層配線との導通を不良にし、半導体装置の製造歩留まり低下の要因となるため、対策が必要である。特に、プロセス・デバイスの微細化に伴ってゲート配線の幅が狭くなり、ゲート配線に対する接続孔の目外れを許容することが必要となるため、このような不良が今後さらに顕在化する可能性がある。

本発明者の検討によれば、前記ＨＰＭ洗浄液中のＨ_２Ｏ_２とポリシリコン膜のＳｉとの反応は、ポリシリコン膜中の不純物濃度が高いほど起こり易すいことが判明した。これは、ポリシリコン膜中の不純物濃度が高いほどポリシリコン膜／コバルトシリサイド層間をホールがトンネリングし易いためである。

図６６は、従来の一例を示す図であり、ゲート耐圧が異なる２水準の相補型ＭＯＳＦＥＴを有する半導体装置の製造プロセスにおいて、ゲート配線のコンタクト領域のポリシリコン膜に注入される不純物の種類（イオン種）及び注入量を示す図である。図６６に示すように、ゲート配線のコンタクト領域のポリシリコン膜には、トータル１Ｅ１６（１×１０１６［atoms/cm２］）オーダーという非常に多量の不純物イオンが注入される。

図６７は、従来の一例を示す図であり、ゲート耐圧が異なる２水準の相補型ＭＯＳＦＥＴを有する半導体装置において、ゲート配線のコンタクト領域におけるポリシリコン膜中の不純物濃度とコンタクト抵抗との関係を示す図である。図６７に示すように、不純物濃度が高くなると、抵抗の落ちこぼれが増加することが分かる。

そこで、本発明者は、ＭＩＳＦＥＴの製造プロセス中の不純物イオン注入工程に着目し、本発明をなした。
本発明の目的は、ゲート配線のコンタクト領域における異常酸化物の生成を抑制することが可能な技術を提供することにある。
本発明の他の目的は、半導体装置の製造歩留まりの向上を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

ＭＩＳＦＥＴの製造プロセスでは、一般的に、ゲート絶縁膜を形成した後、
（Ａ）ゲート電極及びコンタクト領域を含むゲート配線の形成に使用される半導体膜の抵抗値を低減するための不純物イオン注入、
（Ｂ）ゲート電極に整合した一対の半導体領域（エクステンション領域）を形成するための不純物イオン注入、
（Ｃ）ゲート電極の側壁のサイドウォールスペーサに整合した半導体領域（コンタクト領域）を形成するための不純物イオン注入、
が実施される。

これらの不純物イオン注入（（Ａ），（Ｂ），（Ｃ））のうちの何れか１つの工程において、ゲート配線のコンタクト領域に不純物をイオン注入しないようにし、ゲート配線のコンタクト領域における不純物濃度を低くすることにより、前記目的は達成される。例えば以下のようにする。

（１）ゲート電極及びコンタクト領域を含むゲート配線は、半導体膜（例えばシリコン膜）に、抵抗値を低減するための不純物をイオン注入した後、半導体膜をパターンニングすることによって形成される。従って、前記（Ａ）工程において、ゲート配線のコンタクト領域となる半導体膜の部分をマスクで覆った状態で、半導体膜に不純物をイオン注入する。

（２）ゲート電極に整合した一対の半導体領域（エクステンション領域）は、半導体基板の主面に不純物をイオン注入することによって形成される。従って、前記（Ｂ）工程において、ゲート配線のコンタクト領域をマスクで覆った状態で、半導体基板の主面に不純物をイオン注入する。

（３）ゲート電極の側壁のサイドウォールスペーサに整合した一対の半導体領域（コンタクト領域）は、半導体基板の主面に不純物をイオン注入することによって形成される。従って、前記（Ｃ）工程において、ゲート配線のコンタクト領域をマスクで覆った状態で半導体基板の主面に不純物をイオン注入する。

なお、前記（Ａ）乃至（Ｃ）の不純物イオン注入工程のうち、最もドース量が多い工程において、ゲート配線のコンタクト領域に不純物をイオン注入しないようにすることが望ましい。

また、ゲート配線のコンタクト領域における半導体膜の高抵抗化を抑制するため、前記（Ａ）乃至（Ｃ）工程のうちの何れか１つの工程において、ゲート配線のコンタクト領域に不純物をイオン注入することが望ましい。ゲート配線のコンタクト領域における半導体膜をノンドープにした場合（全くオン注入しない場合）、コンタクト領域が高抵抗になり、回路の高速化を妨げる要因となる。従って、コンタクト領域の高抵抗化を抑制しつつ、コンタクト領域における半導体膜中の不純物濃度を低くすることが重要である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、ゲート配線のコンタクト領域における異常酸化物の生成を抑制することができる。
本発明によれば、半導体装置の製造歩留まり向上を図ることができる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

（実施形態１）
本実施形態１では、ＭＩＳＦＥＴの製造で実施される３つの不純物イオン注入（（Ａ），（Ｂ），（Ｃ））のうち、ゲート配線となるポリシリコン膜の低抵抗化を図るための不純物イオン注入（Ａ）を制御して、ゲート配線のコンタクト領域における異常酸化物の生成を抑制する例について説明する。

図１乃至図１５は、本発明の実施形態１の半導体装置に係わる図であり、
図１は、半導体装置に搭載された相補型ＭＩＳＦＥＴの概略構成を示す模式的平面図、
図２は、図１の相補型ＭＩＳＦＥＴの概略構成を示す模式的断面図、
図３乃至図１４は、半導体装置の製造工程を示す模式的断面図、
図１５は、半導体装置の製造工程におけるマスクパターンを示す模式的平面図である。

なお、図２において、
（ａ）は図１のａ−ａ線に沿う断面図、
（ｂ）は図１のｂ−ｂ線に沿う断面図、
（ｃ）は図１のｃ−ｃ線に沿う断面図である。

また、図３乃至図１４において、
（ａ）は図１のａ−ａ線に沿う位置での断面図、
（ｂ）は図１のｂ−ｂ線に沿う位置での断面図、
（ｃ）は図１のｃ−ｃ線に沿う位置での断面図である。

また、図１５において、
（ａ）は図５のマスクパターン（Ｍ１）を示す平面図、
（ｂ）は図６のマスクパターン（Ｍ２）を示す平面図、
（ｃ）は図８のマスクパターン（Ｍ３）を示す平面図、
（ｄ）は図９のマスクパターン（Ｍ４）を示す平面図、
（ｅ）は図１１のマスクパターン（Ｍ５）を示す平面図、
（ｆ）は図１２のマスクパターン（Ｍ６）を示す平面図である。

図１及び図２（（ａ），（ｂ），（ｃ））に示すように、本実施形態１の半導体装置は、半導体基板として例えば単結晶シリコンからなるｐ型基板１（以下、シリコン基板と呼ぶ）を主体に構成されている。

シリコン基板１の主面（素子形成面，回路形成面）は、素子分離領域（非活性領域）２によって区画された素子形成領域（活性領域）１ｎ及び１ｐを有し、素子形成領域１ｎには、ｐ型ウエル領域４及びｎ型ＭＩＳＦＥＴ−Ｑｎ（図２（ａ）参照）が形成され、素子形成領域１ｐには、ｎ型ウエル領域３及びｐ型ＭＩＳＦＥＴ−Ｑｐ（図２（ｂ）参照）が形成されている。ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）は、電界効果トランジスタの一種であり、本実施形態１ではドレイン電流がシリコン基板１の平面方向に流れる横型構造になっている。

素子分離領域２は、これに限定されないが、例えば浅溝アイソレーション（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation）領域で構成されている。浅溝アイソレーション領域は、シリコン基板１の主面に浅溝を形成し、その後、浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的に埋め込むことによって形成される。

ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）は、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極７、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜５は、シリコン基板１の主面の素子形成領域（１ｎ，１ｐ）に設けられ、ゲート電極７は、シリコン基板１の主面の素子形成領域上にゲート絶縁膜５を介在して設けられ、チャネル形成領域は、ゲート電極７の直下におけるシリコン基板１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長（ゲート長）方向において、チャネル形成領域を挟むようにしてシリコン基板１の表層部に設けられている。

ｎ型ＭＩＳＦＥＴ−Ｑｎのソース領域及びドレイン領域は、図２（ａ）に示すように、エクステンション領域である一対のｎ型半導体領域（不純物拡散層）１１、及びコンタクト領域である一対のｎ型半導体領域（不純物拡散層）１４を有する構成になっている。ｎ型半導体領域１１は、ゲート電極７に整合してシリコン基板１の主面の素子形成領域１ｎに設けられている。ｎ型半導体領域１４は、ゲート電極７の側壁に設けられたサイドウォールスペーサ１３に整合してシリコン基板１の主面の素子形成領域１ｎに設けられている。

ｐ型ＭＩＳＦＥＴ−Ｑｐのソース領域及びドレイン領域は、図２（ｂ）に示すように、エクステンション領域である一対のｐ型半導体領域（不純物拡散層）１２、及びコンタクト領域である一対のｐ型半導体領域（不純物拡散層）１５を有する構成になっている。ｐ型半導体領域１２は、ゲート電極７に整合してシリコン基板１の主面の素子形成領域１ｐに設けられている。ｐ型半導体領域１４は、ゲート電極７の側壁に設けられたサイドウォールスペーサ１３に整合してシリコン基板１の主面の素子形成領域１ｐに設けられている。

コンタクト領域であるｎ型半導体領域１４は、エクステンション領域であるｎ型半導体領域１１よりも高不純物濃度になっている。コンタクト領域であるｐ型半導体領域１５は、エクステンション領域であるｐ型半導体領域１２よりも高不純物濃度になっている。即ち、本実施形態１のｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）は、ＬＤＤ構造になっている。

図１に示すように、シリコン基板１の主面上には、素子形成領域（１ｎ，１ｐ）及び素子分離領域２に亘って延在するゲート配線１０が設けられている。ゲート配線１０は、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）の各々のゲート電極７と、これらのゲート電極７に一体的に連なる引き回し部分（配線部分）８とを有し、引き回し部分８には上層配線との電気的にな接続を行うためのコンタクト領域９が設けられている。

図２（（ａ），（ｂ））に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）の各々の半導体領域（１４，１５）の表面には、低抵抗化を図るため、金属・半導体反応層として例えばコバルトシリサイド（ＣｏＳｉ）層１６ｂが形成されている。また、図２（（ａ），（ｂ），（ｃ））に示すように、ゲート配線１０の表面には、低抵抗化を図るため、金属・半導体反応層として例えばコバルトシリサイド（ＣｏＳｉ）層１６ａが形成されている。これらのコバルトシリサイド層（１６ａ，１６ｂ）は、例えばサリサイド（Ｓalicide：Ｓelf Ａligned Ｓilicide）技術により、サイドウォールスペーサ１３に整合して形成されている。即ち、本実施形態１のｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）は、サリサイド構造になっている。

ゲート配線１０は、半導体膜と、この半導体膜上に設けられた金属・半導体反応層とを有する多層構造になっている。半導体膜としては例えばポリシリコン膜が用いられており、金属・半導体反応層としては例えばコバルトシリサイド層１６ａが用いられている。コバルトシリサイド層１６ａは、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）の各々のゲート電極７、及び引き回し部分８を含むゲート配線１０の全体に亘って形成されている。

図２（（ａ），（ｂ），（ｃ））に示すように、シリコン基板１の主面上には、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）を覆うようにして、例えば酸化シリコン膜からなる層間絶縁膜１７が設けられている。ｎ型半導体領域１４上及びｐ型半導体領域１５上には、図２（（ａ），（ｂ））に示すように、層間絶縁膜１７の表面からシリサイド層１６ｂに到達する接続孔１８ａが設けられ、この接続孔１８ａの内部には導電性プラグ１９が埋め込まれている。ｎ型及びｐ型半導体領域（１４，１５）は、シリサイド層１６ａ及び導電性プラグ１９を介在して、層間絶縁膜１７上を延在する配線２０と電気的に接続されている。

ゲート配線１０のコンタクト領域９上には、図２（ｃ）に示すように、層間絶縁膜１７の表面からシリサイド層１６ａに到達する接続孔１８ｂが設けられ、この接続孔１８ｂの内部には導電性プラグ１９が埋め込まれている。ゲート配線１０のコンタクト領域９は、導電性プラグ１９を介在して、層間絶縁膜１７上を延在する配線２０と電気的に接続されている。
ゲート配線１０は、ポリシリコン膜において、コンタクト領域９よりも不純物濃度が高い部分を有している。

次に、本実施形態１の半導体装置の製造について、図３乃至図１５を用いて説明する。
まず、比抵抗１０［Ωｃｍ］程度の単結晶シリコンからなるｐ型のシリコン基板１を準備し、その後、シリコン基板１の主面に、素子形成領域１ｎ及び１ｐを区画する素子分離領域２を形成する（図３（ａ），（ｂ），（ｃ）参照）。素子分離領域２は、これに限定されないが、例えば、シリコン基板１の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、シリコン基板１の主面上に酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。

次に、シリコン基板１の主面の素子形成領域１ｎにｐ型ウエル領域４、素子形成領域１ｐにｎ型ウエル領域３を選択的に形成し、その後、図３に示すように、熱酸化処理を施してシリコン基板１の主面の素子形成領域１ｎ及び１ｐに例えば厚さが２〜４［ｎｍ］程度の酸化シリコン膜からなるゲート絶縁膜５を形成する。

次に、図４（（ａ），（ｂ），（ｃ））に示すように、素子形成領域１ｎ及び１ｐの各々のゲート絶縁膜５上、並びに素子分離領域２上を含むシリコン基板１の主面上に、ゲート配線１０の形成に使用される半導体膜として、例えば厚さが１００〜３００［ｎｍ］程度のポリシリコン膜６をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で成膜する。

次に、ポリシリコン膜６に、抵抗値を低減するための不純物をイオン注入する（不純物イオン注入（Ａ））。本実施形態１では、この不純物イオン注入を制御し、ゲート配線１０のコンタクト領域９となるシリコン膜６の部分に不純物がイオン注入されないようにする。

この不純物イオン注入では、ｎ型ＭＩＳＦＥＴ−Ｑｎのゲート電極７をｎ型化するための不純物イオン注入と、ｐ型ＭＩＳＦＥＴ−Ｑｐのゲート電極７をｐ型化するための不純物イオン注入とを分けて行う。０．２［μｍ］以降のＣＭＩＳ（Ｃomplementary Ｍetal Ｉnsulator Ｓemiconductor）プロセスでは、微細化に伴うｐ型ＭＩＳＦＥＴのショートチャネル効果を抑制するため、ｐ型ＭＩＳＦＥＴのゲート電極をｐ型化し、ｐ型ＭＩＳＦＥＴの構造を埋め込みチャネル型から表面チャネル型にしている。

ここで、ｎ型ＭＩＳＦＥＴ−Ｑｎのゲート電極７をｎ型化するための不純物イオン注入をｎ型化不純物イオン注入と呼び、ｐ型ＭＩＳＦＥＴ−Ｑｐのゲート電極７をｐ型化するための不純物イオン注入をｐ型化不純物イオン注入と呼ぶ。

ｎ型化不純物イオン注入は、ゲート配線１０となるポリシリコン膜６の部分（ゲート配線形成領域）において、図５（（ａ），（ｂ），（ｃ））及び図１５（ａ）に示すように、素子形成領域１ｐ上の部分（ｐ型ＭＩＳＦＥＴのゲート電極となる部分）、及びゲート配線１０のコンタクト領域９となる部分をマスクＭ１で選択的に覆った状態で行う。このｎ型化不純物イオン注入では、例えば、不純物としてリン（Ｐ）を使用し、加速エネルギーが２０ＫｅＶ程度、ドース量が６．０Ｅ１５（６×１０^１５［atoms／cm^２］）程度の条件で行う。マスクＭ１としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマスクを用いる。

この工程において、ゲート配線１０となるポリシリコン膜６の部分のうち、マスクＭ１で覆われたシリコン膜６の部分、具体的には、ｐ型ＭＩＳＦＥＴのゲート電極となる部分（素子形成領域１ｐ上の部分）、ゲート配線１０の引き回し部分８となる部分の一部、及びゲート配線１０のコンタクト領域９となる部分には、不純物のイオン注入は行われない。

一方、ゲート配線１０となるポリシリコン膜６の部分のうち、マスクＭ１で覆われていない部分、具体的には、ｎ型ＭＩＳＦＥＴのゲート電極７となる部分（素子形成領域１ｎ上の部分）、及びゲート配線１０の引き回し部分８となる部分の一部には、不純物のイオン注入が行われる。

ｐ型化不純物イオン注入は、ゲート配線１０となるポリシリコン膜６の部分（ゲート配線形成領域）において、図６（（ａ），（ｂ），（ｃ））及び図１５（ｂ）に示すように、素子形成領域１ｎ上の部分（ｎ型ＭＩＳＦＥＴのゲート電極となる部分）、及びゲート配線１０のコンタクト領域９となる部分をマスクＭ２で選択的に覆った状態で行う。この不純物イオン注入では、例えば、不純物としてボロン（Ｂ）を使用し、加速エネルギーが５ＫｅＶ程度、ドース量が４．０Ｅ１５（４×１０^１５［atoms／cm^２］）程度の条件で行う。マスクＭ２としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマスクを用いる。

この工程において、ゲート配線１０となるシリコン膜６の部分のうち、マスクＭ２で覆われたシリコン膜６の部分、具体的には、ｎ型ＭＩＳＦＥＴのゲート電極となる部分（素子形成領域１ｎ上の部分）、ゲート配線１０の引き回し部分８となる部分の一部、及びゲート配線１０のコンタクト領域９となる部分には、不純物のイオン注入は行われない。

一方、ゲート配線１０となるポリシリコン膜６の部分のうち、マスクＭ２で覆われていない部分、具体的には、ｐ型ＭＩＳＦＥＴのゲート電極７となる部分（素子形成領域１ｐ上の部分）、及びゲート配線１０の引き回し部分８となる部分の一部には、不純物のイオン注入が行われる。

なお、本実施形態１では、ｐ型化不純物イオン注入よりもｎ型化不純物イオン注入の方を先に行っているが、ｎ型化不純物イオン注入の方をｐ型化不純物イオン注入よりも先に行ってもよい。

次に、マスクＭ２を除去した後、ポリシリコン膜６をパターンニングして、図７（（ａ），（ｂ），（ｃ））に示すように、素子形成領域１ｎ上に配置されたゲート電極７と、素子形成領域１ｐ上に配置されたゲート電極７と、これらのゲート電極７に一体的に連なり、かつ素子分離領域２上に配置された引き回し部分８と、この引き回し部分８に設けられたコンタクト領域９とを有するゲート配線１０を形成する。

次に、ゲート配線１０のポリシリコン膜中の不純物を活性化させるための熱処理を施した後、図８（（ａ），（ｂ），（ｃ））、及び図１５（ｃ）に示すように、シリコン基板１の主面の素子形成領域１ｐをマスクＭ３で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎに不純物をイオン注入して、ゲート電極７に整合した一対のｎ型半導体領域（エクステンション領域）１１を形成する（不純物イオン注入（Ｂ））。マスクＭ３としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマスクを用いる。不純物イオン注入は、これに限定されないが、例えば３回に分けて行う。

１回目の不純物イオン注入では、例えば、不純物として砒素（Ａｓ）を使用し、加速エネルギーが３ＫｅＶ程度、ドース量が１．０Ｅ１５（１×１０^１５［atoms／cm^２］）程度の条件で行う。

２回目の不純物イオン注入では、例えば、不純物としてボロン（Ｂ）を使用し、加速エネルギーが２０ＫｅＶ程度、ドース量が１．０Ｅ１３（１×１０^１３［atoms／cm^２］）程度の条件で行う。

３回目の不純物イオン注入では、例えば、不純物としてボロン（Ｂ）を使用し、加速エネルギーが１０ＫｅＶ程度、ドース量が５．６Ｅ１３（１×１０^１３［atoms／cm^２］）程度の条件で行う。

この工程において、ゲート配線１０のうち、マスクＭ３で覆われた部分、具体的には、素子形成領域１ｐ上のゲート電極７、及び引き回し部分８の一部には、不純物のイオン注入は行われない。

一方、ゲート配線１０のうち、マスクＭ３で覆われていない部分、具体的には、素子形成領域１ｎ上のゲート電極７、引き回し部分８の一部、及びコンタクト領域９には、不純物のイオン注入が行われる。

次に、マスクＭ３を除去した後、図９（（ａ），（ｂ），（ｃ））、及び図１５（ｄ）に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ４で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐに不純物をイオン注入して、ゲート電極７に整合した一対のｐ型半導体領域（エクステンション領域）１２を形成する（不純物イオン注入（Ｂ））。マスクＭ４としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマスクを用いる。不純物イオン注入は、これに限定されないが、例えば３回に分けて行う。

１回目の不純物イオン注入では、例えば、不純物として二フッ化ボロン（ＢＦ_２）を使用し、加速エネルギーが３ＫｅＶ程度、ドース量が１．０Ｅ１５（１×１０^１５［atoms／cm^２］）程度の条件で行う。

２回目の不純物イオン注入では、例えば、不純物としてリン（Ｐ）を使用し、加速エネルギーが５５ＫｅＶ程度、ドース量が１．０Ｅ１３（１×１０^１３［atoms／cm^２］）程度の条件で行う。

３回目の不純物イオン注入では、例えば、不純物としてリン（Ｐ）を使用し、加速エネルギーが３０ＫｅＶ程度、ドース量が５．６Ｅ１３（１×１０^１３［atoms／cm^２］）程度の条件で行う。

この工程において、ゲート配線１０のうち、マスクＭ４で覆われた部分、具体的には、素子形成領域１ｎ上のゲート電極７、及び引き回し部分８の一部には、不純物のイオン注入は行われない。

一方、ゲート配線１０のうち、マスクＭ４で覆われていない部分、具体的には、素子形成領域１ｐ上のゲート電極７、引き回し部分８の一部、及びコンタクト領域９には、不純物のイオン注入が行われる。

次に、マスク４を除去した後、図１０（（ａ），（ｂ），（ｃ））に示すように、ゲート電極７及び引き回し部分８を含むゲート配線１０の側壁にサイドウォールスペーサ１３を形成する。サイドウォールスペーサ１３は、シリコン基板１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で成膜し、その後、絶縁膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施すことによって形成される。サイドウォールスペーサ１３は、ゲート配線１０に整合して形成される。

次に、図１１（（ａ），（ｂ），（ｃ））、及び図１５（ｅ）に示すように、シリコン基板１の主面の素子形成領域１ｐをマスクＭ５で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎに不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｎ型半導体領域（コンタクト）１４を形成する（不純物イオン注入（Ｃ））。マスクＭ５としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマスクを用いる。不純物イオン注入は、これに限定されないが例えば２回に分けて行う。なお、図１５（ｅ）では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

１回目の不純物イオン注入では、例えば、不純物として砒素（Ａｓ）を使用し、加速エネルギーが４０ＫｅＶ程度、ドース量が４．０Ｅ１５（１×１０^１５［atoms／cm^２］）程度の条件で行う。

２回目の不純物イオン注入では、例えば、不純物としてリン（Ｐ）を使用し、加速エネルギーが５５ＫｅＶ程度、ドース量が２．０Ｅ１３（１×１０^１３［atoms／cm^２］）程度の条件で行う。

この工程において、ゲート配線１０のうち、マスクＭ５で覆われた部分、具体的には、素子形成領域１ｐ上のゲート電極７、引き回し部分８の一部には、不純物のイオン注入は行われない。

一方、ゲート配線１０のうち、マスクＭ５で覆われていない部分、具体的には、素子形成領域１ｎ上のゲート電極７、引き回し部分８の一部、及びコンタクト領域９には、不純物のイオン注入が行われる。

次に、マスク５を除去した後、図１２（（ａ），（ｂ），（ｃ））、及び図１５（ｆ）に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ６で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐに不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｐ型半導体領域（コンタクト）１５を形成する（不純物イオン注入（Ｃ））。マスクＭ６としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマスクを用いる。不純物イオン注入は、これに限定されないが、例えば２回に分けて行う。なお、図１５（ｆ）では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

１回目の不純物イオン注入では、例えば、不純物として二フッ化ボロン（ＢＦ_２）を使用し、加速エネルギーが２５ＫｅＶ程度、ドース量が２．０Ｅ１５（１×１０^１５［atoms／cm^２］）程度の条件で行う。

２回目の不純物イオン注入では、例えば、不純物としてボロン（Ｂ）を使用し、加速エネルギーが２０ＫｅＶ程度、ドース量が２．０Ｅ１３（１×１０^１３［atoms／cm^２］）程度の条件で行う。

この工程において、ゲート配線１０のうち、マスクＭ６で覆われた部分、具体的には、素子形成領域１ｎ上のゲート電極７、引き回し部分８の一部には、不純物のイオン注入は行われない。

一方、ゲート配線１０のうち、マスクＭ６で覆われていない部分、具体的には、素子形成領域１ｐ上のゲート電極７、引き回し部分８の一部、及びコンタクト領域９には、不純物のイオン注入が行われる。

次に、マスクＭ６を除去した後、ｎ型半導体領域１１の形成工程、ｐ型半導体領域１２の形成工程、ｎ型半導体領域１４の形成工程、並びにｐ型半導体領域１５の形成工程においてイオン注入された不純物（Ｐ，Ａｓ，Ｂ，ＢＦ_２）を熱処理によって活性化させる。

なお、本実施形態１では、ゲート配線１０のポリシリコン膜中の不純物を活性化させるための熱処理をエクステンション形成工程の前に行っているが、ゲート配線１０のポリシリコン膜中の不純物の活性化は、半導体領域（１１，１２，１４，１５）中の不純物を活性化させる熱処理において行ってもよい。

次に、図１３（（ａ），（ｂ），（ｃ））に示すように、ゲート電極７及び引き回し部分８を含むゲート配線１０の表面、並びに半導体領域（１４，１５）の表面に、金属・半導体反応層として例えばコバルトシリサイド層（１６ａ，１６ｂ）を形成する。コバルトシリサイド層（１６ａ，１６ｂ）は、自然酸化膜等を除去してゲート配線１０の表面及び半導体領域（１４，１５）の表面を露出させた後、これらの表面上を含むシリコン基板１の主面上の全面に高融点金属膜としてコバルト（Ｃｏ）膜をスパッタ法で形成し、その後、ゲート配線１０のポリシリコン膜のＳｉ、並びに半導体領域（１４，１５）のＳｉと、コバルト膜のＣｏとを反応させる熱処理を施し、その後、未反応のコバルト膜を選択的に除去することによって形成される。コバルトシリサイド層（１６ａ，１６ｂ）は、サイドウォールスペーサ１３に整合して形成される。この工程により、サリサイド構造のｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）がほぼ完成する。

次に、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）上、及びゲート配線１０上を含むシリコン基板１の主面上の全面に、例えば酸化シリコン膜からなる層間絶縁膜１７をＣＶＤ法で成膜し、その後、層間絶縁膜１７の表面をＣＭＰ法で平坦化する。

次に、層間絶縁膜１７をエッチングして、図１４（（ａ），（ｂ），（ｃ））に示すように、半導体領域（１４，１５）上に接続孔１８ａ、ゲート配線１０のコンタクト領域９上に接続孔１８ｂを形成する。接続孔１６ａは、層間絶縁膜１７の表面からコバルトシリサイド層１６ｂに到達し、接続孔１８ｂは、層間絶縁膜１７の表面からコバルトシリサイド層１６ａに到達する。

次に、接続孔（１８ａ，１８ｂ）内での良好な接続を行う（コンタクト抵抗の低減化図る）ため、有機物及び無機物汚染を除去する洗浄処理を行う。この洗浄処理では、ＡＰＭ洗浄（アルカリ処理）と、ＨＰＭ洗浄（酸化性酸処理）とが実施される。

ＡＰＭ洗浄では、例えば
ＮＨ_４ＯＨ：Ｈ_２Ｏ_２：Ｈ_２Ｏ＝１：１：５（６０℃，１２０ｓｅｃ）の洗浄液が使用される。
ＨＰＭ洗浄では、例えば
ＨＣｌ：Ｈ_２Ｏ_２：Ｈ_２Ｏ＝１：１：５（６０℃，１２０ｓｅｃ）の洗浄液が使用される。

次に、接続孔（１８ａ，１８ｂ）の内部に、金属等の導電物を埋め込んで導電性プラグ１９を形成し、その後、層間絶縁膜１７上に配線２０を形成する。この工程により、図２に示す構造となる。

ところで、接続孔（１８ａ，１８ｂ）は、層間絶縁膜１７上に感光性レジスト膜を形成し、その後、接続孔を形成するためのパターンを持つフォトマスク（レチクル）を位置決めし、その後、露光処理を施して感光性レジスト膜にフォトマスクのパターンを転写し、その後、現像処理、及び洗浄・乾燥処理を施して、層間絶縁膜１７上に感光性レジスト膜からなるマスク（エッチングマスク）を形成し、その後、エッチングマスクから露出する層間絶縁膜をエッチングすることによって形成されるため、フォトマスクの合わせずれにより、図６４に示すように、接続孔１８ｂがゲート配線から食み出た状態（ゲート配線に対して目外れした状態）で形成されることがある。

このような目外れが生じる場合、接続孔を形成する時のオーバーエッチングによりサイドウォールスペーサ１３が削られてしまい、接続孔１８ｂの中においてゲート配線１０のポリシリコン膜６が露出する。また、このような目はずれが生じた場合、接続孔を形成した後のＡＰＭ洗浄によりサイドウォールスペーサ１３が削られてしまい、接続孔１８ｂの中においてゲート配線１０のポリシリコン膜６が露出する。また、ゲート配線１０のポリシリコン膜６の露出は、サイドウォールスペーサ１３を形成する時のオーバーエッチングにおいても起こる。

ゲート配線１０のポリシリコン膜６が露出した状態で接続孔１８ｂの中をＨＰＭ洗浄すると、前述したように、ゲート配線１０のポリシリコン膜とコバルトシリサイド層１６ａとの間で局部電池が形成され、コバルトシリサイド層１６ａが酸化されて異常酸化物が生成される。この異常酸化物は、ゲート配線１０のポリシリコン膜中の不純物濃度が高いほど生成され易いため、異常酸化物の生成を抑制するためには、ゲート配線１０のコンタクト領域９におけるポリシリコン膜中の不純物濃度を低くすることが有効である。

本実施形態１では、ｎ型ＭＩＳＦＥＴ−Ｑｎのゲート電極７をｎ型化するための不純物イオン注入工程（図５及び図１５（ａ）参照）、及びｐ型ＭＩＳＦＥＴ−Ｑｐのゲート電極７をｐ型化するための不純物イオン注入工程（図６及び図１５（ｂ）参照）において、ゲート配線１０のコンタクト領域９となるシリコン膜６の部分をマスク（Ｍ１，Ｍ２）で覆った状態で、ポリシリコン膜６に不純物をイオン注入しているため、ゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分をマスク（Ｍ１，Ｍ２）で覆わない場合と比較して、ゲート配線１０のコンタクト領域９におけるポリシリコン膜中の不純物濃度を低くすることができる。

このように、ゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分をマスク（Ｍ１，Ｍ２）で覆った状態で不純物イオン注入を行うことにより、ゲート配線１０のコンタクト領域９におけるポリシリコン膜中の不純物濃度を低くすることができる。すなわち、ゲート配線１０の一部である引き回し部分８では、接続孔１８ｂが形成されるコンタクト領域９におけるポリシリコン膜の不純物濃度と、他の領域における不純物濃度が異なるように形成されており、コンタクト領域９におけるポリシリコン膜の不純物濃度は他の領域における不純物濃度よりも低い濃度で形成されている。このため、局部電池作用に起因してゲート配線１０のコンタクト領域９に発生する異常酸化物の生成を抑制することができる。
また、異常酸化物の生成を抑制することにより、ゲート配線１０と上層の配線２０との導通不良を抑制できるため、半導体装置の製造歩留まり向上を図ることができる。

相補型ＭＩＳＦＥＴの製造プロセスでは、一般的に、ｎ型ＭＩＳＦＥＴ−Ｑｎのゲート電極７となるポリシリコン膜６の部分をｎ型化するための不純物をイオン注入する時、ｐ型ＭＩＳＦＥＴ−Ｑｐのゲート電極７となるポリシリコン膜６の部分をマスクＭ１で覆い、逆にｐ型ＭＩＳＦＥＴ−Ｑｐのゲート電極７となるポリシリコン膜６の部分をｐ型化するための不純物をイオン注入する時、ｎ型ＭＩＳＦＥＴ−Ｑｎのゲート電極７となるポリシリコン膜６の部分をマスクＭ２で覆っている。本実施形態１では、ｎ型ＭＩＳＦＥＴ−Ｑｎのゲート電極７となるポリシリコン膜６をｎ型化するための不純物をイオン注入する時、ｐ型ＭＩＳＦＥＴ−Ｑｐのゲート電極７となるポリシリコン膜６の部分、及びゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分を同一のマスクＭ１で覆い、ｐ型ＭＩＳＦＥＴ−Ｑｐのゲート電極７となるポリシリコン膜６の部分をｐ型化するための不純物をイオン注入する時、ｎ型ＭＩＳＦＥＴ−Ｑｎのゲート電極７となるポリシリコン膜６の部分、及びゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分を同一のマスクＭ２で覆っている。

このようにして不純物イオン注入を行うことにより、ゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分を覆うマスクを新たに形成する必要がないため、製造コストを増加することなく、異常酸化物の生成を抑制することができ、また、半導体装置の製造歩留まり向上を図ることができる。

半導体装置の高集積化、低コスト化を実現させるためにはフォトマスク（レチクル）の枚数をいかにして低減させるかが重要な課題となっている。なぜならば、フォトマスク枚数の低減は、フォトマスクそのものの制作コストの低減のみならず、フォトマスクを用いたフォトレジストパターン形成のためのフォトレジストの塗布、感光、現像及び洗浄・乾燥の一連の処理を削減することができ、半導体装置のプロセスコストを大幅に低減できるからである。そして、更に、異物による不良発生率を低減でき、半導体装置の歩留まり及び信頼性を向上させることが可能となるからである。

ゲート配線１０のコンタクト領域９におけるポリシリコン膜に全く不純物をイオン注入しなかった場合、コンタクト領域９が高抵抗になってしまう。これに対し、本実施形態１では、図１５（ｃ）及び（ｄ）における不純物イオン注入（Ｂ）、並びに図１５（ｅ）及び（ｆ）における不純物イオン注入（Ｃ）において、コンタクト領域９のポリシリコン膜に不純物をイオン注入しているため、コンタクト領域９の高抵抗化を抑制しつつ、コンタクト領域９におけるポリシリコン膜中の不純物濃度を低くしている。

また、ゲート配線１０の微細化に伴う高抵抗化を抑制するため、ポリシリコン膜６上にその全体に亘ってコバルトシリサイド層が形成されている。従って、ゲート配線１０全体の高抵抗化を抑制しつつ、コンタクト領域９におけるポリシリコン膜中の不純物濃度を低くしている。

なお、本実施形態１では、図５及び図１５（ａ）に示すｎ型不純物イオン注入、並びに図６及び図１５（ｂ）に示すｐ型不純物イオン注入の両方において、ゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分をマスク（Ｍ１，Ｍ２）で覆う例について説明したが、何れか一方の不純物イオン注入において、ゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分をマスク（Ｍ１，Ｍ２）で覆うようにしてもよい。

また、接続孔１８ｂを形成する工程におけるフォトマスクの合わせずれを考慮して、ゲート配線１０のコンタクト領域９は、接続孔１８ｂの平面積よりも大きくしておくことが望ましい。

ところで、ポリシリコン膜６は、図１５（ａ）及び（ｂ）に示すように、ｎ型化及びｐ型化不純物イオン注入（Ａ）によって、ｎ型化領域と、ｐ型化領域に分けられる。このｎ型領域とｐ型領域の境界部（図１５（ｃ）の点線部）では、相互拡散により、ｎ型化領域及びｐ型領域の両方の部純物が存在するため、高不純物濃度となる。

実施形態１において、ゲート配線１０は、ポリシリコン膜６のｎ型化領域とｐ型化領域の境界部からコンタクト領域９を避けるようにして形成されている。従って、実施形態１のように、ポリシリコン膜６のｎ型化領域とｐ型化領域の境界部にコンタクト領域９が位置しないようにゲート配線１０を形成することだけでも、コンタクト領域９におけるポリシリコン膜中の不純物濃度を低くするこができる。

（実施形態２）
本実施形態２では、ＭＩＳＦＥＴの製造で実施される３つのイオン注入（（Ａ），（Ｂ），（Ｃ））のうち、ソース領域及びドレイン領域である一対のエクステンション領域を形成するための不純物イオン注入（Ｂ）を制御して、ゲート配線のコンタクト領域における異常酸化物の生成を抑制する例について説明する。

図１６乃至図２２は、本発明の実施形態２である半導体装置に係わる図であり、
図１６乃至図２１は、半導体装置の製造工程を示す模式的断面図、
図２２は、半導体装置の製造工程におけるマスクパターンを示す模式的平面図である。

なお、図１６乃至図２１において、
（ａ）は図１のａ−ａ線に沿う位置での断面図、
（ｂ）は図１のｂ−ｂ線に沿う位置での断面図、
（ｃ）は図１のｃ−ｃ線に沿う位置での断面図である。

また、図２２において、
（ａ）は図１６のマスクパターン（Ｍ１）を示す平面図、
（ｂ）は図１７のマスクパターン（Ｍ２）を示す平面図、
（ｃ）は図１８のマスクパターン（Ｍ３）を示す平面図、
（ｄ）は図１９のマスクパターン（Ｍ４）を示す平面図、
（ｅ）は図２０のマスクパターン（Ｍ５）を示す平面図、
（ｆ）は図２１のマスクパターン（Ｍ６）を示す平面図である。

まず、前述の実施形態１と同様の工程を施してポリシリコン膜６を形成した後、ポリシリコン膜６に、抵抗値を低減するための不純物をイオン注入する（不純物イオン注入（Ａ））。この不純物イオン注入では、前述の実施形態１と同様に、ｎ型化不純物イオン注入と、ｐ型化不純物イオン注入とを分けて行う。

ｎ型化不純物イオン注入は、ゲート配線１０となるポリシリコン膜６の部分（ゲート配線形成領域）において、図１６（（ａ），（ｂ），（ｃ））及び図２２（ａ）に示すように、素子形成領域１ｐ上の部分（ｐ型ＭＩＳＦＥＴのゲート電極となる部分）、及びゲート配線１０のコンタクト領域９となる部分をマスクＭ１で選択的に覆った状態で行う。不純物の種類及び導入条件、並びにマスクＭ１のパターンは、前述の実施形態１（図１５（ａ）参照）と同様である。

ｐ型化不純物イオン注入は、ゲート配線１０となるポリシリコン膜６の部分（ゲート配線形成領域）において、図１７（（ａ），（ｂ），（ｃ））及び図２２（ｂ）に示すように、素子形成領域１ｎ上の部分（ｎ型ＭＩＳＦＥＴのゲート電極となる部分）をマスクＭ２で選択的に覆った状態で行う。不純物の種類及び導入条件は、前述の実施形態１と同様であるが、マスクＭ２のパターンは、前述の実施形態１（図１５（ｂ）参照）と異なっている。

この工程において、ゲート配線１０のコンタクト領域９となるポリシリコン膜の部分は、前述の実施形態１と異なり、マスクＭ２で覆われていないため、本実施形態２では、この部分にも不純物がイオン注入される。

次に、マスクＭ２を除去した後、ポリシリコン膜６をパターンニングしてゲート配線１０を形成し、その後、ゲート配線１０のポリシリコン膜中の不純物を活性化させるための熱処理を施した後、図１８（（ａ），（ｂ），（ｃ））、及び図２２（ｃ）に示すように、シリコン基板１の主面の素子形成領域１ｐ、及びゲート配線１０のコンタクト領域９をマスクＭ３で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎに不純物をイオン注入して、ゲート電極７に整合した一対のｎ型半導体領域（エクステンション領域）１１を形成する（不純物イオン注入（Ｂ））。不純物の種類及び導入条件は前述の実施形態１と同様であるが、マスクＭ３のパターンは前述の実施形態１（図１５（ｃ）参照）と異なっている。

この工程において、ゲート配線１０のコンタクト領域９は、前述の実施形態１と異なり、マスクＭ３で覆われているため、本実施形態２では、ゲート配線１０のコンタクト領域９には、不純物のイオン注入は行われない。

次に、マスクＭ３を除去した後、図１９（（ａ），（ｂ），（ｃ））、及び図２２（ｄ）に示すように、シリコン基板１の主面の素子形成領域１ｎ、及びゲート配線１０のコンタクト領域９をマスクＭ４で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐに不純物をイオン注入して、ゲート電極７に整合した一対のｐ型半導体領域（エクステンション領域）１２を形成する（不純物イオン注入（Ｂ））。不純物の種類及び導入条件は前述の実施形態１と同様であるが、マスクＭ４のパターンは前述の実施形態１（図１５（ｄ）参照）と異なっている。

この工程において、ゲート配線１０のコンタクト領域９は、前述の実施形態１と異なり、マスクＭ４で覆われているため、本実施形態２では、ゲート配線１０のコンタクト領域９には、不純物のイオン注入は行われない。

次に、マスク４を除去した後、前述の実施形態１と同様にゲート配線１０の側壁にサイドウォールスペーサ１３を形成し、その後、図２０（（ａ），（ｂ），（ｃ））、及び図２２（ｅ）に示すように、シリコン基板１の主面の素子形成領域１ｐをマスクＭ５で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎに不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｎ型半導体領域（コンタクト）１４を形成する（不純物イオン注入（Ｃ））。不純物の種類及び導入条件、並びにマスクＭ５のパターンは、前述の実施形態１（図１５（ｅ）参照）と同様である。なお、図２２（ｅ）では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

次に、マスク５を除去した後、図２１（（ａ），（ｂ），（ｃ））、及び図２２（ｆ）に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ６で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐに不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｐ型半導体領域（コンタクト）１５を形成する（不純物イオン注入（Ｃ））。不純物の種類及び導入条件、並びにマスク６のパターンは、前述の実施形態１（図１５（ｆ）参照）と同様である。なお、図２２（ｆ）では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

この後、前述の実施形態１と同様の工程を施してｎ型及びｐ型ＭＩＳＦＥＴを形成し、その後、前述の実施形態１と同様の工程を施すことにより、図２に示す構造となる。

本実施形態２では、ｎ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｎ型半導体領域（エクステンション領域）１１を形成するための不純物イオン注入工程（図１８及び図２２（ｃ）参照）において、ゲート配線１０のコンタクト領域９をマスクＭ３で覆った状態で素子形成領域１ｎに不純物をイオン注入し、ｐ型ＭＩＳＦＥＴ−Ｑｐのソース領域及びドレイン領域である一対のｐ型半導体領域（エクステンション領域）１２を形成するための不純物イオン注入工程（図１９及び図２２（ｄ）参照）において、ゲート配線１０のコンタクト領域９をマスクＭ４で覆った状態で、素子形成領域１ｎに不純物をイオン注入しているため、ゲート配線１０のコンタクト領域９をマスク（Ｍ３，Ｍ４）で覆わない場合と比較して、ゲート配線１０のコンタクト領域９におけるポリシリコン膜中の不純物濃度を低くすることができる。すなわち、ゲート配線１０の一部である引き回し部分８では、接続孔１８ｂが形成されるコンタクト領域９におけるポリシリコン膜の不純物濃度と、他の領域における不純物濃度が異なるように形成されており、コンタクト領域９におけるポリシリコン膜の不純物濃度は他の領域における不純物濃度よりも低い濃度で形成されている。

また、ｎ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｎ型半導体領域（エクステンション領域）１１を形成するための不純物イオン注入において、素子形成領域１ｐ及びゲート配線１０のコンタクト領域９を同一のマスクＭ３で覆い、ｐ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｐ型半導体領域（エクステンション領域）１２を形成するための不純物イオン注入において、素子形成領域１ｎ及びゲート配線１０のコンタクト領域９を同一のマスクＭ４で覆っているため、ゲート配線１０のコンタクト領域９を覆うマスクを新たに形成する必要がない。

従って、本実施形態２においても、前述の実施形態１と同様に、異常酸化物の生成を抑制することができ、また、半導体装置の製造歩留まり向上を図ることができる。更に、製造コストを増加することなく、これらの効果を得ることができる。

本実施形態２では、図２２（ｂ）における不純物イオン注入（Ａ）、並びに図２２（ｅ）及び（ｆ）における不純物イオン注入（Ｃ）において、コンタクト領域９のポリシリコン膜に不純物をイオン注入しているため、コンタクト領域９の高抵抗化を抑制しつつ、コンタクト領域９におけるポリシリコン膜中の不純物濃度を低くしている。

なお、本実施形態２では、ｎ型半導体領域（エクステンション領域）１１を形成するための不純物イオン注入（図１８及び図２２（ｃ）参照）、並びにｐ型半導体領域（エクステンション領域）１２を形成するための不純物イオン注入（図１９及び図２２（ｄ）参照）の両方において、ゲート配線１０のコンタクト領域９をマスク（Ｍ３，Ｍ４）で覆う例について説明したが、何れか一方の不純物イオン注入において、ゲート配線１０のコンタクト領域９をマスク（Ｍ３，Ｍ４）で覆うようにしてもよい。

（実施形態３）
本実施形態３では、ＭＩＳＦＥＴの製造プロセスに含まれる３つのイオン注入（（Ａ），（Ｂ），（Ｃ））のうち、ソース領域及びドレイン領域である一対のコンタクト領域を形成するための不純物イオン注入（Ｃ）を制御して、ゲート配線のコンタクト領域における異常酸化物の生成を抑制する例について説明する。

図２３乃至図２９は、本発明の実施形態３の半導体装置に係わる図であり、
図２３乃至図２８は、半導体装置の製造工程を示す模式的断面図、
図２９は、半導体装置の製造工程におけるマスクパターンを示す模式的平面図である。

なお、図２３乃至図２８において、
（ａ）は図１のａ−ａ線に沿う位置での断面図、
（ｂ）は図１のｂ−ｂ線に沿う位置での断面図、
（ｃ）は図１のｃ−ｃ線に沿う位置での断面図である。

また、図２９において、
（ａ）は図２３のマスクパターン（Ｍ１）を示す平面図、
（ｂ）は図２４のマスクパターン（Ｍ２）を示す平面図、
（ｃ）は図２５のマスクパターン（Ｍ３）を示す平面図、
（ｄ）は図２６のマスクパターン（Ｍ４）を示す平面図、
（ｅ）は図２７のマスクパターン（Ｍ５）を示す平面図、
（ｆ）は図２８のマスクパターン（Ｍ６）を示す平面図である。

まず、前述の実施形態１と同様の工程を施してポリシリコン膜６を形成した後、ポリシリコン膜６に、抵抗値を低減するための不純物をイオン注入する（不純物イオン注入（Ａ））。この不純物イオン注入では、前述の実施形態１と同様に、ｎ型化不純物イオン注入と、ｐ型化不純物イオン注入とを分けて行う。

ｎ型化不純物イオン注入は、ゲート配線１０となるポリシリコン膜６の部分（ゲート配線形成領域）において、図２３（（ａ），（ｂ），（ｃ））及び図２９（ａ）に示すように、素子形成領域１ｐ上の部分（ｐ型ＭＩＳＦＥＴのゲート電極となる部分）、及びゲート配線１０のコンタクト領域９となる部分をマスクＭ１で選択的に覆った状態で行う。不純物の種類及び導入条件、並びにマスクＭ１のパターンは、前述の実施形態１（図１５（ａ）参照）と同様である。

ｐ型化不純物イオン注入は、ゲート配線１０となるポリシリコン膜６の部分（ゲート配線形成領域）において、図２４（（ａ），（ｂ），（ｃ））及び図２９（ｂ）に示すように、素子形成領域１ｎ上の部分（ｎ型ＭＩＳＦＥＴのゲート電極となる部分）をマスクＭ２で選択的に覆った状態で行う。不純物の種類及び導入条件は、前述の実施形態１と同様であるが、マスクＭ２のパターンは、前述の実施形態１（図１５（ｂ）参照）と異なっている。

この工程において、ゲート配線１０のコンタクト領域９となるポリシリコン膜の部分は、前述の実施形態１と異なり、マスクＭ２で覆われていないため、本実施形態３では、この部分にも不純物がイオン注入される。

次に、マスクＭ２を除去した後、ポリシリコン膜６をパターンニングしてゲート配線１０を形成し、その後、ゲート配線１０のポリシリコン膜中の不純物を活性化させるための熱処理を施した後、図２５（（ａ），（ｂ），（ｃ））、及び図２９（ｃ）に示すように、シリコン基板１の主面の素子形成領域１ｐをマスクＭ３で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎに不純物をイオン注入して、ゲート電極７に整合した一対のｎ型半導体領域（エクステンション領域）１１を形成する（不純物イオン注入（Ｂ））。不純物の種類及び導入条件、並びにマスクＭ３のパターンは前述の実施形態１（図１５（ｃ）参照）と同様である。

次に、マスクＭ３を除去した後、図２６（（ａ），（ｂ），（ｃ））、及び図２９（ｄ）に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ４で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐに不純物をイオン注入して、ゲート電極７に整合した一対のｐ型半導体領域（エクステンション領域）１２を形成する（不純物イオン注入（Ｂ））。不純物の種類及び導入条件、並びにマスクＭ４のパターンは前述の実施形態１（図１５（ｄ）参照）と同様である。

次に、マスク４を除去した後、前述の実施形態１と同様にゲート配線１０の側壁にサイドウォールスペーサ１３を形成し、その後、図２７（（ａ），（ｂ），（ｃ））、及び図２９（ｅ）に示すように、シリコン基板１の主面の素子形成領域１ｐ、及びゲート配線１０のコンタクト領域９をマスクＭ５で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎに不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｎ型半導体領域（コンタクト）１４を形成する（不純物イオン注入（Ｃ））。不純物の種類及び導入条件は前述の実施形態１と同様であるが、マスクＭ５のパターンは、前述の実施形態１（図１５（ｅ）参照）と異なっている。なお、図２９（ｅ）では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

この工程において、ゲート配線１０のコンタクト領域９は、前述の実施形態１と異なり、マスクＭ５で覆われているため、本実施形態３では、ゲート配線１０のコンタクト領域９には、不純物のイオン注入は行われない。

次に、マスク５を除去した後、図２８（（ａ），（ｂ），（ｃ））、及び図２９（ｆ）に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ６で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐに不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｐ型半導体領域（コンタクト）１５を形成する（不純物イオン注入（Ｃ））。不純物の種類及び導入条件は前述の実施形態１と同様であるが、マスクＭ６のパターンは、前述の実施形態１（図１５（ｆ）参照）と異なっている。なお、図２９（ｆ）では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

この工程において、ゲート配線１０のコンタクト領域９は、前述の実施形態１と異なり、マスクＭ６で覆われているため、本実施形態３では、ゲート配線１０のコンタクト領域９には、不純物のイオン注入は行われない。

この後、前述の実施形態１と同様の工程を施してｎ型及びｐ型ＭＩＳＦＥＴを形成し、その後、前述の実施形態１と同様の工程を施すことにより、図２に示す構造となる。

本実施形態３では、ｎ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｎ型半導体領域（コンタクト領域）１４を形成するための不純物イオン注入（図２７及び図２９（ｅ）参照）において、ゲート配線１０のコンタクト領域９をマスクＭ５で覆った状態で素子形成領域１ｎに不純物をイオン注入し、ｐ型ＭＩＳＦＥＴ−Ｑｐのソース領域及びドレイン領域である一対のｐ型半導体領域（コンタクト領域）１５を形成するための不純物イオン注入工程（図２８及び図２９（ｆ）参照）において、ゲート配線１０のコンタクト領域９をマスクＭ６で覆った状態で、素子形成領域１ｐに不純物をイオン注入しているため、ゲート配線１０のコンタクト領域９をマスク（Ｍ５，Ｍ６）で覆わない場合と比較して、ゲート配線１０のコンタクト領域９におけるポリシリコン膜中の不純物濃度を低くすることができる。すなわち、ゲート配線１０の一部である引き回し部分８では、接続孔１８ｂが形成されるコンタクト領域９におけるポリシリコン膜の不純物濃度と、他の領域における不純物濃度が異なるように形成されており、コンタクト領域９におけるポリシリコン膜の不純物濃度は他の領域における不純物濃度よりも低い濃度で形成されている。

また、ｎ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｎ型半導体領域（コンタクト領域）１４を形成するための不純物イオン注入において、素子形成領域１ｐ及びゲート配線１０のコンタクト領域９を同一のマスクＭ５で覆い、ｐ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｐ型半導体領域（コンタクト領域）１５を形成するための不純物イオン注入において、素子形成領域１ｎ及びゲート配線１０のコンタクト領域９を同一のマスクＭ６で覆っているため、ゲート配線１０のコンタクト領域９を覆うマスクを新たに形成する必要がない。

従って、本実施形態３においても、前述の実施形態１と同様に、異常酸化物の生成を抑制することができ、また、半導体装置の製造歩留まり向上を図ることができる。更に、製造コストを増加することなく、これらの効果を得ることができる。

本実施形態３では、図２９（ｂ）における不純物イオン注入（Ａ）、並びに図２９（ｃ）及び（ｄ）における不純物イオン注入（Ｂ）において、コンタクト領域９のポリシリコン膜に不純物をイオン注入しているため、コンタクト領域９の高抵抗化を抑制しつつ、コンタクト領域９におけるポリシリコン膜中の不純物濃度を低くしている。

なお、本実施形態３では、ｎ型半導体領域（コンタクト領域）１４を形成するための不純物イオン注入（図２７及び図２９（ｃ）参照）、並びにｐ型半導体領域（コンタクト領域）１５を形成するための不純物イオン注入（図２８及び図２９（ｄ）参照）の両方において、ゲート配線１０のコンタクト領域９をマスク（Ｍ５，Ｍ６）で覆う例について説明したが、何れか一方の不純物イオン注入において、ゲート配線１０のコンタクト領域９をマスク（Ｍ５，Ｍ６）で覆うようにしてもよい。

また、前述の実施形態１〜３では、ポリシリコン膜の抵抗値を低減するための不純物イオン注入（Ａ）、ゲート電極に整合した一対の半導体領域（エクステンション領域）を形成するための不純物イオン注入（Ｂ）、ゲート電極の側壁のサイドウォールスペーサに整合した一対の半導体領域（コンタクト領域）を形成するための不純物イオン注入（Ｃ）のうち、何れか１つの不純物イオン注入において、ゲート配線１０のコンタクト領域９に不純物をイオン注入しないようにしているが、これらの不純物イオン注入（（Ａ），（Ｂ），（Ｃ））のうちの何れか２つにおいて、ゲート配線１０のコンタクト領域９に不純物をイオン注入しないようにしてもよい。

また、前述の実施形態１〜３では、相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用しているが、本発明は、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴのうちの何れか一方のＭＩＳＦＥＴを有する半導体装置にも適用できる。但し、この場合は、ゲート配線のコンタクト領域を覆うためのマスクを新たに追加する必要がある。

また、前述の実施形態１〜３では、２つのゲード電極を有するゲート配線１０について説明したが、本発明は、１つのゲート電極を有するゲート配線にも適用でき、また、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）や、フラッシュメモリ等のワード線のように、複数のゲート電極を有するゲート配線にも適用できる。

（実施形態４）
本実施形態４では、ｎ型及びｐ型ＭＩＳＦＥＴのうち、のうち、ｎ型ＭＩＳＦＥＴを形成するための３つの不純物イオン注入（（Ａ），（Ｂ），（Ｃ））を制御して、ゲート配線のコンタクト領域における異常酸化物の生成を抑制する例について説明する。

図３０乃至図３６は、本発明の実施形態４の半導体装置に係わる図であり、
図３０乃至図３５は、半導体装置の製造工程を示す模式的断面図、
図３６は、半導体装置の製造工程におけるマスクパターンを示す模式的平面図である。

なお、図３０乃至図３５において、
（ａ）は図１のａ−ａ線に沿う位置での断面図、
（ｂ）は図１のｂ−ｂ線に沿う位置での断面図、
（ｃ）は図１のｃ−ｃ線に沿う位置での断面図である。

また、図３６において、
（ａ）は図３０のマスクパターン（Ｍ１）を示す平面図、
（ｂ）は図３１のマスクパターン（Ｍ２）を示す平面図、
（ｃ）は図３２のマスクパターン（Ｍ３）を示す平面図、
（ｄ）は図３３のマスクパターン（Ｍ４）を示す平面図、
（ｅ）は図３４のマスクパターン（Ｍ５）を示す平面図、
（ｆ）は図３５のマスクパターン（Ｍ６）を示す平面図である。

まず、前述の実施形態１と同様の工程を施してポリシリコン膜６を形成した後、ポリシリコン膜６に、抵抗値を低減するための不純物をイオン注入する（不純物イオン注入（Ａ））。この不純物イオン注入では、前述の実施形態１と同様に、ｎ型化不純物イオン注入と、ｐ型化不純物イオン注入とを分けて行う。

ｎ型化不純物イオン注入は、ゲート配線１０となるポリシリコン膜６の部分（ゲート配線形成領域）において、図３０（（ａ），（ｂ），（ｃ））及び図３６（ａ）に示すように、素子形成領域１ｐ上の部分（ｐ型ＭＩＳＦＥＴのゲート電極となる部分）、及びゲート配線１０のコンタクト領域９となる部分をマスクＭ１で選択的に覆った状態で行う。不純物の種類及び導入条件、並びにマスクＭ１のパターンは、前述の実施形態１（図１５（ａ）参照）と同様である。

ｐ型化不純物イオン注入は、ゲート配線１０となるポリシリコン膜６の部分（ゲート配線形成領域）において、図３１（（ａ），（ｂ），（ｃ））及び図３６（ｂ）に示すように、素子形成領域１ｎ上の部分（ｎ型ＭＩＳＦＥＴのゲート電極となる部分）をマスクＭ２で選択的に覆った状態で行う。不純物の種類及び導入条件は、前述の実施形態１と同様であるが、マスクＭ２のパターンは、前述の実施形態１（図１５（ｂ）参照）と異なっている。

この工程において、ゲート配線１０のコンタクト領域９となるポリシリコン膜の部分は、前述の実施形態１と異なり、マスクＭ２で覆われていないため、本実施形態２では、この部分にも不純物がイオン注入される。

次に、マスクＭ２を除去した後、ポリシリコン膜６をパターンニングしてゲート配線１０を形成し、その後、ゲート配線１０のポリシリコン膜中の不純物を活性化させるための熱処理を施した後、図３２（（ａ），（ｂ），（ｃ））、及び図３６（ｃ）に示すように、シリコン基板１の主面の素子形成領域１ｐ、及びゲート配線１０のコンタクト領域９をマスクＭ３で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎに不純物をイオン注入して、ゲート電極７に整合した一対のｎ型半導体領域（エクステンション領域）１１を形成する（不純物イオン注入（Ｂ））。不純物の種類及び導入条件は前述の実施形態１と同様であるが、マスクＭ３のパターンは前述の実施形態１（図１５（ｃ）参照）と異なっている。

この工程において、ゲート配線１０のコンタクト領域９は、前述の実施形態１と異なり、マスクＭ３で覆われているため、本実施形態４では、ゲート配線１０のコンタクト領域９には、不純物のイオン注入は行われない。

次に、マスクＭ３を除去した後、図３３（（ａ），（ｂ），（ｃ））、及び図３６（ｄ）に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ４で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐに不純物をイオン注入して、ゲート電極７に整合した一対のｐ型半導体領域（エクステンション領域）１２を形成する（不純物イオン注入（Ｂ））。不純物の種類及び導入条件、並びにマスクＭ４のパターンは前述の実施形態１（図１５（ｄ）参照）と同様である。

次に、マスク４を除去した後、前述の実施形態１と同様にゲート配線１０の側壁にサイドウォールスペーサ１３を形成し、その後、図３４（（ａ），（ｂ），（ｃ））、及び図３６（ｅ）に示すように、シリコン基板１の主面の素子形成領域１ｐ、及びゲート配線１０のコンタクト領域９をマスクＭ５で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎに不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｎ型半導体領域（コンタクト）１４を形成する（不純物イオン注入（Ｃ））。不純物の種類及び導入条件は前述の実施形態１と同様であるが、マスクＭ５のパターンは、前述の実施形態１（図１５（ｅ）参照）と異なる。なお、図３６（ｅ）では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

この工程において、ゲート配線１０のコンタクト領域９は、前述の実施形態１と異なり、マスクＭ５で覆われているため、本実施形態４では、ゲート配線１０のコンタクト領域９には、不純物のイオン注入は行われない。

次に、マスク５を除去した後、図３５（（ａ），（ｂ），（ｃ））、及び図３６（ｆ）に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ６で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐに不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｐ型半導体領域（コンタクト領域）１５を形成する（不純物イオン注入（Ｃ））。不純物の種類及び導入条件、並びにマスク６のパターンは、前述の実施形態１（図１５（ｆ）参照）と同様である。なお、図３６（ｆ）では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

この後、前述の実施形態１と同様の工程を施してｎ型及びｐ型ＭＩＳＦＥＴを形成し、その後、前述の実施形態１と同様の工程を施すことにより、図２に示す構造となる。

本実施形態４では、ｎ型ＭＩＳＦＥＴを形成するための３つの不純物イオン注入（（Ａ），（Ｂ），（Ｃ））、具体的には、ｎ型ＭＩＳＦＥＴ−Ｑｎのゲート電極７をｎ型化するための不純物イオン注入（図３６（ａ）参照）において、ゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分をマスク１で覆った状態でポリシリコン膜６に不純物をイオン注入し、ｎ型ＭＩＳＦＥＴ−Ｑｎのソース領域及びドレイン領域である一対のｎ型半導体領域（エクステンション領域）１１を形成するための不純物イオン注入（図３６（ｃ）参照）、及びｎ型ＭＩＳＦＥＴ−Ｑｎのソース領域及びドレイン領域である一対のｎ型半導体領域１４を形成するための不純物イオン注入（図３６（ｅ）参照）において、ゲート配線１０のコンタクト領域９をマスク（Ｍ３，Ｍ５）で覆った状態で、素子形成領域１ｎに不純物をイオン注入しているため、ゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分、及びゲート配線１０のコンタクト領域９をマスク（Ｍ１，Ｍ３，Ｍ５）で覆わない場合と比較して、ゲート配線１０のコンタクト領域９におけるポリシリコン膜中の不純物濃度を低くすることができる。すなわち、本実施の形態３では、ゲート配線１０の一部である引き回し部分８において、接続孔１８ｂが形成されるコンタクト領域９には、ｎ型の不純物のみを有する構造となっている。また、本実施の形態ではｎ型ＭＩＳＦＥＴ−Ｑｎの例について示したが、ｐ型ＭＩＳＦＥＴ−Ｑｐの場合では接続孔１８ｂが形成されるコンタクト領域９には、ｎ型の不純物のみを有する構造となり、同様の効果を得ることができる。

すなわち、ゲート配線１０の一部である引き回し部分８では、接続孔１８ｂが形成されるコンタクト領域９におけるポリシリコン膜の不純物濃度と、他の領域における不純物濃度が異なるように形成されており、コンタクト領域９におけるポリシリコン膜の不純物濃度は他の領域における不純物濃度よりも低い濃度で形成されている。

また、ｎ型ＭＩＳＦＥＴ−Ｑｎのゲート電極７をｎ型化するための不純物イオン注入において、ｐ型ＭＩＳＦＥＴのゲート電極７となるポリシリコン膜６の部分（素子形成領域１ｐ上のポリシリコン膜６）及びゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分を同一のマスクＭ１で覆い、ｎ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｎ型半導体領域（エクステンション領域）１１を形成するための不純物イオン注入において、素子形成領域１ｐ及びゲート配線１０のコンタクト領域９を同一のマスクＭ３で覆い、ｎ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｎ型半導体領域（コンタクト領域）１４を形成するための不純物イオン注入において、素子形成領域１ｐ及びゲート配線１０のコンタクト領域９を同一のマスクＭ５で覆っているため、ゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分を覆うマスク、及びゲート配線１０のコンタクト領域９を覆うマスクを新たに形成する必要がない。

従って、本実施形態４においても、前述の実施形態１と同様に、異常酸化物の生成を抑制することができ、また、半導体装置の製造歩留まり向上を図ることができる。更に、製造コストの増加を招くことなく、これらの効果を得ることができる。

本実施形態４では、図３６（ｂ）における不純物イオン注入（Ａ）、図３６（ｄ）における不純物イオン注入（Ｂ）、並びに図３６（ｆ）における不純物イオン注入（Ｃ）において、コンタクト領域９のポリシリコン膜に不純物をイオン注入しているため、コンタクト領域９の高抵抗化を抑制しつつ、コンタクト領域９におけるポリシリコン膜中の不純物濃度を低くしている。

なお、本実施形態４では、ｎ型ＭＩＳＦＥＴ−Ｑｎを形成するための３つの不純物イオン注入（（Ａ），（Ｂ），（Ｃ））を制御する例（図３６（ａ），（ｃ），（ｅ）参照）について説明したが、ｐ型ＭＩＳＦＥＴ−Ｑｐを形成するための３つの不純物イオン注入を制御する場合でも同様の効果が得られる。

（実施形態５）
本実施形態５では、ゲート配線のコンタクト領域にイオン注入される不純物として、ＭＩＳＦＥＴの製造プロセスに含まれる３つのイオン注入（（Ａ），（Ｂ），（Ｃ））のうち、ソース領域及びドレイン領域である一対のエクステンション領域を形成するための不純物イオン注入（Ｂ）、および、ソース領域及びドレイン領域である一対のコンタクト領域を形成するための不純物イオン注入（Ｃ）を制御して、ゲート配線のコンタクト領域における異常酸化物の生成を抑制する例について説明する。

図３７乃至図４３は、本発明の実施形態５の半導体装置に係わる図であり、
図３７乃至図４２は、半導体装置の製造工程を示す模式的断面図、
図４３は、半導体装置の製造工程におけるマスクパターンを示す模式的平面図である。

なお、図３７乃至図４２において、
（ａ）は図１のａ−ａ線に沿う位置での断面図、
（ｂ）は図１のｂ−ｂ線に沿う位置での断面図、
（ｃ）は図１のｃ−ｃ線に沿う位置での断面図である。

また、図４３において、
（ａ）は図３７のマスクパターン（Ｍ１）を示す平面図、
（ｂ）は図３８のマスクパターン（Ｍ２）を示す平面図、
（ｃ）は図３９のマスクパターン（Ｍ３）を示す平面図、
（ｄ）は図４０のマスクパターン（Ｍ４）を示す平面図、
（ｅ）は図４１のマスクパターン（Ｍ５）を示す平面図、
（ｆ）は図４２のマスクパターン（Ｍ６）を示す平面図である。

まず、前述の実施形態１と同様の工程を施してポリシリコン膜６を形成した後、ポリシリコン膜６に、抵抗値を低減するための不純物をイオン注入する（不純物イオン注入（Ａ））。この不純物イオン注入では、前述の実施形態１と同様に、ｎ型化不純物イオン注入と、ｐ型化不純物イオン注入とを分けて行う。

ｎ型化不純物イオン注入は、ゲート配線１０となるポリシリコン膜６の部分（ゲート配線形成領域）において、図３７（（ａ），（ｂ），（ｃ））及び図４３（ａ）に示すように、素子形成領域１ｐ上の部分（ｐ型ＭＩＳＦＥＴのゲート電極となる部分）、及びゲート配線１０のコンタクト領域９となる部分をマスクＭ１で選択的に覆った状態で行う。不純物の種類及び導入条件、並びにマスクＭ１のパターンは、前述の実施形態１（図１５（ａ）参照）と同様である。

ｐ型化不純物イオン注入は、ゲート配線１０となるポリシリコン膜６の部分（ゲート配線形成領域）において、図３８（（ａ），（ｂ），（ｃ））及び図４３（ｂ）に示すように、素子形成領域１ｎ上の部分（ｎ型ＭＩＳＦＥＴのゲート電極となる部分）をマスクＭ２で選択的に覆った状態で行う。不純物の種類及び導入条件は、前述の実施形態１と同様であるが、マスクＭ２のパターンは、前述の実施形態１（図１５（ｂ）参照）と異なっている。

この工程において、ゲート配線１０のコンタクト領域９となるポリシリコン膜の部分は、前述の実施形態１と異なり、マスクＭ２で覆われていないため、本実施形態５では、この部分にも不純物がイオン注入される。

次に、マスクＭ２を除去した後、ポリシリコン膜６をパターンニングしてゲート配線１０を形成し、その後、ゲート配線１０のポリシリコン膜中の不純物を活性化させるための熱処理を施した後、図３９（（ａ），（ｂ），（ｃ））、及び図４３（ｃ）に示すように、シリコン基板１の主面の素子形成領域１ｐ、及びゲート配線１０のコンタクト領域９をマスクＭ３で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎに不純物をイオン注入して、ゲート電極７に整合した一対のｎ型半導体領域（エクステンション領域）１１を形成する（不純物イオン注入（Ｂ））。不純物の種類及び導入条件は前述の実施形態１と同様であるが、マスクＭ３のパターンは前述の実施形態１（図１５（ｃ）参照）と異なっている。

この工程において、ゲート配線１０のコンタクト領域９は、前述の実施形態１と異なり、マスクＭ３で覆われているため、本実施形態５では、ゲート配線１０のコンタクト領域９には、不純物のイオン注入は行われない。

次に、マスクＭ３を除去した後、図４０（（ａ），（ｂ），（ｃ））、及び図３６（ｄ）に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ４で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐに不純物をイオン注入して、ゲート電極７に整合した一対のｐ型半導体領域（エクステンション領域）１２を形成する（不純物イオン注入（Ｂ））。不純物の種類及び導入条件は前述の実施形態１と同様であるが、マスクＭ４のパターンは前述の実施形態１（図１５（ｄ）参照）と異なっている。

この工程において、ゲート配線１０のコンタクト領域９は、前述の実施形態１と異なり、マスクＭ４で覆われているため、本実施形態５では、ゲート配線１０のコンタクト領域９には、不純物のイオン注入は行われない。

次に、マスク４を除去した後、前述の実施形態１と同様にゲート配線１０の側壁にサイドウォールスペーサ１３を形成し、その後、図４１（（ａ），（ｂ），（ｃ））、及び図４３（ｅ）に示すように、シリコン基板１の主面の素子形成領域１ｐ、及びゲート配線１０のコンタクト領域９をマスクＭ５で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎに不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｎ型半導体領域（コンタクト）１４を形成する（不純物イオン注入（Ｃ））。不純物の種類及び導入条件は前述の実施形態１と同様であるが、マスクＭ５のパターンは、前述の実施形態１（図１５（ｅ）参照）と異なる。なお、図４１（ｅ）では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

この工程において、ゲート配線１０のコンタクト領域９は、前述の実施形態１と異なり、マスクＭ５で覆われているため、本実施形態５では、ゲート配線１０のコンタクト領域９には、不純物のイオン注入は行われない。

次に、マスク５を除去した後、図４２（（ａ），（ｂ），（ｃ））、及び図４３（ｆ）に示すように、シリコン基板１の主面の素子形成領域１ｎ、及びゲート配線１０のコンタクト領域９をマスクＭ６で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐに不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｐ型半導体領域（コンタクト領域）１５を形成する（不純物イオン注入（Ｃ））。不純物の種類及び導入条件は前述の実施形態１と同様であるが、マスク６のパターンは、前述の実施形態１（図１５（ｆ）参照）と異なる。なお、図４１（ｆ）では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

この工程において、ゲート配線１０のコンタクト領域９は、前述の実施形態１と異なり、マスク６で覆われているため、本実施形態５では、ゲート配線１０のコンタクト領域９には、不純物のイオン注入は行われない。

この後、前述の実施形態１と同様の工程を施してｎ型及びｐ型ＭＩＳＦＥＴを形成し、その後、前述の実施形態１と同様の工程を施すことにより、図２に示す構造となる。
本実施形態５では、不純物イオン注入（Ｂ）および（Ｃ）において、コンタクト領域９をマスクＭ３〜Ｍ６で覆っているため、ゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分、及びゲート配線１０のコンタクト領域９をマスク（Ｍ１，Ｍ３，Ｍ４，Ｍ５，Ｍ６）で覆わない場合と比較して、ゲート配線１０のコンタクト領域９におけるポリシリコン膜中の不純物濃度を低くすることができる。

すなわち、ゲート配線１０の一部である引き回し部分８では、接続孔１８ｂが形成されるコンタクト領域９におけるポリシリコン膜の不純物濃度と、他の領域における不純物濃度が異なるように形成されており、コンタクト領域９におけるポリシリコン膜の不純物濃度は他の領域における不純物濃度よりも低い濃度で形成されている。

また、ｎ型ＭＩＳＦＥＴ−Ｑｎのゲート電極７をｎ型化するための不純物イオン注入において、ｐ型ＭＩＳＦＥＴのゲート電極７となるポリシリコン膜６の部分（素子形成領域１ｐ上のポリシリコン膜６）及びゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分を同一のマスクＭ１で覆い、
ｎ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｎ型半導体領域（エクステンション領域）１１を形成するための不純物イオン注入において、素子形成領域１ｐ及びゲート配線１０のコンタクト領域９を同一のマスクＭ３で覆い、
ｐ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｐ型半導体領域（エクステンション領域）１２を形成するための不純物イオン注入において、素子形成領域１ｎ及びゲート配線１０のコンタクト領域９を同一のマスクＭ４で覆い、
ｎ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｎ型半導体領域（コンタクト領域）１４を形成するための不純物イオン注入において、素子形成領域１ｐ及びゲート配線１０のコンタクト領域９を同一のマスクＭ５で覆い、
ｐ型ＭＩＳＦＥＴのソース領域及びドレイン領域である一対のｐ型半導体領域（コンタクト領域）１５を形成するための不純物イオン注入において、素子形成領域１ｎ及びゲート配線１０のコンタクト領域９を同一のマスクＭ６で覆っているため、ゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分を覆うマスク、及びゲート配線１０のコンタクト領域９を覆うマスクを新たに形成する必要がない。

従って、本実施形態５においても、前述の実施形態１と同様に、異常酸化物の生成を抑制することができ、また、半導体装置の製造歩留まり向上を図ることができる。更に、製造コストの増加を招くことなく、これらの効果を得ることができる。

本実施形態５では、図４３（ｂ）における不純物イオン注入（Ａ）において、コンタクト領域９となるポリシリコン膜６の部分に不純物をイオン注入しているため、コンタクト領域９の高抵抗化を抑制しつつ、コンタクト領域９におけるポリシリコン膜中の不純物濃度を低くしている。

なお、本実施形態５では、ゲート配線１０のコンタクト領域９に導入される不純物として、ｐ型ＭＩＳＦＥＴのゲート電極をｐ型化するための不純物のみとした例（図４３参照）について説明したが、ｎ型ＭＩＳＦＥＴ−Ｑｎのゲート電極７をｎ型化するための不純物のみとする場合でも同様の効果が得られる。

（実施形態６）
本実施形態６では、ゲート耐圧が異なる２水準の相補型ＭＩＳＦＥＴにおいて、第１の水準の相補型ＭＩＳＦＥＴのゲート電極を含むゲート配線のコンタクト領域には、第２の水準の相補型ＭＩＳＦＥＴを形成するための不純物イオン注入を行わず、第２の水準の相補型ＭＩＳＦＥＴのゲート電極を含むゲート配線のコンタクト領域には、第１の水準の相補型ＭＩＳＦＥＴを形成するための不純物イオン注入を行わないようにし、各々のゲート配線のコンタクト領域における異常酸化物の生成を抑制する例について説明する。
を有する半導体装置に本発明を適用した例について説明する。

図４４乃至図６２は、本発明の実施形態６の半導体装置に係わる図であり、
図４４は、半導体装置の概略構成を示す模式的平面図、
図４５は、半導体装置の概略構成を示す模式的断面図、
図４６乃至図５５は、半導体装置の製造工程を示す模式的断面図、
図５６は、図４８のマスクパターン（Ｍ１）を示す模式的平面図、
図５７は、図４９のマスクパターン（Ｍ２）を示す模式的平面図、
図５８は、図５０のマスクパターン（Ｍ３）を示す模式的平面図、
図５９は、図５１のマスクパターン（Ｍ４）を示す模式的平面図、
図６０は、図５２のマスクパターン（Ｍ５）を示す模式的平面図、
図６１は、図５３のマスクパターン（Ｍ６）を示す模式的平面図、
図６２は、図５４のマスクパターン（Ｍ７）を示す模式的平面図、
図６３は、図５５のマスクパターン（Ｍ８）を示す模式的平面図である。

なお、図４５において、
（ａ）は図４４のａ−ａ線に沿う断面図、
（ｂ）は図４４のｂ−ｂ線に沿う断面図、
（ｃ）は図４４のｃ−ｃ線に沿う断面図、
（ｄ）は図４４のａ−ａ線に沿う断面図、
（ｅ）は図４４のｂ−ｂ線に沿う断面図、
（ｆ）は図４４のｃ−ｃ線に沿う断面図である。

また、図４６乃至図５５において、
（ａ）は図４４のａ−ａ線に沿う位置での断面図、
（ｂ）は図４４のｂ−ｂ線に沿う位置での断面図、
（ｃ）は図４４のｃ−ｃ線に沿う位置での断面図、
（ｄ）は図４４のｄ−ｄ線に沿う位置での断面図、
（ｅ）は図４４のｅ−ｅ線に沿う位置での断面図、
（ｆ）は図４４のｆ−ｆ線に沿う位置での断面図である。

図４４及び図４５（（ａ）乃至（ｆ））に示すように、本実施形態６の半導体装置は、半導体基板として例えば単結晶シリコンからなるｐ型基板１（以下、シリコン基板と呼ぶ）を主体に構成されている。

シリコン基板１の主面（素子形成面，回路形成面）は、素子分離領域（非活性領域）２によって区画された素子形成領域（活性領域）１ｎ、１ｐ、１ｎ１及び１ｐ１を有し、素子形成領域１ｎには、ｐ型ウエル領域４及びｎ型ＭＩＳＦＥＴ−Ｑｎ（図４５（ａ）参照）が形成され、素子形成領域１ｐには、ｎ型ウエル領域３及びｐ型ＭＩＳＦＥＴ−Ｑｐ（図４５（ｂ）参照）が形成され、素子形成領域１ｎ１には、ｐ型ウエル領域４及びｎ型ＭＩＳＦＥＴ−Ｑｎ１（図４５（ｄ）参照）が形成され、素子形成領域１ｐ１には、ｎ型ウエル領域３及びｐ型ＭＩＳＦＥＴ−Ｑｐ１（図４５（ｅ）参照）が形成されている。

ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）と、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ１，Ｑｐ２）は、ゲート耐圧が異なっている。ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）は、例えば１．８［Ｖ］或いは３．３［Ｖ］の電源電圧で駆動する低耐圧ＭＩＳＦＥＴであり、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ１，Ｑｐ１）は、１０〜１２［Ｖ］の電源電圧で駆動する高耐圧ＭＩＳＦＥＴである。なお、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）、並びにゲート配線１０は、前述の実施形態１と同様のため、本実施形態６での説明は一部省略している。

ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ１，Ｑｐ１）は、主に、チャネル形成領域、ゲート絶縁膜２５、ゲート電極２７、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜２５は、シリコン基板１の主面の素子形成領域（１ｎ１，１ｐ１）に設けられ、ゲート電極２７は、シリコン基板１の主面の素子形成領域上にゲート絶縁膜２５を介在して設けられ、チャネル形成領域は、ゲート電極２７の直下におけるシリコン基板１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長（ゲート長）方向において、チャネル形成領域を挟むようにしてシリコン基板１の表層部に設けられている。ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ１，Ｑｐ１）のゲート絶縁膜２５は、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）のゲート絶縁膜５よりも膜厚が厚くなっている。

ｎ型ＭＩＳＦＥＴ−Ｑｎ１のソース領域及びドレイン領域は、図４５（ｄ）に示すように、エクステンション領域である一対のｎ型半導体領域３１、及びコンタクト領域である一対のｎ型半導体領域３４を有する構成になっている。ｎ型半導体領域３１は、ゲート電極２７に整合してシリコン基板１の主面の素子形成領域１ｎ１に設けられている。ｎ型半導体領域３４は、ゲート電極２７の側壁に設けられたサイドウォールスペーサ１３に整合してシリコン基板１の主面の素子形成領域１ｎ１に設けられている。

ｐ型ＭＩＳＦＥＴ−Ｑｐ１のソース領域及びドレイン領域は、図４５（ｅ）に示すように、エクステンション領域である一対のｐ型半導体領域３２、及びコンタクト領域である一対のｐ型半導体領域３５を有する構成になっている。ｐ型半導体領域３２は、ゲート電極２７に整合してシリコン基板１の主面の素子形成領域１ｐ１に設けられている。ｐ型半導体領域３５は、ゲート電極２７の側壁に設けられたサイドウォールスペーサ１３に整合してシリコン基板１の主面の素子形成領域１ｐ１に設けられている。

コンタクト領域であるｎ型半導体領域３４は、エクステンション領域であるｎ型半導体領域３１よりも高不純物濃度になっている。コンタクト領域であるｐ型半導体領域３５は、エクステンション領域であるｐ型半導体領域３２よりも高不純物濃度になっている。即ち、本実施形態６のｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ１，Ｑｐ２）は、ＬＤＤ構造になっている。

図４４に示すように、シリコン基板１の主面上には、素子形成領域（１ｎ１，１ｐ１）及び素子分離領域２に亘って延在するゲート配線３０が設けられている。ゲート配線３０は、ゲート配線１０と同様に、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ１，Ｑｐ１）の各々のゲート電極２７と、これらのゲート電極２７に一体的に連なる引き回し部分（配線部分）２８とを有し、引き回し部分２８には上層配線との電気的な接続を行うためのコンタクト領域２９が設けられている。

図４５（（ｄ），（ｅ））に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ１，Ｑｐ１）の各々の半導体領域（３４，３５）の表面には、低抵抗化を図るため、金属・半導体反応層として例えばコバルトシリサイド（ＣｏＳｉ）層１６ｂが形成されている。また、図４５（（ｄ），（ｅ），（ｆ））に示すように、ゲート配線３０の表面には、低抵抗化を図るため、金属・半導体反応層として例えばコバルトシリサイド（ＣｏＳｉ）層１６ａが形成されている。これらのコバルトシリサイド層（１６ａ，１６ｂ）は、例えばサリサイド（Ｓalicide：Ｓelf Ａligned Ｓilicide）技術により、サイドウォールスペーサ１３に整合して形成されている。即ち、本実施形態６のｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ１，Ｑｐ１）は、サリサイド構造になっている。

ゲート配線３０は、半導体膜と、この半導体膜上に設けられた金属・半導体反応層とを有する多層構造になっている。半導体膜としては例えばポリシリコン膜が用いられており、金属・半導体反応層としては例えばコバルトシリサイド層１６ａが用いられている。コバルトシリサイド層１６ａは、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ１，Ｑｐ１）の各々のゲート電極２７、及び引き回し部分２８を含むゲート配線３０の全体に亘って形成されている。

図４５（（ａ）乃至（ｆ））に示すように、シリコン基板１の主面上には、ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ，Ｑｎ１，Ｑｐ１）を覆うようにして、例えば酸化シリコン膜からなる層間絶縁膜１７が設けられている。ｎ型半導体領域３４上及びｐ型半導体領域３５上には、図４５（（ｄ），（ｅ））に示すように、層間絶縁膜１７の表面からシリサイド層１６ｂに到達する接続孔１８ａが設けられ、この接続孔１８ａの内部には導電性プラグ１９が埋め込まれている。ｎ型及びｐ型半導体領域（３４，３５）は、シリサイド層１６ａ及び導電性プラグ１９を介在して、層間絶縁膜１７上を延在する配線２０と電気的に接続されている。

ゲート配線３０のコンタクト領域２９上には、図４５（ｆ）に示すように、層間絶縁膜１７の表面からシリサイド層１６ａに到達する接続孔１８ｂが設けられ、この接続孔１８ｂの内部には導電性プラグ１９が埋め込まれている。ゲート配線３０のコンタクト領域２は、導電性プラグ１９を介在して、層間絶縁膜１７上を延在する配線２０と電気的に接続されている。
ゲート配線３０は、ポリシリコン膜において、コンタクト領域９よりも不純物濃度が高い部分を有している。

次に、本実施形態６の半導体装置の製造について、図４６乃至図６３を用いて説明する。
まず、比抵抗１０［Ωｃｍ］程度の単結晶シリコンからなるｐ型のシリコン基板１を準備し、その後、シリコン基板１の主面に、素子形成領域（１ｎ，１ｐ，１ｎ１，１ｐ１）を区画する素子分離領域２を形成する（図４６参照）。

次に、シリコン基板１の主面の素子形成領域１ｎ及び１ｎ１にｐ型ウエル領域４、素子形成領域１ｐ及び１ｐ１にｎ型ウエル領域３を選択的に形成し、その後、図４６に示すように、熱酸化処理を施してシリコン基板１の主面の素子形成領域（１ｎ，１ｐ，１ｎ１，１ｐ１）に例えば厚さが１５〜２０［ｎｍ］程度の酸化シリコン膜からなるゲート絶縁膜２５を形成する。

次に、素子形成領域１ｎ及び１ｐのゲート絶縁膜２５を選択的に除去し、その後、熱酸化処理を施して、図４７（（ａ），（ｂ））に示すように、素子形成領域（１ｎ，１ｐ）に例えば厚さが２〜４［ｎｍ］程度の酸化シリコン膜からなるゲート絶縁膜５を形成する。

次に、素子形成領域（１ｎ，１ｐ，１ｎ１，１ｐ１）の各々のゲート絶縁膜（５，２５）上、並びに素子分離領域２上を含むシリコン基板１の主面上に、ゲート配線（１０，３０）の形成に使用される半導体膜として例えば厚さが１００〜３００［ｎｍ］程度のポリシリコン膜６をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で成膜する。

次に、ポリシリコン膜６に、抵抗値を低減するための不純物をイオン注入する（不純物イオン注入（Ａ））。この不純物イオン注入では、前述の実施形態１と同様に、ｎ型化不純物イオン注入と、ｐ型化不純物イオン注入とを分けて行う。

ｎ型化不純物イオン注入は、ゲート配線（１０，３０）となるポリシリコン膜６の部分（ゲート配線形成領域）において、図４８（（ａ）乃至（ｆ））及び図５６に示すように、素子形成領域（１ｐ，１ｐ１）上の部分（ｐ型ＭＩＳＦＥＴのゲート電極となる部分）、及びゲート配線（１０，３０）のコンタクト領域（９，２９）となる部分をマスクＭ１で選択的に覆った状態で行う。不純物の種類及び導入条件は、前述の実施形態１と同様である。

この工程において、ゲート配線（１０，３０）となるポリシリコン膜６の部分のうち、マスクＭ１で覆われたシリコン膜６の部分、具体的には、ｐ型ＭＩＳＦＥＴ（Ｑｐ，Ｑｐ１）のゲート電極（７，２７）となる部分（素子形成領域１ｐ及び１ｐ１上の部分）、ゲート配線（１０，３０）の引き回し部分（８，２８）となる部分の一部、及びゲート配線（１０，３０）のコンタクト領域（９，２９）となる部分には、不純物のイオン注入は行われない。

一方、ゲート配線（１０，３０）となるポリシリコン膜６の部分のうち、マスクＭ１で覆われていない部分、具体的には、ｎ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｎ１）のゲート電極（７，２７）となる部分（素子形成領域１ｎ及び１ｎ１上の部分）、及びゲート配線（１０，３０）の引き回し部分（８，２８）となる部分の一部には、不純物のイオン注入が行われる。

ｐ型化不純物イオン注入は、ゲート配線（１０，３０）となるポリシリコン膜６の部分（ゲート配線形成領域）において、図４９（（ａ）乃至（ｆ））及び図５７に示すように、素子形成領域１ｎ及び１ｎ１上の部分（ｎ型ＭＩＳＦＥＴのゲート電極となる部分）をマスクＭ２で選択的に覆った状態で行う。不純物の種類及び導入条件は、前述の実施形態１と同様である。

この工程において、ゲート配線（１０，３０）となるシリコン膜６の部分のうち、マスクＭ２で覆われたシリコン膜６の部分、具体的には、ｎ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｎ１）のゲート電極（７，２７）となる部分（素子形成領域１ｎ及び１ｎ１上の部分）、及びゲート配線（１０，３０）の引き回し部分（８，２８）となる部分の一部には、不純物のイオン注入は行われない。

一方、ゲート配線（１０，３０）となるポリシリコン膜６の部分のうち、マスクＭ２で覆われていない部分、具体的には、ｐ型ＭＩＳＦＥＴ（Ｑｐ，Ｑｐ１）のゲート電極（７，２７）となる部分（素子形成領域１ｐ及び１ｐ１上の部分）、ゲート配線（１０，３０）の引き回し部分（８，２８）となる部分の一部、及びゲート配線（１０，３０）のコンタクト領域（９，２９）となる部分には、不純物のイオン注入が行われる。

次に、マスクＭ２を除去した後、ポリシリコン膜６をパターンニングして、図４４に示すパターンのゲート配線１０及び３０を形成する。

次に、ゲート配線１０のポリシリコン膜中の不純物を活性化させるための熱処理を施した後、図５０（（ａ）乃至（ｆ））、及び図５８に示すように、シリコン基板１の主面の素子形成領域（１ｐ，１ｎ１，１ｐ１）、及びコンタクト領域２９を含むゲート配線３０の全体をマスクＭ３で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎに不純物をイオン注入して、ゲート電極７に整合した一対のｎ型半導体領域（エクステンション領域）１１を形成する（不純物イオン注入（Ｂ））。不純物の種類及び導入条件は、前述の実施形態１と同様である。

この工程において、ゲート配線１０のうち、マスクＭ３で覆われた部分、具体的には、素子形成領域１ｐ上のゲート電極７、及び引き回し部分８の一部には、不純物のイオン注入は行われない。一方、ゲート配線１０のうち、マスクＭ３で覆われていない部分、具体的には、素子形成領域１ｎ上のゲート電極７、引き回し部分８の一部、及びコンタクト領域９には、不純物のイオン注入が行われる。

また、この工程において、ゲート配線３０の全体がマスクＭ３で覆われているため、コンタクト領域２９を含めてゲード配線３０には、不純物のイオン注入は行われない。

次に、マスクＭ３を除去した後、図５１（（ａ）乃至（ｆ））、及び図５９に示すように、シリコン基板１の主面の素子形成領域（１ｎ，１ｎ１，１ｐ１）、及びコンタクト領域２９を含むゲート配線３０の全体をマスクＭ４で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐに不純物をイオン注入して、ゲート電極７に整合した一対のｐ型半導体領域（エクステンション領域）１２を形成する（不純物イオン注入（Ｂ））。不純物の種類及び導入条件は、前述の実施形態１と同様である。

この工程において、ゲート配線１０のうち、マスクＭ４で覆われた部分、具体的には、素子形成領域１ｎ上のゲート電極７、及び引き回し部分８の一部には、不純物のイオン注入は行われない。一方、ゲート配線１０のうち、マスクＭ４で覆われていない部分、具体的には、素子形成領域１ｐ上のゲート電極７、引き回し部分８の一部、及びコンタクト領域９には、不純物のイオン注入が行われる。

また、この工程において、ゲート配線３０の全体がマスクＭ４で覆われているため、コンタクト領域２９を含めてゲード配線３０には、不純物のイオン注入は行われない。

次に、マスクＭ４を除去した後、図５２（（ａ）乃至（ｆ））、及び図６０に示すように、シリコン基板１の主面の素子形成領域（１ｎ，１ｐ，１ｐ１）、及びコンタクト領域９を含むゲート配線１０の全体をマスクＭ５で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎ１に不純物をイオン注入して、ゲート電極２７に整合した一対のｎ型半導体領域（エクステンション領域）３１を形成する（不純物イオン注入（Ｂ））。不純物イオン注入は、これに限定されないが、例えば３回に分けて行う。

１回目の不純物イオン注入では、例えば、不純物として砒素（Ａｓ）を使用し、加速エネルギーが６ＫｅＶ程度、ドース量が２．０Ｅ１５（２×１０^１５［atoms／cm^２］）程度の条件で行う。

２回目の不純物イオン注入では、例えば、不純物としてボロン（Ｂ）を使用し、加速エネルギーが２０ＫｅＶ程度、ドース量が６．０Ｅ１２（１×１０^１２［atoms／cm^２］）程度の条件で行う。

３回目の不純物イオン注入では、例えば、不純物としてボロン（Ｂ）を使用し、加速エネルギーが１０ＫｅＶ程度、ドース量が４．０Ｅ１３（１×１０^１３［atoms／cm^２］）程度の条件で行う。

この工程において、ゲート配線３０のうち、マスクＭ５で覆われた部分、具体的には、素子形成領域１ｐ１上のゲート電極２７、及び引き回し部分２８の一部には、不純物のイオン注入は行われない。一方、ゲート配線３０のうち、マスクＭ５で覆われていない部分、具体的には、素子形成領域１ｎ１上のゲート電極２７、引き回し部分２８の一部、及びコンタクト領域２９には、不純物のイオン注入が行われる。

また、この工程において、ゲート配線１０の全体がマスクＭ５で覆われているため、コンタクト領域９を含めてゲード配線１０には、不純物のイオン注入は行われない。

次に、マスクＭ５を除去した後、図５３（（ａ）乃至（ｆ））、及び図６１に示すように、シリコン基板１の主面の素子形成領域（１ｎ，１ｐ，１ｎ１）、及びコンタクト領域９を含むゲート配線１０の全体をマスクＭ６で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐ１に不純物をイオン注入して、ゲート電極２７に整合した一対のｐ型半導体領域（エクステンション領域）３２を形成する（不純物イオン注入（Ｂ））。不純物イオン注入は、これに限定されないが、例えば３回に分けて行う。

１回目の不純物イオン注入では、例えば、不純物として二フッ化ボロン（ＢＦ_２）を使用し、加速エネルギーが３ＫｅＶ程度、ドース量が１．０Ｅ１５（１×１０^１５［atoms／cm^２］）程度の条件で行う。

２回目の不純物イオン注入では、例えば、不純物としてリン（Ｐ）を使用し、加速エネルギーが５５ＫｅＶ程度、ドース量が８．０Ｅ１２（８×１０^１２［atoms／cm^２］）程度の条件で行う。

３回目の不純物イオン注入では、例えば、不純物としてリン（Ｐ）を使用し、加速エネルギーが３０ＫｅＶ程度、ドース量が４．０Ｅ１３（１×１０^１３［atoms／cm^２］）程度の条件で行う。

この工程において、ゲート配線３０のうち、マスクＭ６で覆われた部分、具体的には、素子形成領域１ｎ１上のゲート電極２７、及び引き回し部分２８の一部には、不純物のイオン注入は行われない。一方、ゲート配線３０のうち、マスクＭ６で覆われていない部分、具体的には、素子形成領域１ｐ１上のゲート電極２７、引き回し部分２８の一部、及びコンタクト領域２９には、不純物のイオン注入が行われる。

また、この工程において、ゲート配線１０の全体がマスクＭ６で覆われているため、コンタクト領域９を含めてゲード配線１０には、不純物のイオン注入は行われない。

次に、マスクＭ６を除去した後、前述の実施形態１と同様の方法で、ゲート電極７及び引き回し部分８を含むゲート配線１０の側壁、並びにゲート電極２７及び引き回し部分２８を含むゲート配線３０の側壁に、サイドウォールスペーサ１３を形成する。

次に、図５４（（ａ）乃至（ｆ））、及び図６２に示すように、シリコン基板１の主面の素子形成領域（１ｐ，１ｐ１）をマスクＭ７で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｎ及び１ｎ１に不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｎ型半導体領域（コンタクト領域）１４、並びにサイドウォールスペーサ１３に整合した一対のｎ型半導体領域（コンタクト領域）３４を形成する（不純物イオン注入（Ｃ））。不純物の種類及び導入条件としては、前述の実施形態１と同様である。なお、図６２では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

この工程において、ゲート配線（１０，３０）のうち、マスクＭ７で覆われた部分、具体的には、素子形成領域（１ｐ，１ｐ１）上のゲート電極（７，２７）、引き回し部分（８，２８）の一部には、不純物のイオン注入は行われない。一方、ゲート配線（１０，３０）のうち、マスクＭ７で覆われていない部分、具体的には、素子形成領域（１ｎ，１ｎ１）上のゲート電極（７，２７）、引き回し部分（８，２８）の一部、及びコンタクト領域（９，２９）には、不純物のイオン注入が行われる。

次に、マスクＭ７を除去した後、図５５（（ａ）乃至（ｆ））、及び図６３に示すように、シリコン基板１の主面の素子形成領域（１ｎ，１ｎ１）をマスクＭ８で選択的に覆った状態で、シリコン基板１の主面の素子形成領域１ｐ及び１ｐ１に不純物をイオン注入して、サイドウォールスペーサ１３に整合した一対のｎ型半導体領域（コンタクト領域）１５、並びにサイドウォールスペーサ１３に整合した一対のｎ型半導体領域（コンタクト領域）３５を形成する（不純物イオン注入（Ｃ））。不純物の種類及び導入条件としては、前述の実施形態１と同様である。なお、図６３では発明の理解を容易にするため、サイドウォールスペーサ１３の図示を省略している。

この工程において、ゲート配線（１０，３０）のうち、マスクＭ８で覆われた部分、具体的には、素子形成領域（１ｎ，１ｎ１）上のゲート電極（７，２７）、引き回し部分（８，２８）の一部には、不純物のイオン注入は行われない。一方、ゲート配線（１０，３０）のうち、マスクＭ８で覆われていない部分、具体的には、素子形成領域（１ｐ，１ｐ１）上のゲート電極（７，２７）、引き回し部分（８，２８）の一部、及びコンタクト領域（９，２９）には、不純物のイオン注入が行われる。

次に、マスクＭ８を除去し、その後、半導体領域（１１，１２，１４，１５，３１，３２，３４，３５）の各々の不純物を活性化させる熱処理を施す。

次に、前述の実施形態１と同様の方法で、コバルトシリサイド層（１６ａ，１６ｂ）、層間絶縁膜１７、接続孔（１８ａ，１８ｂ）、導電性プラグ１９、及び配線２０を形成する。これにより、図４５に示す構造となる。

本実施形態１では、低耐圧のｎ型ＭＩＳＦＥＴＱｎのソース領域及びドレイン領域である一対の半導体領域（エクステンション領域）１１を形成するための不純物イオン注入（図５８参照）において、高耐圧のＭＩＳＦＥＴ（Ｑｎ１，Ｑｐ１）側のゲート配線３０のコンタクト領域２９をマスクＭ３で覆った状態で、素子形成領域１ｎに不純物をイオン注入し、低耐圧のｐ型ＭＩＳＦＥＴＱｎのソース領域及びドレイン領域である一対の半導体領域（エクステンション領域）１２を形成するための不純物イオン注入（図５９参照）において、高耐圧のＭＩＳＦＥＴ（Ｑｎ１，Ｑｐ１）側のゲート配線３０のコンタクト領域２９をマスクＭ４で覆った状態で、素子形成領域１ｐに不純物をイオン注入し、高耐圧のｎ型ＭＩＳＦＥＴＱｎ１のソース領域及びドレイン領域である一対の半導体領域（エクステンション領域）３１を形成するための不純物イオン注入（図６０参照）において、低耐圧のＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）側のゲート配線１０のコンタクト領域９をマスクＭ５で覆った状態で、素子形成領域１ｎ１に不純物をイオン注入し、高耐圧のｐ型ＭＩＳＦＥＴＱｐ１のソース領域及びドレイン領域である一対の半導体領域（エクステンション領域）３２を形成するための不純物イオン注入（図６１参照）において、低耐圧のＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）側のゲート配線１０のコンタクト領域９をマスクＭ６で覆った状態で、素子形成領域１ｐ１に不純物をイオン注入しているため、ゲート配線１０のコンタクト領域９をマスク（Ｍ３，Ｍ４）で覆わず、ゲート配線３０のコンタクト領域２９をマスク（Ｍ５，Ｍ６）で覆わない場合と比較して、ゲート配線１０及び３０の各々のコンタクト領域（９，２９）におけるポリシリコン膜中の不純物濃度を夫々低くすることができる。

また、一対のｎ型半導体領域（エクステンション領域）１１を形成するための不純物イオン注入において、素子形成領域（１ｐ，１ｎ１，１ｐ１）及びゲート配線３０のコンタクト領域２９を同一のマスクＭ３で覆い、
一対のｐ型半導体領域（エクステンション領域）１２を形成するための不純物イオン注入において、素子形成領域（１ｎ，１ｎ１，１ｐ１）及びゲート配線３０のコンタクト領域２９を同一のマスクＭ４で覆い、
一対のｎ型半導体領域（エクステンション領域）３１を形成するための不純物イオン注入において、素子形成領域（１ｎ，１ｐ，１ｐ１）及びゲート配線１０のコンタクト領域９を同一のマスクＭ５で覆い、
一対のｐ型半導体領域（エクステンション領域）３２を形成するための不純物イオン注入において、素子形成領域（１ｎ，１ｐ，１ｎ１）及びゲート配線１０のコンタクト領域９を同一のマスクＭ６で覆っているため、ゲート配線１０及び３０の各々のコンタクト領域（９，２９）を覆うマスクを新たに形成する必要がない。

従って、本実施形態６においても、前述の実施形態１と同様に、異常酸化物の生成を抑制することができ、また、半導体装置の製造歩留まり向上を図ることができる。更に、製造コストを増加することなく、これらの効果を得ることができる。

本実施形態６では、図５７における不純物イオン注入（Ａ）において、ゲート配線１０のコンタクト領域９となるポリシリコン膜６の部分、及びゲート配線３０のコンタクト領域２９となるポリシリコン膜６の部分に不純物をイオン注入し、図５８及び図５９における不純物イオン注入（Ｂ）において、ゲート配線１０のコンタクト領域９に不純物をイオン注入し、図６０及び図６１における不純物イオン注入（Ｂ）において、ゲート配線３０のコンタクト領域２９に不純物をイオン注入しているため、コンタクト領域９の高抵抗化を抑制しつつ、コンタクト領域９におけるポリシリコン膜中の不純物濃度を低くしている。

以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

例えば、実施形態１，２，３，４および５を各々組み合わせて実施することも可能であり、各々の効果を得ることができる。また、実施形態６のような２水準の相補型ＭＩＳＦＥＴを形成する場合に、実施形態６と各実施形態１，２，３，４および５を各々組み合わせて実施することも勿論可能である。

例えば、前述の実施形態１〜６では、ゲート配線の半導体膜としてポリシリコン膜を用いた例について説明したが、本発明は、半導体膜として、単結晶シリコン膜、若しくは非晶質シリコン膜を用いた場合、或いは他の半導体膜を用いた場合においても適用できる。但し、導電性、成膜の難易度、信頼性、シリコン基板との線膨張係数差等を考慮すると、ポリシリコン膜が望ましい。

また、前述の実施形態１〜６では、ゲート配線の金属・半導体化合物層として、コバルトシリサイド層を用いた例について説明したが、本発明は、タングステンシリサイド（ＷＳｉ）層、チタンシリサイド（ＴｉＳｉ）、ニッケルシリサイド（ＮｉＳｉ）層等の他の金属・半導体化合物層を用いた場合においても適用できる。特に、ＣｏＳｉは細幅配線における抵抗上昇が小さいため、ディープサブミクロンデバイスにおいて広く使用されている。

また、前述の実施形態１〜６では、接続孔１８ｂの中に埋め込まれた導電性プラグ１９を介してゲート配線のコンタクト領域と上層の配線２０とを電気的に接続する例について説明したが、本発明は、接続孔１８ｂの中に配線２０の一部を埋め込んで、ゲート配線のコンタクト領域と上層の配線２０とを電気的に接続する場合においても適用できる。

本発明の実施形態１である半導体装置の概略構成を示す模式的平面図である。 本発明の実施形態１である半導体装置の概略構成を示す模式的断面図であり、（ａ）は図１のａ−ａ線に沿う断面図、（ｂ）は図１のｂ−ｂ線に沿う断面図、（ｃ）は図１のｃ−ｃ線に沿う断面図である。 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。 図３に続く半導体装置の製造工程を示す模式的断面図である。 図４に続く半導体装置の製造工程を示す模式的断面図である。 図５に続く半導体装置の製造工程を示す模式的断面図である。 図６に続く半導体装置の製造工程を示す模式的断面図である。 図７に続く半導体装置の製造工程を示す模式的断面図である。 図８に続く半導体装置の製造工程を示す模式的断面図である。 図９に続く半導体装置の製造工程を示す模式的断面図である。 図１０に続く半導体装置の製造工程を示す模式的断面図である。 図１１に続く半導体装置の製造工程を示す模式的断面図である。 図１２に続く半導体装置の製造工程を示す模式的断面図である。 図１３に続く半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造において、マスクパターンを示す模式的平面図であり、（ａ）は図５のマスクパターン（Ｍ１）を示す平面図、（ｂ）は図６のマスクパターン（Ｍ２）を示す平面図、（ｃ）は図８のマスクパターン（Ｍ３）を示す平面図、（ｄ）は図９のマスクパターン（Ｍ４）を示す平面図、（ｅ）は図１１のマスクパターン（Ｍ５）を示す平面図、（ｆ）は図１２のマスクパターン（Ｍ６）を示す平面図である。 本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。 図１６に続く半導体装置の製造工程を示す模式的断面図である。 図１７に続く半導体装置の製造工程を示す模式的断面図である。 図１８に続く半導体装置の製造工程を示す模式的断面図である。 図１９に続く半導体装置の製造工程を示す模式的断面図である。 図２０に続く半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態２である半導体装置の製造において、マスクパターンを示す模式的平面図であり、（ａ）は図１６のマスクパターン（Ｍ１）を示す平面図、（ｂ）は図１７のマスクパターン（Ｍ２）を示す平面図、（ｃ）は図１８のマスクパターン（Ｍ３）を示す平面図、（ｄ）は図１９のマスクパターン（Ｍ４）を示す平面図、（ｅ）は図２０のマスクパターン（Ｍ５）を示す平面図、（ｆ）は図２１のマスクパターン（Ｍ６）を示す平面図である。 本発明の実施形態３である半導体装置の製造工程を示す模式的断面図である。 図２３に続く半導体装置の製造工程を示す模式的断面図である。 図２４に続く半導体装置の製造工程を示す模式的断面図である。 図２５に続く半導体装置の製造工程を示す模式的断面図である。 図２６に続く半導体装置の製造工程を示す模式的断面図である。 図２７に続く半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態３である半導体装置の製造において、マスクパターンを示す模式的平面図であり、（ａ）は図２３のマスクパターン（Ｍ１）を示す平面図、（ｂ）は図２４のマスクパターン（Ｍ２）を示す平面図、（ｃ）は図２５のマスクパターン（Ｍ３）を示す平面図、（ｄ）は図２６のマスクパターン（Ｍ４）を示す平面図、（ｅ）は図２７のマスクパターン（Ｍ５）を示す平面図、（ｆ）は図２８のマスクパターン（Ｍ６）を示す平面図である。 本発明の実施形態４である半導体装置の製造工程を示す模式的断面図である。 図３０に続く半導体装置の製造工程を示す模式的断面図である。 図３１に続く半導体装置の製造工程を示す模式的断面図である。 図３２に続く半導体装置の製造工程を示す模式的断面図である。 図３３に続く半導体装置の製造工程を示す模式的断面図である。 図３４に続く半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態４である半導体装置の製造において、マスクパターンを示す模式的断面図であり、（ａ）は図３０のマスクパターン（Ｍ１）を示す平面図、（ｂ）は図３１のマスクパターン（Ｍ２）を示す平面図、（ｃ）は図３２のマスクパターン（Ｍ３）を示す平面図、（ｄ）は図３３のマスクパターン（Ｍ４）を示す平面図、（ｅ）は図３４のマスクパターン（Ｍ５）を示す平面図、（ｆ）は図３５のマスクパターン（Ｍ６）を示す平面図である。 本発明の実施形態５である半導体装置の製造工程を示す模式的断面図である。 図３７に続く半導体装置の製造工程を示す模式的断面図である。 図３８に続く半導体装置の製造工程を示す模式的断面図である。 図３９に続く半導体装置の製造工程を示す模式的断面図である。 図４０に続く半導体装置の製造工程を示す模式的断面図である。 図４１に続く半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態５である半導体装置の製造において、マスクパターンを示す模式的断面図であり、（ａ）は図３７のマスクパターン（Ｍ１）を示す平面図、（ｂ）は図３８のマスクパターン（Ｍ２）を示す平面図、（ｃ）は図３９のマスクパターン（Ｍ３）を示す平面図、（ｄ）は図４０のマスクパターン（Ｍ４）を示す平面図、（ｅ）は図４１のマスクパターン（Ｍ５）を示す平面図、（ｆ）は図４２のマスクパターン（Ｍ６）を示す平面図である。 本発明の実施形態６である半導体装置の概略構成を示す模式的平面図である。 本発明の実施形態６である半導体装置の概略構成を示す模式的断面図であり、（ａ）は図４４のａ−ａ線に沿う断面図、（ｂ）は図４４のｂ−ｂ線に沿う断面図、（ｃ）は図４４のｃ−ｃ線に沿う断面図、（ｄ）は図４４のｄ−ｄ線に沿う断面図、（ｅ）は図４４のｅ−ｅ線に沿う断面図、（ｆ）は図４４のｆ−ｆ線に沿う断面図である。 本発明の実施形態６である半導体装置の製造工程を示す模式的断面図である。 図４６に続く半導体装置の製造工程を示す模式的断面図である。 図４７に続く半導体装置の製造工程を示す模式的断面図である。 図４８に続く半導体装置の製造工程を示す模式的断面図である。 図４９に続く半導体装置の製造工程を示す模式的断面図である。 図５０に続く半導体装置の製造工程を示す模式的断面図である。 図５１に続く半導体装置の製造工程を示す模式的断面図である。 図５２に続く半導体装置の製造工程を示す模式的断面図である。 図５３に続く半導体装置の製造工程を示す模式的断面図である。 図５４に続く半導体装置の製造工程を示す模式的断面図である。 図４８のマスクパターン（Ｍ１）を示す模式的平面図である。 図４９のマスクパターン（Ｍ２）を示す模式的平面図である。 図５０のマスクパターン（Ｍ３）を示す模式的平面図である。 図５１のマスクパターン（Ｍ４）を示す模式的平面図である。 図５２のマスクパターン（Ｍ５）を示す模式的平面図である。 図５３のマスクパターン（Ｍ６）を示す模式的平面図である。 図５４のマスクパターン（Ｍ７）を示す模式的平面図である。 図５５のマスクパターン（Ｍ８）を示す模式的平面図である。 従来の問題点を説明するための図であり、ゲート配線のコンタクト領域における模式的断面図である。 従来の問題点を説明するための図であり、ゲート配線のコンタクト領域における模式的斜視図である。 従来の一例を示す図であり、ゲート耐圧が異なる２水準の相補型ＭＯＳＦＥＴを有する半導体装置の製造プロセスにおいて、ゲート配線のコンタクト領域のポリシリコン膜中に注入される不純物の種類及び注入量を示す図である。 従来の一例を示す図であり、ゲート耐圧が異なる２水準の相補型ＭＯＳＦＥＴを有する半導体装置において、ゲート配線のコンタクト領域におけるポリシリコン膜中の不純物濃度とコンタクト抵抗との関係を示す図である。

符号の説明

１…ｐ型半導体基板、１ｎ，１ｎ１，１ｐ，１ｐ１…素子形成領域（活性領域）、２…素子分離領域（非活性領域）、３…ｎ型ウエル領域、４…ｐ型ウエル領域、
５…ゲート絶縁膜、６…ポリシリコン膜、７…ゲート電極、８…引き回し部分（配線部分）、９…コンタクト領域、１０…ゲート配線、
１１，１４…ｎ型半導体領域、１２，１５…ｐ型半導体領域、
１６ａ，１６ｂ…シリサイド層、１７…層間絶縁膜、１８ａ，１８ｂ…接続孔、１９…導電性プラグ、２０…配線、２１…異常酸化物、
２５…ゲート絶縁膜、２７…ゲート電極、２８…引き回し部分（配線部分）、２９…コンタクト領域、
３１，３４…ｎ型半導体領域、３２，３５…ｐ型半導体領域、
Ｍ１〜Ｍ８…マスク、Ｑｎ，Ｑｐ，Ｑｎ１，Ｑｐ１…ＭＩＳＦＥＴ

Claims (41)

1. 電界効果トランジスタを有する半導体装置の製造方法であって、
   半導体基板の主面上に半導体膜を形成する工程と、
   前記半導体膜に、抵抗値を低減するための不純物をイオン注入する工程と、
   前記半導体膜をパターンニングして、ゲート電極、及びコンタクト領域を含む配線を形成する工程と、
   前記配線の表面に、金属・半導体反応層を形成する工程と、
   前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
   前記絶縁膜をエッチングして、配線のコンタクト領域上に接続孔を形成する工程とを有し、
   前記不純物のイオン注入工程は、前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   更に、前記半導体基板の主面に不純物をイオン注入して、前記ゲート電極に整合した半導体領域を形成する工程と、
   前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
   前記半導体基板の主面に不純物をイオン注入して、前記サイドウォールスペーサに整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法において、
   更に、前記接続孔の中に導電性プラグを形成する工程と、
   前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
4. 請求項１に記載の半導体装置の製造方法において、
   前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
5. 電界効果トランジスタを有する半導体装置の製造方法であって、
   半導体基板の主面上に半導体膜を形成する工程と、
   前記半導体膜をパターンニングして、前記ゲート電極、及びコンタクト領域を含む配線を形成する工程と、
   前記配線のコンタクト領域をマスクで覆った状態で、前記半導体基板の主面に不純物をイオン注入して、前記ゲート電極に整合した半導体領域を形成する工程と、
   前記配線の表面に、金属・半導体反応層を形成する工程と、
   前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
   前記絶縁膜をエッチングして、前記配線のコンタクト領域上に接続孔を形成する工程とを有することを特徴とする半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法において、
   更に、前記半導体膜に、抵抗値を低減するための不純物をイオン注入する工程と、
   前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
   前記半導体基板の主面に不純物をイオン注入して、前記サイドウォールスペーサに整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
7. 請求項５に記載の半導体装置の製造方法において、
   更に、前記接続孔の中に導電性プラグを形成する工程と、
   前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
8. 請求項５に記載の半導体装置の製造方法において、
   前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
9. 電界効果トランジスタを有する半導体装置の製造方法であって、
   半導体基板の主面上に半導体膜を形成する工程と、
   前記半導体膜をパターンニングして、前記ゲート電極、及びコンタクト領域を含む配線を形成する工程と、
   前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
   前記配線のコンタクト領域をマスクで覆った状態で、前記半導体基板の主面に不純物をイオン注入して、前記サイドウォールスペーサに整合した半導体領域を形成する工程と、
   前記配線の表面に、金属・半導体反応層を形成する工程と、
   前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
   前記絶縁膜をエッチングして、前記配線のコンタクト領域上に接続孔を形成する工程とを有することを特徴とする半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    更に、前記半導体膜に、抵抗値を低減するための不純物をイオン注入する工程と、
    前記半導体基板の主面に不純物をイオン注入して、前記ゲート電極に整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
11. 請求項９に記載の半導体装置の製造方法において、
    更に、前記接続孔の中に導電性プラグを形成する工程と、
    前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
12. 請求項９に記載の半導体装置の製造方法において、
    前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
13. 半導体基板の主面上にゲート電極が形成された電界効果トランジスタと、
    前記ゲート電極、及びコンタクト領域を含み、半導体膜上に金属・半導体反応層が設けられた配線と、
    前記配線を覆うようにして前記半導体基板の主面上に設けられた絶縁膜と、
    前記配線のコンタクト領域に対応して前記絶縁膜に形成された接続孔とを有し、
    前記配線は、前記コンタクト領域よりも不純物濃度が高い部分を有することを特徴とする半導体装置。
14. 請求項１３に記載の半導体装置において、
    更に、前記絶縁膜上に配置され、かつ前記接続孔を通して前記配線と電気的に接続された上層配線を有することを特徴とする半導体装置。
15. 請求項１３に記載の半導体装置において、
    更に、前記接続孔の中に埋め込まれた導電性プラグと、前記絶縁膜上に配置され、かつ前記導電プラグを介して前記配線と電気的に接続された上層配線とを有することを特徴とする半導体装置。
16. 請求項１３に記載の半導体装置において、
    前記電界効果トランジスタは、
    更に、前記半導体基板の主面に形成されたゲート絶縁膜と、
    前記半導体基板の主面に前記ゲート電極に整合して形成された第１の半導体領域と、
    前記ゲート電極の側壁に設けられたサイドウォールスペーサと、
    前記半導体基板の主面に前記サイドウォールスペーサに整合して形成された第２の半導体領域とを有することを特徴とする半導体装置。
17. 請求項１３に記載の半導体装置において、
    前記半導体膜は、シリコン膜であることを特徴とする半導体装置。
18. 半導体基板の主面の第１の素子形成領域上に第１のゲート電極が設けられた第１導電型電界効果トランジスタと、
    前記半導体基板の主面の第２の素子形成領域上に第２のゲート電極が設けられた第２導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
    前記第１及び第２の素子形成領域上を含む前記半導体基板の主面上に半導体膜を形成する工程と、
    前記半導体膜に、抵抗値を低減するための不純物をイオン注入する工程と、
    前記半導体膜をパターンニングして、前記第１のゲート電極、前記第２のゲード電極、及びコンタクト領域を含む配線を形成する工程と、
    前記配線の表面に、金属・半導体反応層を形成する工程と、
    前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
    前記絶縁膜をエッチングして、前記配線のコンタクト領域上に接続孔を形成する工程とを有し、
    前記不純物のイオン注入工程は、前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
19. 請求項１８に記載の半導体装置の製造方法において、
    前記不純物のイオン注入工程は、
    前記第２のゲート電極となる前記半導体膜の部分、及び前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で、前記第１のゲート電極となる前記半導体膜の部分に不純物をイオン注入する第１の工程と、
    前記第１のゲート電極となる前記半導体膜の部分をマスクで覆った状態で、前記第２のゲート電極となる前記半導体膜の部分に不純物をイオン注入する第２の工程とを含むことを特徴とする半導体装置の製造方法。
20. 請求項１８に記載の半導体装置の製造方法において、
    前記不純物のイオン注入工程は、
    前記第２のゲート電極となる前記半導体膜の部分、及び前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で、前記第１のゲート電極となる前記半導体膜の部分に不純物をイオン注入する第１の工程と、
    前記第１のゲート電極となる前記半導体膜の部分、及び前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で、前記第２のゲート電極となる前記半導体膜の部分に不純物をイオン注入する第２の工程とを含むことを特徴とする半導体装置の製造方法。
21. 請求項１８に記載の半導体装置の製造方法において、
    更に、前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極に整合した半導体領域を形成する工程と、
    前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極に整合した半導体領域を形成する工程と、
    前記第１及び第２のゲート電極の各々の側壁にサイドウォールスペーサを形成する工程と、
    前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲード電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程と、
    前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
22. 請求項１８に記載の半導体装置の製造方法において、
    更に、前記接続孔の中に導電性プラグを形成する工程と、
    前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
23. 請求項１８に記載の半導体装置の製造方法において、
    前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
24. 半導体基板の主面の第１の素子形成領域上に第１のゲート電極が設けられた第１導電型電界効果トランジスタと、
    前記半導体基板の主面の第２の素子形成領域上に第２のゲート電極が設けられた第２導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
    前記第１及び第２の素子形成領域上を含む前記半導体基板の主面上に半導体膜を形成する工程と、
    前記半導体膜をパターンニングして、前記第１のゲート電極、前記第２のゲート電極、及びコンタクト領域を含む配線を形成する工程と、
    前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極に整合した半導体領域を形成する工程と、
    前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極に整合した半導体領域を形成する工程と、
    前記配線の表面に、金属・半導体反応層を形成する工程と、
    前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
    前記絶縁膜をエッチングして、前記配線のコンタクト領域上に接続孔を形成する工程とを有し、
    前記第１の素子形成領域への不純物イオン注入は、前記第２の素子形成領域及び前記配線のコンタクト領域をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
25. 請求項２４に記載の半導体装置の製造方法において、
    前記第２の素子形成領域への不純物イオン注入は、前記第１の素子形成領域及び前記配線のコンタクト領域をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
26. 請求項２４に記載の半導体装置の製造方法において、
    更に、前記半導体膜に、抵抗値を低減するための不純物を導入する工程と、
    前記第１及び第２のゲート電極の各々の側壁にサイドウォールスペーサを形成する工程と、
    前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程と、
    前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
27. 請求項２４に記載の半導体装置の製造方法において、
    更に、前記接続孔の中に導電性プラグを形成する工程と、
    前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
28. 請求項２４に記載の半導体装置の製造方法において、
    前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
29. 半導体基板の主面の第１の素子形成領域上に第１のゲート電極が設けられた第１導電型電界効果トランジスタと、
    前記半導体基板の主面の第２の素子形成領域上に第２のゲート電極が設けられた第２導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
    前記第１及び第２の素子形成領域上を含む前記半導体基板の主面上に半導体膜を形成する工程と、
    前記半導体膜をパターンニングして、前記第１のゲート電極、前記第２のゲート電極、及びコンタクト領域を含む配線を形成する工程と、
    前記第１及び第２のゲート電極の各々の側壁にサイドウォールスペーサを形成する工程と、
    前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程と、
    前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程と、
    前記配線の表面に、金属・半導体反応層を形成する工程と、
    前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
    前記配線のコンタクト領域に対応して前記絶縁膜に接続孔を形成する工程とを有し、
    前記第１の素子形成領域への不純物イオン注入は、前記第２の素子形成領域及び前記配線のコンタクト領域をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
30. 請求項２９に記載の半導体装置の製造方法において、
    前記第２の素子形成領域への不純物イオン注入は、前記第１の素子形成領域及び前記配線のコンタクト領域をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
31. 請求項２９に記載の半導体装置の製造方法において、
    更に、前記半導体膜に、抵抗値を低減するための不純物を導入する工程と、
    前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極に整合した半導体領域を形成する工程と、
    前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極に整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
32. 請求項２９に記載の半導体装置の製造方法において、
    更に、前記接続孔の中に導電性プラグを形成する工程と、
    前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
33. 請求項２９に記載の半導体装置の製造方法において、
    前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
34. 半導体基板の主面の第１の素子形成領域上に第１のゲート電極が設けられた第１導電型電界効果トランジスタと、
    前記半導体基板の主面の第２の素子形成領域上に第２のゲート電極が設けられた第２導電型電界効果トランジスタと、
    前記第１のゲート電極、前記第２のゲート電極、及びコンタクト領域を含み、半導体膜上に金属・半導体反応層が形成された配線と、
    前記配線を覆うようにして前記半導体基板の主面上に形成された絶縁膜と、
    前記配線のコンタクト領域に対応して前記絶縁膜に形成された接続孔とを有し、
    前記配線は、前記コンタクト領域よりも不純物濃度が高い部分を有することを特徴とする半導体装置。
35. 請求項３４に記載の半導体装置において、
    前記半導体膜は、シリコン膜であることを特徴とする半導体装置。
36. 半導体基板の主面の第１の素子形成領域上に第１のゲート電極が設けられた第１導電型電界効果トランジスタと、
    前記半導体基板の主面の第２の素子形成領域上に第２のゲート電極が設けられた第２導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
    前記第１及び第２の素子形成領域上を含む前記半導体基板の主面上に半導体膜を形成する工程と、
    前記半導体膜に不純物をイオン注入する工程と、
    前記半導体膜をパターンニングして、前記第１のゲート電極、前記第２のゲート電極、及びコンタクト領域を含む配線を形成する工程と、
    前記第１の素子形成領域に第１の不純物をイオン注入して、前記第１のゲート電極に整合した半導体領域を形成する工程と、
    前記第２の素子形成領域に第２の不純物をイオン注入して、前記第２のゲート電極に整合した半導体領域を形成する工程と、
    前記第１及び第２のゲート電極の各々の側壁にサイドウォールスペーサを形成する工程と、
    前記第１の素子形成領域に第３の不純物をイオン注入して、前記第１のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程と、
    前記第２の素子形成領域に第４の不純物をイオン注入して、前記第２のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程と、
    前記配線の表面に、金属・半導体反応層を形成する工程と、
    前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
    前記絶縁膜をエッチングして、配線のコンタクト領域上に接続孔を形成する工程とを有し、
    前記導電膜への不純物イオン注入工程は、前記第２のゲート電極となる前記半導体膜の部分、及び前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で、前記第１のゲート電極となる前記半導体膜の部分に不純物をイオン注入する工程を含み、
    前記第１及び第３の不純物イオン注入は、前記第２の素子形成領域及び前記配線のコンタクト領域をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
37. 請求項３６に記載の半導体装置の製造方法において、
    前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
38. 半導体基板の主面の第１の素子形成領域上に第１のゲート絶縁膜を介在して第１のゲート電極が設けられた第１導電型電界効果トランジスタと、
    前記半導体基板の主面の第２の素子形成領域上に第２のゲート絶縁膜を介在して第２のゲート電極が設けられた第２導電型電界効果トランジスタと、
    前記半導体基板の主面の第３の素子形成領域上に、前記第１のゲート絶縁膜よりも厚い第３のゲート絶縁膜を介在して第３のゲート電極が設けられた第１導電型電界効果トランジスタと、
    前記半導体基板の主面の第４の素子形成領域上に、前記第２のゲート絶縁膜よりも厚い第４のゲート絶縁膜を介在して第４のゲート電極が設けられた第２導電型電界効果トランジスタを有する半導体装置の製造方法であって、
    前記第１、第２、第３及び第４の素子形成領域上を含む前記半導体基板の主面上に半導体膜を形成する工程と、
    前記半導体膜をパターンニングして、前記第１のゲート電極、前記第２のゲート電極、及びコンタクト領域を含む第１の配線、並びに、前記第３のゲート電極、前記第４のゲート電極、及びコンタクト領域を含む第２の配線を形成する工程と、
    前記第２乃至第４の素子形成領域、及び前記第２の配線のコンタクト領域をマスクで覆った状態で、前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極に整合した半導体領域を形成する工程と、
    前記第１、第３及び第４の素子形成領域、並びに前記第２の配線のコンタクト領域をマスクで覆った状態で、前記第２の素子形成領域に不純物を導入して、前記第２のゲート電極に整合した半導体領域を形成する工程と、
    前記第１、第２及び第４の素子形成領域、並びに前記第１の配線のコンタクト領域をマスクで覆った状態で、前記第３の素子形成領域に不純物を導入して前記第３のゲート電極に整合した半導体領域を形成する工程と、
    前記第１、第２及び第３の素子形成領域、並びに前記第１の配線のコンタクト領域をマスクで覆った状態で、前記第４の素子形成領域に不純物をイオン注入して、前記第４のゲート電極に整合した半導体領域を形成する工程と、
    前記第１及び第２の配線の各々の表面に、金属・半導体反応層を形成する工程と、
    前記第１及び第２の配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
    前記絶縁膜をエッチングして、前記第１及び第２の配線の各々のコンタクト領域上に接続孔を形成する工程とを有することを特徴とする半導体装置の製造方法。
39. 請求項３８に記載の半導体装置の製造方法において、
    更に、前記半導体膜に、抵抗値を低減するための不純物をイオン注入する工程を有し、
    前記不純物のイオン注入工程は、
    前記第１のゲート電極となる前記半導体膜の部分、前記第３のゲート電極となる前記半導体膜の部分、前記第１の配線のコンタトク領域となる前記半導体膜の部分、及び前記第２の配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で、前記第２のゲート電極となる前記半導体膜の部分、及び前記第４のゲート電極となる前記半導体膜の部分に不純物をイオン注入する第１の工程と、
    前記第１のゲート電極となる前記半導体膜の部分、及び前記第３のゲート電極となる前記半導体膜の部分をマスクで覆った状態で、前記第２のゲート電極となる前記半導体膜の部分、及び前記第４のゲート電極となる前記半導体膜の部分に、不純物をイオン注入する第２の工程とを含むことを特徴とする半導体装置の製造方法。
40. 請求項３８に記載の半導体装置の製造方法において、
    更に、前記第１乃至第４のゲート電極の各々の側壁にサイドウォールスペーサを形成する工程と、
    前記第２及び第４の素子形成領域上をマスクで覆った状態で、前記第１及び第３の素子形成領域に不純物をイオン注入して、前記第１のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域、及び前記第３のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程と、
    前記第１及び第３の素子形成領域上をマスクで覆った状態で、前記第２及び第４の素子形成領域に不純物をイオン注入して、前記第２のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域、及び前記第４のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
41. 請求項３８に記載の半導体装置の製造方法において、
    前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。

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