JP3226252B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3226252B2 JP3226252B2 JP22285295A JP22285295A JP3226252B2 JP 3226252 B2 JP3226252 B2 JP 3226252B2 JP 22285295 A JP22285295 A JP 22285295A JP 22285295 A JP22285295 A JP 22285295A JP 3226252 B2 JP3226252 B2 JP 3226252B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- mask
- forming
- conductivity type
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、特に少ない工程数で同一半導体基板上にCMOS(Compl
ementary MOS) トランジスタ、DMOS(Double diffusion
MOS)トランジスタ、バイポーラトランジスタを混載する
ための半導体装置の製造方法に関する。
法、特に少ない工程数で同一半導体基板上にCMOS(Compl
ementary MOS) トランジスタ、DMOS(Double diffusion
MOS)トランジスタ、バイポーラトランジスタを混載する
ための半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の集積化の流れに伴っ
て、同一半導体基板上（同一チップ上）に異なるデバイ
ス構造を有する複数のトランジスタを製造する技術の開
発が行われている。そして、各々のトランジスタの特性
を劣化させずに、如何に最少の工程数で集積回路を製造
するかということは、製造コストの観点からも特に重要
な課題であり、各種のプロセスが考案されている。
て、同一半導体基板上（同一チップ上）に異なるデバイ
ス構造を有する複数のトランジスタを製造する技術の開
発が行われている。そして、各々のトランジスタの特性
を劣化させずに、如何に最少の工程数で集積回路を製造
するかということは、製造コストの観点からも特に重要
な課題であり、各種のプロセスが考案されている。
【０００３】例えば、CMOSトランジスタ、DMOSトランジ
スタ、バイポーラトランジスタを同一基板上に製造する
ためのプロセスとしては、以下に説明するような製造工
程が代表的なものとして挙げられる。
スタ、バイポーラトランジスタを同一基板上に製造する
ためのプロセスとしては、以下に説明するような製造工
程が代表的なものとして挙げられる。
【０００４】尚、以下の説明の際、参照する断面図とし
ては図５〜図９を用い、一例として各図の左端から、各
々素子分離によって絶縁分離された領域（Ａ）乃至
（Ｄ）に、N チャネルMOSFET（以下、NMOSトランジスタ
と称する。）、P チャネルＭＯＳＦＥＴ（以下、ＰＭＯ
Ｓトランジスタと称する。）、NPN バイポーラトランジ
スタ（以下、NPN トランジスタと称する。）、Ｎチャネ
ルDMOSトランジスタ（以下、DMOSトランジスタと称す
る。）が形成されるものとする。
ては図５〜図９を用い、一例として各図の左端から、各
々素子分離によって絶縁分離された領域（Ａ）乃至
（Ｄ）に、N チャネルMOSFET（以下、NMOSトランジスタ
と称する。）、P チャネルＭＯＳＦＥＴ（以下、ＰＭＯ
Ｓトランジスタと称する。）、NPN バイポーラトランジ
スタ（以下、NPN トランジスタと称する。）、Ｎチャネ
ルDMOSトランジスタ（以下、DMOSトランジスタと称す
る。）が形成されるものとする。
【０００５】まず図５に示すように、P 型半導体基板１
１１を用意し、イオン注入法等により領域（Ｂ）乃至
（Ｄ）にN ウェル領域１１２乃至１１４を形成する。次
に基板１１１表面上に、各トランジスタの形成領域を絶
縁分離するために、LOCOS 法等により素子分離を形成す
る。次に各領域上に熱酸化法等によりゲート酸化膜１１
５を形成する。次に領域（Ａ）、（Ｂ）に形成されるト
ランジスタのしきい値制御のため、所定の導電型の不純
物を注入する。次に全面に所定の導電型の多結晶シリコ
ン膜を形成し、これをパターニングすることにより領域
（Ａ）、（Ｂ）、（Ｄ）上にゲート電極１１６乃至１１
８を形成する。次に、領域（Ｃ）、（Ｄ）上に開口を有
するレジストマスク１１９を形成し、これとゲート電極
１１８をマスクとして、領域（Ｃ）、（Ｄ）にＰ型不純
物をイオン注入し、NPN トランジスタの内部ベース領域
１２０と、DMOSトランジスタのＰベース領域１２１を形
成する。
１１を用意し、イオン注入法等により領域（Ｂ）乃至
（Ｄ）にN ウェル領域１１２乃至１１４を形成する。次
に基板１１１表面上に、各トランジスタの形成領域を絶
縁分離するために、LOCOS 法等により素子分離を形成す
る。次に各領域上に熱酸化法等によりゲート酸化膜１１
５を形成する。次に領域（Ａ）、（Ｂ）に形成されるト
ランジスタのしきい値制御のため、所定の導電型の不純
物を注入する。次に全面に所定の導電型の多結晶シリコ
ン膜を形成し、これをパターニングすることにより領域
（Ａ）、（Ｂ）、（Ｄ）上にゲート電極１１６乃至１１
８を形成する。次に、領域（Ｃ）、（Ｄ）上に開口を有
するレジストマスク１１９を形成し、これとゲート電極
１１８をマスクとして、領域（Ｃ）、（Ｄ）にＰ型不純
物をイオン注入し、NPN トランジスタの内部ベース領域
１２０と、DMOSトランジスタのＰベース領域１２１を形
成する。
【０００６】続いて図６に示すように、レジストマスク
１１９を除去した後、領域（Ｃ）、（Ｄ）上に開口を有
するレジストマスク１３１を形成し、これをマスクとし
て、領域（Ｃ）、（Ｄ）にＮ型不純物をイオン注入し、
NPN トランジスタのコレクタ領域１３２、エミッタ領域
１３３及びDMOSトランジスタのドレイン領域１３４、ソ
ース領域１３５を形成する。
１１９を除去した後、領域（Ｃ）、（Ｄ）上に開口を有
するレジストマスク１３１を形成し、これをマスクとし
て、領域（Ｃ）、（Ｄ）にＮ型不純物をイオン注入し、
NPN トランジスタのコレクタ領域１３２、エミッタ領域
１３３及びDMOSトランジスタのドレイン領域１３４、ソ
ース領域１３５を形成する。
【０００７】続いて図８に示すように、レジストマスク
１１３を除去した後、基板１１１上に多結晶シリコン膜
等を形成し、これを等方性にエッチングすることによ
り、ゲート電極１１６乃至１１８側面にサイドウォール
１４１を形成する。次に領域（Ａ）上に開口を有するレ
ジストマスク１４２を形成し、これとゲート電極１１６
及びサイドウォール１４１をマスクとして、領域（Ａ）
にＮ型不純物をイオン注入し、NMOSトランジスタのドレ
イン領域１４３、ソース領域１４４を形成する。
１１３を除去した後、基板１１１上に多結晶シリコン膜
等を形成し、これを等方性にエッチングすることによ
り、ゲート電極１１６乃至１１８側面にサイドウォール
１４１を形成する。次に領域（Ａ）上に開口を有するレ
ジストマスク１４２を形成し、これとゲート電極１１６
及びサイドウォール１４１をマスクとして、領域（Ａ）
にＮ型不純物をイオン注入し、NMOSトランジスタのドレ
イン領域１４３、ソース領域１４４を形成する。
【０００８】続いて図８に示すように、ゲート電極１１
６側面のサイドウォール１４１を除去した後、再度レジ
ストマスク１４２及びゲート電極１１６をマスクとし
て、領域（Ａ）にＮ型不純物をイオン注入し、NMOSトラ
ンジスタのLDD 構造１５１、１５２を形成する。尚、本
工程で形成したLDD 構造は、先の工程で形成したドレイ
ン領域１４３、ソース領域１４４と同様の付号で示して
いる。
６側面のサイドウォール１４１を除去した後、再度レジ
ストマスク１４２及びゲート電極１１６をマスクとし
て、領域（Ａ）にＮ型不純物をイオン注入し、NMOSトラ
ンジスタのLDD 構造１５１、１５２を形成する。尚、本
工程で形成したLDD 構造は、先の工程で形成したドレイ
ン領域１４３、ソース領域１４４と同様の付号で示して
いる。
【０００９】続いて図９に示すように、レジストマスク
１４２を除去した後、領域（Ｂ）乃至（Ｄ）上に開口を
有するレジストマスク１６１を形成し、これをマスクと
して領域（Ｂ）乃至（Ｄ）にＰ型不純物をイオン注入
し、PMOSトランジスタのドレイン領域１６２、ソース領
域１６３、NPN トランジスタの外部ベース領域１６４及
びDMOSトランジスタのバックゲート領域１６５を形成す
る。
１４２を除去した後、領域（Ｂ）乃至（Ｄ）上に開口を
有するレジストマスク１６１を形成し、これをマスクと
して領域（Ｂ）乃至（Ｄ）にＰ型不純物をイオン注入
し、PMOSトランジスタのドレイン領域１６２、ソース領
域１６３、NPN トランジスタの外部ベース領域１６４及
びDMOSトランジスタのバックゲート領域１６５を形成す
る。
【００１０】続いて図示はしないが、レジストマスク１
６１を除去した後、基板上に層間絶縁膜を形成し、この
層間絶縁膜に各トランジスタの不純物領域と電気的接続
をとるためのコンタクト孔を形成し、このコンタクト孔
に所定の導電膜を形成することにより電極を形成する。
以上により、同一基板上の隣接した領域にN チャネルMO
SFET、P チャネルMOSFET、NPN バイポーラトランジス
タ、DMOSトランジスタの製造する工程が終了する。
６１を除去した後、基板上に層間絶縁膜を形成し、この
層間絶縁膜に各トランジスタの不純物領域と電気的接続
をとるためのコンタクト孔を形成し、このコンタクト孔
に所定の導電膜を形成することにより電極を形成する。
以上により、同一基板上の隣接した領域にN チャネルMO
SFET、P チャネルMOSFET、NPN バイポーラトランジス
タ、DMOSトランジスタの製造する工程が終了する。
【００１１】
【発明が解決しようとする課題】近年、半導体素子の集
積化の流れに伴って、例えばCMOSトランジスタ、DMOSト
ランジスタ、バイポーラトランジスタを同一基板上に製
造する技術の開発が進められている。上記に示したプロ
セスは、これらトランジスタの製造工程の一例である
が、CMOSトランジスタは本来ロジック回路を構成するト
ランジスタであり、またバイポーラトランジスタは本来
高速動作用、さらにDMOSトランジスタは本来高電圧用に
開発された素子であり、それぞれ別の工程で半導体基板
に形成されていた。このためこれらのトランジスタを同
一の基板に製造する際には、工程数が大幅に増加するた
め、共有できる工程は共有することで工程数の増加を防
いでいる。
積化の流れに伴って、例えばCMOSトランジスタ、DMOSト
ランジスタ、バイポーラトランジスタを同一基板上に製
造する技術の開発が進められている。上記に示したプロ
セスは、これらトランジスタの製造工程の一例である
が、CMOSトランジスタは本来ロジック回路を構成するト
ランジスタであり、またバイポーラトランジスタは本来
高速動作用、さらにDMOSトランジスタは本来高電圧用に
開発された素子であり、それぞれ別の工程で半導体基板
に形成されていた。このためこれらのトランジスタを同
一の基板に製造する際には、工程数が大幅に増加するた
め、共有できる工程は共有することで工程数の増加を防
いでいる。
【００１２】各トランジスタの不純物領域を形成するた
めには、まず基板上にフォトレジストを形成し、露光、
現像工程を行いレジストマスクを形成した後、不純物イ
オンの注入を行い、レジストマスクを除去する工程を行
わなければならない。従って１つの不純物領域を形成す
るためにかかる工程数は非常に多く、各トランジスタの
不純物領域の形成にかかる工程を、共有することが工程
数の増加を防ぐ鍵となっている。
めには、まず基板上にフォトレジストを形成し、露光、
現像工程を行いレジストマスクを形成した後、不純物イ
オンの注入を行い、レジストマスクを除去する工程を行
わなければならない。従って１つの不純物領域を形成す
るためにかかる工程数は非常に多く、各トランジスタの
不純物領域の形成にかかる工程を、共有することが工程
数の増加を防ぐ鍵となっている。
【００１３】上記に示した製造工程においては、
（１）、DMOSトランジスタのベース領域、NPN トランジ
スタの内部ベース領域を形成するためのレジストマスク
の形成及びイオン注入工程、（２）、NPN トランジスタ
のコレクタ領域とエミッタ領域、DMOSトランジスタのド
レイン領域とソース領域を形成するためのレジストマス
クの形成及びイオン注入工程、（３）、PMOSトランジス
タのドレイン領域とソース領域、NPN トランジスタの外
部ベース領域、DMOSトランジスタのバックゲート領域を
形成するためのレジストマスクの形成及びイオン注入工
程は、それぞれ同一の工程中で行っている。
（１）、DMOSトランジスタのベース領域、NPN トランジ
スタの内部ベース領域を形成するためのレジストマスク
の形成及びイオン注入工程、（２）、NPN トランジスタ
のコレクタ領域とエミッタ領域、DMOSトランジスタのド
レイン領域とソース領域を形成するためのレジストマス
クの形成及びイオン注入工程、（３）、PMOSトランジス
タのドレイン領域とソース領域、NPN トランジスタの外
部ベース領域、DMOSトランジスタのバックゲート領域を
形成するためのレジストマスクの形成及びイオン注入工
程は、それぞれ同一の工程中で行っている。
【００１４】しかしながら上記に示した製造工程中にお
いては、レジストマスクの形成工程は最低でも４回必要
であり、製造工程のコストや時間を削減するためにも、
上記工程の共有化を図ることが望まれる。
いては、レジストマスクの形成工程は最低でも４回必要
であり、製造工程のコストや時間を削減するためにも、
上記工程の共有化を図ることが望まれる。
【００１５】
【課題を解決するための手段】本発明は上記のように同
一基板中にCMOSトランジスタ、NPN トランジスタ、DMOS
トランジスタを形成する際に、これらの形成に係る工程
数を削減するために、これら各トランジスタの不純物領
域を形成する際の工程を共有化する。すなわち本発明の
第一は、互いに絶縁分離された第一導電型の第一領域と
第二導電型の第二乃至第四領域を有する半導体基板を用
意する工程と、前記第一、第二、第四領域上に絶縁膜を
介して第一乃至第三電極を形成する工程と、前記第三領
域の第五領域上と前記第四領域の第六領域上に開口を有
する第一マスクを形成する工程と、前記第一マスクと前
記第三電極とをマスクとして前記半導体基板に第一導電
型不純物を導入する工程と、前記第一マスクと前記第三
電極とをマスクとして前記半導体基板に第二導電型不純
物を導入する工程と、前記第一領域上と前記第三領域の
第七領域上と前記第四領域の第八領域上に開口を有する
第二マスクを形成する工程と、 前記第二マスクと前記
第一電極と前記第三電極とをマスクとして前記半導体基
板に第二導電型不純物を導入する工程と、前記第二領域
上と前記第三領域の第九領域上と前記第四領域の第十領
域上に開口を有する第三マスクを形成する工程と、 前
記第三マスクと前記第二電極とをマスクとして前記半導
体基板に第一導電型不純物を導入する工程とを具備する
ことを特徴とする半導体装置の製造方法を提供すること
を目的とする。
一基板中にCMOSトランジスタ、NPN トランジスタ、DMOS
トランジスタを形成する際に、これらの形成に係る工程
数を削減するために、これら各トランジスタの不純物領
域を形成する際の工程を共有化する。すなわち本発明の
第一は、互いに絶縁分離された第一導電型の第一領域と
第二導電型の第二乃至第四領域を有する半導体基板を用
意する工程と、前記第一、第二、第四領域上に絶縁膜を
介して第一乃至第三電極を形成する工程と、前記第三領
域の第五領域上と前記第四領域の第六領域上に開口を有
する第一マスクを形成する工程と、前記第一マスクと前
記第三電極とをマスクとして前記半導体基板に第一導電
型不純物を導入する工程と、前記第一マスクと前記第三
電極とをマスクとして前記半導体基板に第二導電型不純
物を導入する工程と、前記第一領域上と前記第三領域の
第七領域上と前記第四領域の第八領域上に開口を有する
第二マスクを形成する工程と、 前記第二マスクと前記
第一電極と前記第三電極とをマスクとして前記半導体基
板に第二導電型不純物を導入する工程と、前記第二領域
上と前記第三領域の第九領域上と前記第四領域の第十領
域上に開口を有する第三マスクを形成する工程と、 前
記第三マスクと前記第二電極とをマスクとして前記半導
体基板に第一導電型不純物を導入する工程とを具備する
ことを特徴とする半導体装置の製造方法を提供すること
を目的とする。
【００１６】また本発明の第二は、互いに絶縁分離され
た第一導電型の第一領域と第二導電型の第二乃至第四領
域を有する半導体基板を用意する工程と、前記第一、第
二、第四領域上に絶縁膜を介して第一乃至第三電極を形
成する工程と、前記第三領域の第五領域上と前記第四領
域の第六領域上に開口を有する第一マスクを形成する工
程と、前記第一マスクと前記第三電極とをマスクとして
前記半導体基板に第一導電型不純物を導入する工程と、
前記第一領域上と前記第五領域上と前記第三領域の第七
領域上と前記第四領域の第八領域上に開口を有する第二
マスクを形成する工程と、前記第二マスクと前記第一電
極と前記第三電極とをマスクとして前記半導体基板に第
二導電型不純物を導入する工程と、前記第二領域上と前
記第三領域の第九領域上と前記第四領域の第十領域上に
開口を有する第三マスクを形成する工程と、前記第三マ
スクと前記第二電極とをマスクとして前記半導体基板に
第一導電型不純物を導入する工程とを具備することを特
徴とする半導体装置の製造方法を提供することを目的と
する。
た第一導電型の第一領域と第二導電型の第二乃至第四領
域を有する半導体基板を用意する工程と、前記第一、第
二、第四領域上に絶縁膜を介して第一乃至第三電極を形
成する工程と、前記第三領域の第五領域上と前記第四領
域の第六領域上に開口を有する第一マスクを形成する工
程と、前記第一マスクと前記第三電極とをマスクとして
前記半導体基板に第一導電型不純物を導入する工程と、
前記第一領域上と前記第五領域上と前記第三領域の第七
領域上と前記第四領域の第八領域上に開口を有する第二
マスクを形成する工程と、前記第二マスクと前記第一電
極と前記第三電極とをマスクとして前記半導体基板に第
二導電型不純物を導入する工程と、前記第二領域上と前
記第三領域の第九領域上と前記第四領域の第十領域上に
開口を有する第三マスクを形成する工程と、前記第三マ
スクと前記第二電極とをマスクとして前記半導体基板に
第一導電型不純物を導入する工程とを具備することを特
徴とする半導体装置の製造方法を提供することを目的と
する。
【００１７】
【発明の実施の形態】本発明の実施の形態について、以
下図面を参照して説明する。尚、本発明の一実施例はCM
OSトランジスタ、DMOSトランジスタ、バイポーラトラン
ジスタを同一基板上に製造するための各工程について示
すものであり、以下の説明の際、参照する断面図として
は図１〜図４を用い、各図の左端から、各々、素子分離
によって絶縁分離された領域（Ａ）乃至（Ｄ）に、N チ
ャネルMOSFET（以下、NMOSトランジスタと称する。）、
P チャネルMOSFET（以下、PMOSトランジスタと称す
る。）、NPN バイポーラトランジスタ（以下、NPN トラ
ンジスタと称する。）、ＮチャネルDMOSトランジスタ
（以下、DMOSトランジスタと称する。）が形成されるも
のとする。
下図面を参照して説明する。尚、本発明の一実施例はCM
OSトランジスタ、DMOSトランジスタ、バイポーラトラン
ジスタを同一基板上に製造するための各工程について示
すものであり、以下の説明の際、参照する断面図として
は図１〜図４を用い、各図の左端から、各々、素子分離
によって絶縁分離された領域（Ａ）乃至（Ｄ）に、N チ
ャネルMOSFET（以下、NMOSトランジスタと称する。）、
P チャネルMOSFET（以下、PMOSトランジスタと称す
る。）、NPN バイポーラトランジスタ（以下、NPN トラ
ンジスタと称する。）、ＮチャネルDMOSトランジスタ
（以下、DMOSトランジスタと称する。）が形成されるも
のとする。
【００１８】まず図１に示すように、P 型半導体基板１
１を用意し、領域（Ｂ）乃至（Ｄ）に、N ウェル領域１
２乃至１４をイオン注入法等により形成する。次に基板
１１表面上に各トランジスタの形成領域を絶縁分離する
ために、LOCOS 法等により素子分離を形成する。この素
子分離によって、領域（Ａ）乃至（Ｄ）が絶縁分離され
る。次に各領域上に熱酸化法等により、ゲート酸化膜１
５を形成する。次に全面に所定の導電型の多結晶シリコ
ン膜を形成し、これをパターニングすることにより、領
域（Ａ）、（Ｂ）、（Ｄ）上にゲート電極１６乃至１８
を形成する。次にゲート電極表面を酸化し、ゲート電極
１６乃至１８表面に薄膜の酸化膜２５を形成する。次
に、領域（Ｃ）、（Ｄ）上に開口を有するレジストマス
ク１９を形成し、これとゲート電極１８をマスクとし
て、領域（Ｃ）、（Ｄ）にまずＰ型不純物、例えばB を
加速電圧35〜60keV 、ドーズ量1 ×10E14atoms・cm-2で
イオン注入し、NPN トランジスタの内部ベース領域２
１、DMOSトランジスタのベース領域２２を形成する。次
に同様にレジストマスク１９とゲート電極１８をマスク
として、領域（Ｃ）、（Ｄ）にＮ型不純物、例えばAsを
加速電圧60keV 、ドーズ量5 ×10E15atoms・cm-2をイオ
ン注入し、NPN トランジスタのエミッタ領域２３、DMOS
トランジスタのソース領域２４を形成する。ここでイオ
ン注入されたＮ型の不純物は、先にイオン注入されたＰ
型の不純物よりも拡散係数が低いため、同一のレジスト
マスクを用いてイオン注入を行うことができる。
１を用意し、領域（Ｂ）乃至（Ｄ）に、N ウェル領域１
２乃至１４をイオン注入法等により形成する。次に基板
１１表面上に各トランジスタの形成領域を絶縁分離する
ために、LOCOS 法等により素子分離を形成する。この素
子分離によって、領域（Ａ）乃至（Ｄ）が絶縁分離され
る。次に各領域上に熱酸化法等により、ゲート酸化膜１
５を形成する。次に全面に所定の導電型の多結晶シリコ
ン膜を形成し、これをパターニングすることにより、領
域（Ａ）、（Ｂ）、（Ｄ）上にゲート電極１６乃至１８
を形成する。次にゲート電極表面を酸化し、ゲート電極
１６乃至１８表面に薄膜の酸化膜２５を形成する。次
に、領域（Ｃ）、（Ｄ）上に開口を有するレジストマス
ク１９を形成し、これとゲート電極１８をマスクとし
て、領域（Ｃ）、（Ｄ）にまずＰ型不純物、例えばB を
加速電圧35〜60keV 、ドーズ量1 ×10E14atoms・cm-2で
イオン注入し、NPN トランジスタの内部ベース領域２
１、DMOSトランジスタのベース領域２２を形成する。次
に同様にレジストマスク１９とゲート電極１８をマスク
として、領域（Ｃ）、（Ｄ）にＮ型不純物、例えばAsを
加速電圧60keV 、ドーズ量5 ×10E15atoms・cm-2をイオ
ン注入し、NPN トランジスタのエミッタ領域２３、DMOS
トランジスタのソース領域２４を形成する。ここでイオ
ン注入されたＮ型の不純物は、先にイオン注入されたＰ
型の不純物よりも拡散係数が低いため、同一のレジスト
マスクを用いてイオン注入を行うことができる。
【００１９】続いて図２に示すように、レジストマスク
１９を除去した後、基板１１上に多結晶シリコン膜等を
形成し、これを等方性にエッチングすることにより、ゲ
ート電極１６乃至１８側面にサイドウォール３１を形成
する。次に全面に領域（Ａ）、（Ｂ）、（Ｃ）上に開口
を有するレジストマスク３２を形成し、これとゲート電
極１６及びゲート電極１８とその側面に形成したサイド
ウォール３１をマスクとして、領域（Ａ）、（Ｃ）、
（Ｄ）にＮ型不純物、例えばAsを加速電圧60keV、ドー
ズ量5 ×10E15atoms・cm-2でイオン注入し、NMOSトラン
ジスタのドレイン領域３３、ソース領域３４、NPN トラ
ンジスタのコレクタ領域３５、DMOSトランジスタのドレ
イン領域３６を形成する。
１９を除去した後、基板１１上に多結晶シリコン膜等を
形成し、これを等方性にエッチングすることにより、ゲ
ート電極１６乃至１８側面にサイドウォール３１を形成
する。次に全面に領域（Ａ）、（Ｂ）、（Ｃ）上に開口
を有するレジストマスク３２を形成し、これとゲート電
極１６及びゲート電極１８とその側面に形成したサイド
ウォール３１をマスクとして、領域（Ａ）、（Ｃ）、
（Ｄ）にＮ型不純物、例えばAsを加速電圧60keV、ドー
ズ量5 ×10E15atoms・cm-2でイオン注入し、NMOSトラン
ジスタのドレイン領域３３、ソース領域３４、NPN トラ
ンジスタのコレクタ領域３５、DMOSトランジスタのドレ
イン領域３６を形成する。
【００２０】続いて図３に示すように、レジストマスク
１９を残したまま、ゲート電極１６側面と、ゲート電極
１８の一方の側面に形成されたサイドウォール３１をCD
E （Chemical Dry Etching）法等により除去する。この
際、ゲート電極１６、１８表面には薄膜の酸化膜２５が
形成されているため、この酸化膜２５がストッパーの役
目を果たし、ゲート電極側面に形成されたサイドウォー
ル３１のみを除去することができる。次に、レジストマ
スク１９とゲート電極１６、１８をマスクとして、領域
（Ａ）、（Ｃ）、（Ｄ）にＮ型不純物、例えばP を加速
電圧50keV 、ドーズ量1.2 ×10E14atoms・cm-2でイオン
注入し、NMOSトランジスタのLDD 構造３７、３８を形成
する。この際、先の工程にて形成されたNPN トランジス
タのコレクタ領域３５、DMOSトランジスタのドレイン領
域３６にもＮ型不純物のイオン注入が行われるが、トラ
ンジスタの動作特性に与える影響はほとんどない。尚、
本工程で形成したNPN トランジスタのコレクタ領域、DM
OSトランジスタのドレイン領域は、先の工程で形成した
各不純物領域と電気的に接続されるため同様の付号で示
している。
１９を残したまま、ゲート電極１６側面と、ゲート電極
１８の一方の側面に形成されたサイドウォール３１をCD
E （Chemical Dry Etching）法等により除去する。この
際、ゲート電極１６、１８表面には薄膜の酸化膜２５が
形成されているため、この酸化膜２５がストッパーの役
目を果たし、ゲート電極側面に形成されたサイドウォー
ル３１のみを除去することができる。次に、レジストマ
スク１９とゲート電極１６、１８をマスクとして、領域
（Ａ）、（Ｃ）、（Ｄ）にＮ型不純物、例えばP を加速
電圧50keV 、ドーズ量1.2 ×10E14atoms・cm-2でイオン
注入し、NMOSトランジスタのLDD 構造３７、３８を形成
する。この際、先の工程にて形成されたNPN トランジス
タのコレクタ領域３５、DMOSトランジスタのドレイン領
域３６にもＮ型不純物のイオン注入が行われるが、トラ
ンジスタの動作特性に与える影響はほとんどない。尚、
本工程で形成したNPN トランジスタのコレクタ領域、DM
OSトランジスタのドレイン領域は、先の工程で形成した
各不純物領域と電気的に接続されるため同様の付号で示
している。
【００２１】続いて図４に示すように、領域（Ｂ）乃至
（Ｄ）上に開口を有するレジストマスク４１を形成し、
これとゲート電極１７及びその側面に形成されたサイド
ウォール３１をマスクとして領域（Ｂ）乃至（Ｄ）にＰ
型不純物、例えばBF2 を加速電圧35keV 、ドーズ量5 ×
10E13atoms・cm-2でイオン注入し、PMOSトランジスタの
ドレイン領域４２、ソース領域４３、NPN トランジスタ
の外部ベース領域４４及びDMOSトランジスタのバックゲ
ート領域４５を形成する。
（Ｄ）上に開口を有するレジストマスク４１を形成し、
これとゲート電極１７及びその側面に形成されたサイド
ウォール３１をマスクとして領域（Ｂ）乃至（Ｄ）にＰ
型不純物、例えばBF2 を加速電圧35keV 、ドーズ量5 ×
10E13atoms・cm-2でイオン注入し、PMOSトランジスタの
ドレイン領域４２、ソース領域４３、NPN トランジスタ
の外部ベース領域４４及びDMOSトランジスタのバックゲ
ート領域４５を形成する。
【００２２】尚、PMOSトランジスタのLDD 構造を形成す
る場合には、ドレイン領域４２、ソース領域４３を形成
するためのイオン注入を行った後に、図３に示した工程
と同様に、ゲート電極１７側面に形成されたサイドウォ
ール３１を除去し、Ｐ型不純物をイオン注入することに
より形成することができる。この際、先の工程にて形成
されたNPN トランジスタの外部ベース領域４４、DMOSト
ランジスタのソース領域４５にもＰ型不純物のイオン注
入が行われるが、トランジスタの動作特性に与える影響
はほとんどない。
る場合には、ドレイン領域４２、ソース領域４３を形成
するためのイオン注入を行った後に、図３に示した工程
と同様に、ゲート電極１７側面に形成されたサイドウォ
ール３１を除去し、Ｐ型不純物をイオン注入することに
より形成することができる。この際、先の工程にて形成
されたNPN トランジスタの外部ベース領域４４、DMOSト
ランジスタのソース領域４５にもＰ型不純物のイオン注
入が行われるが、トランジスタの動作特性に与える影響
はほとんどない。
【００２３】続いて図示はしないが、レジストマスク４
１を除去した後、基板上に層間絶縁膜を形成し、この層
間絶縁膜に各トランジスタの不純物領域と電気的接続を
とるためのコンタクト孔を形成し、このコンタクト孔に
所定の導電膜を形成することにより電極を形成する。以
上により、同一基板上の隣接した領域にN チャネルMOSF
ET、P チャネルMOSFET、NPN バイポーラトランジスタ、
DMOSトランジスタの製造する工程が終了する。
１を除去した後、基板上に層間絶縁膜を形成し、この層
間絶縁膜に各トランジスタの不純物領域と電気的接続を
とるためのコンタクト孔を形成し、このコンタクト孔に
所定の導電膜を形成することにより電極を形成する。以
上により、同一基板上の隣接した領域にN チャネルMOSF
ET、P チャネルMOSFET、NPN バイポーラトランジスタ、
DMOSトランジスタの製造する工程が終了する。
【００２４】上記の実施の形態においては、CMOSトラン
ジスタとNPN トランジスタとＮ型のDMOSトランジスタの
形成工程について示したが、本発明はこの他、CMOSトラ
ンジスタとPNP トランジスタとP 型のDMOSトランジスタ
を形成する際、すなわち本発明の実施例に示した各トラ
ンジスタの導電型とは、全く逆の導電型のトランジスタ
を形成する際にも適用することができる。この場合、レ
ジストマスクの形成については、上記の実施の形態にて
示した工程と同様であり、基板に注入する不純物の導電
型のみが異なる。
ジスタとNPN トランジスタとＮ型のDMOSトランジスタの
形成工程について示したが、本発明はこの他、CMOSトラ
ンジスタとPNP トランジスタとP 型のDMOSトランジスタ
を形成する際、すなわち本発明の実施例に示した各トラ
ンジスタの導電型とは、全く逆の導電型のトランジスタ
を形成する際にも適用することができる。この場合、レ
ジストマスクの形成については、上記の実施の形態にて
示した工程と同様であり、基板に注入する不純物の導電
型のみが異なる。
【００２５】さらに上記の実施例においては、NMOSトラ
ンジスタのみLDD 構造を形成する場合について具体的に
示したが、トランジスタの仕様によってはこのLDD 構造
は必要がない場合もあり、その際はLDD 構造の形成に係
る各工程は省略される。またPMOSトランジスタについて
も同様である。すなわち本発明は、LDD 構造を形成する
場合及び形成しない場合の双方について、PMOSトランジ
スタ、NMOSトランジスタを製造する際のそれぞれに適用
できる。
ンジスタのみLDD 構造を形成する場合について具体的に
示したが、トランジスタの仕様によってはこのLDD 構造
は必要がない場合もあり、その際はLDD 構造の形成に係
る各工程は省略される。またPMOSトランジスタについて
も同様である。すなわち本発明は、LDD 構造を形成する
場合及び形成しない場合の双方について、PMOSトランジ
スタ、NMOSトランジスタを製造する際のそれぞれに適用
できる。
【００２６】またNMOSトランジスタにLDD 構造を形成し
ない場合には、図１で示した工程においては、図１で示
したレジストマスクと同様のマスクを用いて、NPN トラ
ンジスタのベース領域と、DMOSトランジスタのベース領
域を形成するためのイオン注入のみ行い、図２に示した
工程において、NMOSトランジスタのドレイン領域、ソー
ス領域、NPN トランジスタのコレクタ領域、エミッタ領
域、DMOSトランジスタのソース領域上に開口を有するレ
ジストマスクを形成し、これをマスクとしてＮ型の不純
物をイオン注入し、NMOSトランジスタのドレイン領域、
ソース領域、NPN トランジスタのコレクタ領域、エミッ
タ領域、DMOSトランジスタのソース領域を同一の工程に
て形成することもできる。
ない場合には、図１で示した工程においては、図１で示
したレジストマスクと同様のマスクを用いて、NPN トラ
ンジスタのベース領域と、DMOSトランジスタのベース領
域を形成するためのイオン注入のみ行い、図２に示した
工程において、NMOSトランジスタのドレイン領域、ソー
ス領域、NPN トランジスタのコレクタ領域、エミッタ領
域、DMOSトランジスタのソース領域上に開口を有するレ
ジストマスクを形成し、これをマスクとしてＮ型の不純
物をイオン注入し、NMOSトランジスタのドレイン領域、
ソース領域、NPN トランジスタのコレクタ領域、エミッ
タ領域、DMOSトランジスタのソース領域を同一の工程に
て形成することもできる。
【００２７】本発明においては上記の実施の形態におい
て示したように、（１）、NPN トランジスタのエミッタ
領域と内部ベース領域、DMOSトランジスタのベース領域
とソース領域を形成するためのイオン注入工程、
（２）、NMOSトランジスタのドレイン領域とソース領
域、NPN トランジスタのコレクタ領域、DMOSトランジス
タのドレイン領域を形成するためのイオン注入工程、
（３）、PMOSトランジスタのドレイン領域とソース領
域、NPN トランジスタの外部ベース領域、DMOSトランジ
スタのバックゲート領域を形成するためのイオン注入工
程を、それぞれ共有化することができる。
て示したように、（１）、NPN トランジスタのエミッタ
領域と内部ベース領域、DMOSトランジスタのベース領域
とソース領域を形成するためのイオン注入工程、
（２）、NMOSトランジスタのドレイン領域とソース領
域、NPN トランジスタのコレクタ領域、DMOSトランジス
タのドレイン領域を形成するためのイオン注入工程、
（３）、PMOSトランジスタのドレイン領域とソース領
域、NPN トランジスタの外部ベース領域、DMOSトランジ
スタのバックゲート領域を形成するためのイオン注入工
程を、それぞれ共有化することができる。
【００２８】このように、イオン注入の工程を共有化す
ることにより、イオン注入工程の回数を減少させること
ができ、イオン注入のためにマスクとして用いるレジス
トマスクの形成工程を削減することができる。例えば、
上記の実施の形態にて示した例においては、レジストマ
スクの形成工程は３回であり、製造工程に係るコストや
時間を従来の製造工程と比較して削減することができ
る。
ることにより、イオン注入工程の回数を減少させること
ができ、イオン注入のためにマスクとして用いるレジス
トマスクの形成工程を削減することができる。例えば、
上記の実施の形態にて示した例においては、レジストマ
スクの形成工程は３回であり、製造工程に係るコストや
時間を従来の製造工程と比較して削減することができ
る。
【００２９】
【発明の効果】本発明においては、（１）、NPN トラン
ジスタのエミッタ領域と内部ベース領域、DMOSトランジ
スタのベース領域とソース領域を形成するためのイオン
注入工程、（２）、NMOSトランジスタのドレイン領域と
ソース領域、NPN トランジスタのコレクタ領域、DMOSト
ランジスタのドレイン領域を形成するためのイオン注入
工程、（３）、PMOSトランジスタのドレイン領域とソー
ス領域、NPN トランジスタの外部ベース領域、DMOSトラ
ンジスタのバックゲート領域を形成するためのイオン注
入工程をそれぞれ共有化することにより、イオン注入の
際マスクとして用いるレジストマスクの形成工程を削減
することができる。よって、製造工程に係るコストや時
間を従来の製造工程と比較して削減することができる。
ジスタのエミッタ領域と内部ベース領域、DMOSトランジ
スタのベース領域とソース領域を形成するためのイオン
注入工程、（２）、NMOSトランジスタのドレイン領域と
ソース領域、NPN トランジスタのコレクタ領域、DMOSト
ランジスタのドレイン領域を形成するためのイオン注入
工程、（３）、PMOSトランジスタのドレイン領域とソー
ス領域、NPN トランジスタの外部ベース領域、DMOSトラ
ンジスタのバックゲート領域を形成するためのイオン注
入工程をそれぞれ共有化することにより、イオン注入の
際マスクとして用いるレジストマスクの形成工程を削減
することができる。よって、製造工程に係るコストや時
間を従来の製造工程と比較して削減することができる。
【図１】本発明の実施例の製造工程を説明する断面図。
【図２】本発明の実施例の製造工程を説明する断面図。
【図３】本発明の実施例の製造工程を説明する断面図。
【図４】本発明の実施例の製造工程を説明する断面図。
【図５】従来の製造工程を説明する断面図。
【図６】従来の製造工程を説明する断面図。
【図７】従来の製造工程を説明する断面図。
【図８】従来の製造工程を説明する断面図。
【図９】従来の製造工程を説明する断面図。
１１、１１１ Ｐ型半導体基板 １２、１３、１４、１１２、１１３、１１４ Ｎウェ
ル領域 １５、１１５ ゲート酸化膜 １６、１７、１８、１１６、１１７、１１８ ゲート
電極 １９、３２、４１、１１９、１３１、１４２、１６１
レジストマスク ２１、１２０ 内部ベース領域 ２２、１２１ ベース領域 ２３、１３２、１３３ エミッタ領域 ２４、３４、４３、１３５、１４４、１６３ ソース
領域 ２５ 酸化膜 ３１、１４１ サイドウォール ３３、３６、４２、１４３、１６２ ドレイン領域 ３５、１３２ コレクタ領域 ３７、３８、１５１、１５２ LDD 構造 ４４、１６４ 外部ベース領域 ４５、１６５ バックゲート領域
ル領域 １５、１１５ ゲート酸化膜 １６、１７、１８、１１６、１１７、１１８ ゲート
電極 １９、３２、４１、１１９、１３１、１４２、１６１
レジストマスク ２１、１２０ 内部ベース領域 ２２、１２１ ベース領域 ２３、１３２、１３３ エミッタ領域 ２４、３４、４３、１３５、１４４、１６３ ソース
領域 ２５ 酸化膜 ３１、１４１ サイドウォール ３３、３６、４２、１４３、１６２ ドレイン領域 ３５、１３２ コレクタ領域 ３７、３８、１５１、１５２ LDD 構造 ４４、１６４ 外部ベース領域 ４５、１６５ バックゲート領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06
Claims (3)
- 【請求項１】 互いに絶縁分離された第一導電型の第一
領域と第二導電型の第二乃至第四領域を有する半導体基
板を用意する工程と、 前記第一、第二、第四領域上に絶縁膜を介して第一乃至
第三電極を形成する工程と、 前記第三領域の第五領域上と前記第四領域の第六領域上
に開口を有する第一マスクを形成する工程と、 前記第一マスクと前記第三電極とをマスクとして前記半
導体基板に第一導電型不純物を導入する工程と、 前記第一マスクと前記第三電極とをマスクとして前記半
導体基板に第二導電型不純物を導入する工程と、 前記第一領域上と前記第三領域の第七領域上と前記第四
領域の第八領域上に開口を有する第二マスクを形成する
工程と、 前記第二マスクと前記第一電極と前記第三電極とをマス
クとして前記半導体基板に第二導電型不純物を導入する
工程と、 前記第二領域上と前記第三領域の第九領域上と前記第四
領域の第十領域上に開口を有する第三マスクを形成する
工程と、 前記第三マスクと前記第二電極とをマスクとして前記半
導体基板に第一導電型不純物を導入する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 互いに絶縁分離された第一導電型の第一
領域と第二導電型の第二乃至第四領域を有する半導体基
板を用意する工程と、 前記第一、第二、第四領域上に絶縁膜を介して第一乃至
第三電極を形成する工程と、 前記第三領域の第五領域上と前記第四領域の第六領域上
に開口を有する第一マスクを形成する工程と、 前記第一マスクと前記第三電極とをマスクとして前記半
導体基板に第一導電型不純物を導入する工程と、 前記第一領域上と前記第五領域上と前記第三領域の第七
領域上と前記第四領域の第八領域上に開口を有する第二
マスクを形成する工程と、 前記第二マスクと前記第一電極と前記第三電極とをマス
クとして前記半導体基板に第二導電型不純物を導入する
工程と、 前記第二領域上と前記第三領域の第九領域上と前記第四
領域の第十領域上に開口を有する第三マスクを形成する
工程と、 前記第三マスクと前記第二電極とをマスクとして前記半
導体基板に第一導電型不純物を導入する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 第一導電型半導体基板を用意する工程
と、第二導電型の第一ドレイン領域及び第一ソース領域
を有する第一MOS トランジスタ形成する工程と第一導電
型の第二ドレイン領域及び第二ソース領域を有する第二
MOS トランジスタを形成する工程と、第二導電型のコレ
クタ領域及びエミッタ領域と第一導電型の内部ベース領
域及び外部ベース領域とを有するバイポーラトランジス
タを形成する工程と、第二導電型の第三ドレイン領域及
び第三ソース領域と第一導電型のベース領域とバックゲ
ート領域とを有するDMOSトランジスタとを形成する工程
とを有する半導体装置の製造工程において、 前記内部ベース領域と前記ベース領域の各々の形成予定
領域上に開口を有する第一マスクを形成する工程と、 前記第一マスクをマスクとして前記半導体基板に第一導
電型不純物を導入し前記内部ベース領域と前記ベース領
域とを形成する工程と、 前記第一マスクをマスクとして前記半導体基板に第二導
電型不純物を導入し前記エミッタ領域と前記第三ソース
領域とを形成する工程と、 前記第一ドレイン領域と前記第一ソース領域と前記コレ
クタ領域と前記第三ドレイン領域の各々の形成予定領域
上に、開口を有する第二マスクを形成する工程と、 前記第二マスクをマスクとして前記半導体基板に第二導
電型不純物を導入し前記第一ドレイン領域と前記第一ソ
ース領域と前記コレクタ領域と前記第三ドレイン領域と
を形成する工程と、 前記第二ドレイン領域と前記第二ソース領域と前記外部
ベース領域と前記バックゲート領域の各々の形成予定領
域上に、開口を有する第三マスクを形成する工程と、 前記第三マスクをマスクとして前記半導体基板に第一導
電型不純物を導入し、前記第二ドレイン領域と前記第二
ソース領域と前記外部ベース領域と前記バックゲート領
域とを形成する工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22285295A JP3226252B2 (ja) | 1995-08-31 | 1995-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22285295A JP3226252B2 (ja) | 1995-08-31 | 1995-08-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969574A JPH0969574A (ja) | 1997-03-11 |
| JP3226252B2 true JP3226252B2 (ja) | 2001-11-05 |
Family
ID=16788915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22285295A Expired - Fee Related JP3226252B2 (ja) | 1995-08-31 | 1995-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226252B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4557360B2 (ja) * | 2000-04-03 | 2010-10-06 | キヤノン株式会社 | 画像形成装置及びそのモータ駆動制御回路 |
-
1995
- 1995-08-31 JP JP22285295A patent/JP3226252B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0969574A (ja) | 1997-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1084045A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2001118858A (ja) | 半導体装置 | |
| JPH0770703B2 (ja) | 電荷転送デバイスを含む半導体装置およびその製造方法 | |
| JP2001332634A (ja) | 半導体装置の製造方法 | |
| JP3226252B2 (ja) | 半導体装置の製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JP2993784B2 (ja) | 半導体装置及びその製造方法 | |
| JP3248305B2 (ja) | ＢｉＣＭＯＳ半導体装置の製造方法 | |
| JP2573319B2 (ja) | 半導体装置の製造方法 | |
| JP3138263B2 (ja) | 半導体装置の製造方法 | |
| JPH056961A (ja) | 半導体装置の製造方法 | |
| JPH07254645A (ja) | 半導体装置の製造方法 | |
| JPH09162301A (ja) | 半導体装置とその製造方法 | |
| JP3216110B2 (ja) | 相補型半導体装置の製造方法 | |
| JP2633525B2 (ja) | 半導体装置の製造方法 | |
| JPH09260590A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100265351B1 (ko) | 씨모스 트랜지스터 및 그 제조 방법 | |
| KR100207547B1 (ko) | 씨모스 제조방법 | |
| JP3128255B2 (ja) | ＢｉＣＭＯＳ型半導体装置の製造方法 | |
| KR19990057380A (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| KR0131741B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JPH10335485A (ja) | 半導体装置及びその製造方法 | |
| JP3918696B2 (ja) | 半導体装置の製造方法 | |
| JPH06232352A (ja) | 半導体装置の製造方法 | |
| JPH0243348B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070831 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080831 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |