JP2635809B2 - 半導体装置及びその製造方法 - Google Patents
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は同一半導体基板上に、絶縁ゲート・トランジ
スタでそれぞれ形成したアナログ素子部及びデジタル素
子部を備えて構成した半導体装置及びその製造方法に関
する。
スタでそれぞれ形成したアナログ素子部及びデジタル素
子部を備えて構成した半導体装置及びその製造方法に関
する。
（従来の技術） 周知の通り、絶縁ゲート半導体技術（以下MOS技術と
略記する）、特に相補型絶縁ゲート半導体（以下CMOSと
略記する）技術あるいはＮチャネル型絶縁ゲート・トラ
ンジスタ（NMOSトランジスタ）技術は、現在のシリコン
デバイスの主流の技術であり、微細化の進展にともない
高集積化や高速化が進み各種機器に多く採用されてい
る。そしてこれらの進展は主にデジタル回路、デジタル
IC等のデジタル動作を行うものにおけるものである。そ
して微細化に伴ないそれらの回路で使用される電源電圧
の低電圧化も進んでいる。
略記する）、特に相補型絶縁ゲート半導体（以下CMOSと
略記する）技術あるいはＮチャネル型絶縁ゲート・トラ
ンジスタ（NMOSトランジスタ）技術は、現在のシリコン
デバイスの主流の技術であり、微細化の進展にともない
高集積化や高速化が進み各種機器に多く採用されてい
る。そしてこれらの進展は主にデジタル回路、デジタル
IC等のデジタル動作を行うものにおけるものである。そ
して微細化に伴ないそれらの回路で使用される電源電圧
の低電圧化も進んでいる。
またCMOSの特徴である低消費電力という点を生かし、
アナログ回路、アナログIC等のアナログ動作を行う部分
をMOS技術で形成して製品化することが進められるよう
になってきている。
アナログ回路、アナログIC等のアナログ動作を行う部分
をMOS技術で形成して製品化することが進められるよう
になってきている。
そこで以下に例えば同一チップ上にCMOSでアナログ素
子部及びデジタル素子部を形成した半導体装置の一つに
ついて、図面を参照して説明する。
子部及びデジタル素子部を形成した半導体装置の一つに
ついて、図面を参照して説明する。
第４図は断面図で、図中の右側にアナログ素子部１の
Ｎチャネル型MOSトランジスタ２とＰチャネル型MOSトラ
ンジスタ３が、また左側にデジタル素子部４のＮチャネ
ル型MOSトランジスタ５とＰチャネル型MOSトランジスタ
６が形成されている。
Ｎチャネル型MOSトランジスタ２とＰチャネル型MOSトラ
ンジスタ３が、また左側にデジタル素子部４のＮチャネ
ル型MOSトランジスタ５とＰチャネル型MOSトランジスタ
６が形成されている。
７はＰ形シリコン基板、８はシリコン基板７内に設け
られたＮウェル拡散層、９はシリコン基板７上に各離間
して設けられたフィールド酸化膜、10はフィールド酸化
膜９に沿って形成されたP-反転防止層、11は各フィール
ド酸化膜９間のシリコン基板７の上部に形成されたN+拡
散層、12は各フィールド酸化膜９間のＮウェル拡散層８
の上部に形成されたP+拡散層、13は各拡散層11,12とシ
リコン基板７の上及びフィールド酸化膜９上に形成され
たほう素−りんけい酸ガラス膜（以下BPSG膜と略記す
る）、14はシリコン基板１上のBPSG膜13内に設けられゲ
ートを形成するN+ポリシリコン膜、15はAl配線である。
られたＮウェル拡散層、９はシリコン基板７上に各離間
して設けられたフィールド酸化膜、10はフィールド酸化
膜９に沿って形成されたP-反転防止層、11は各フィール
ド酸化膜９間のシリコン基板７の上部に形成されたN+拡
散層、12は各フィールド酸化膜９間のＮウェル拡散層８
の上部に形成されたP+拡散層、13は各拡散層11,12とシ
リコン基板７の上及びフィールド酸化膜９上に形成され
たほう素−りんけい酸ガラス膜（以下BPSG膜と略記す
る）、14はシリコン基板１上のBPSG膜13内に設けられゲ
ートを形成するN+ポリシリコン膜、15はAl配線である。
このようにCMOS技術でアナログ素子部１及びデジタル
素子部４を同一チップ上に形成する場合には、チップの
周辺部分にアナログ素子部１を設け、コア部分により稠
密なデジタル素子部４を設けることになる。
素子部４を同一チップ上に形成する場合には、チップの
周辺部分にアナログ素子部１を設け、コア部分により稠
密なデジタル素子部４を設けることになる。
デジタル素子部４は高速化、高集積化を目指し、ゲー
ト酸化膜を含めた微細化が急激に進んでいて、数千〜１
万数千ゲートの大規模デジタル回路が形成される。
ト酸化膜を含めた微細化が急激に進んでいて、数千〜１
万数千ゲートの大規模デジタル回路が形成される。
そして通常デジタル素子部４が微細化した構造を取っ
ているため、アナログ素子部１をデジタル素子部４に先
駆けて形成する。またCMOS技術でアナログ回路あるいは
アナログIC等のアナログ素子部１を構成しようとする
と、例えばインバータ動作を考えたとき、動作させるこ
との出来る特性曲線上の直線（アナログ）領域が少な
く、そのため電源として低電圧電源（5V）を採用すると
動作マージンを大きくとることができなくなってしま
う。したがってゲート酸化膜厚を厚くし、表面濃度を下
げて９〜10Vの高電圧電源を採用することになる。
ているため、アナログ素子部１をデジタル素子部４に先
駆けて形成する。またCMOS技術でアナログ回路あるいは
アナログIC等のアナログ素子部１を構成しようとする
と、例えばインバータ動作を考えたとき、動作させるこ
との出来る特性曲線上の直線（アナログ）領域が少な
く、そのため電源として低電圧電源（5V）を採用すると
動作マージンを大きくとることができなくなってしま
う。したがってゲート酸化膜厚を厚くし、表面濃度を下
げて９〜10Vの高電圧電源を採用することになる。
さらにまたアナログ素子部１を形成した後にデジタル
素子部４を形成するため、デジタル素子部４の形成時の
酸化膜エッチングや熱処理等の加工工程での種々の処理
により、電気的に弱い部分Ａが発生する。そのためリー
ク電流が増えるとかゲート耐圧が低下するなどして、歩
留や信頼性の両面で余裕が少なくなる問題が生じる。
素子部４を形成するため、デジタル素子部４の形成時の
酸化膜エッチングや熱処理等の加工工程での種々の処理
により、電気的に弱い部分Ａが発生する。そのためリー
ク電流が増えるとかゲート耐圧が低下するなどして、歩
留や信頼性の両面で余裕が少なくなる問題が生じる。
（発明が解決しようとする課題） 上記のような状況に鑑みて本発明はなされたもので、
その目的とするところは同一の半導体基板上に、絶縁ゲ
ート・トランジスタでそれぞれ形成したアナログ素子部
及びデジタル素子部を備えて構成しながら、アナログ素
子部の歩留や信頼性を維持し、デジタル素子部の性能や
歩留あるいは信頼性を確保した半導体装置及びその製造
方法を提供することにある。
その目的とするところは同一の半導体基板上に、絶縁ゲ
ート・トランジスタでそれぞれ形成したアナログ素子部
及びデジタル素子部を備えて構成しながら、アナログ素
子部の歩留や信頼性を維持し、デジタル素子部の性能や
歩留あるいは信頼性を確保した半導体装置及びその製造
方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体装置及びその製造方法は、同一半導体
基板上に絶縁ゲート・トランジスタによるアナログ素子
部及びデジタル素子部を形成して成るものにおいて、ア
ナログ素子部のゲート絶縁膜を少なくともシリコン窒化
膜と第１のシリコン酸化膜とで構成し、デジタル素子部
のゲート絶縁膜を第２のシリコン酸化膜で構成して成
り、かつアナログ素子部のゲート絶縁膜の膜厚がデジタ
ル素子部のゲート絶縁膜の膜厚より厚く、また前記第１
のシリコン酸化膜の膜厚より前記第２のシリコン酸化膜
の膜厚が薄いことを特徴とするものであり、さらにまた
第１のシリコン酸化膜の膜厚が50nm以上であることを特
徴とし、 そして半導体基板上の絶縁ゲート・トランジスタによ
るアナログ素子部及びデジタル素子部を形成する部分に
第１のシリコン酸化膜を形成し、この第１のシリコン酸
化膜上に連続してシリコン窒化膜を形成する工程と、こ
の工程に続いて前記デジタル素子部を形成する部分のシ
リコン窒化膜を除去し、残ったシリコン窒化膜をマスク
としてデジタル素子部を形成する部分の第１のシリコン
酸化膜を除去する工程と、各膜を除去した前記デジタル
素子部を形成する部分に第２のシリコン酸化膜を形成す
る工程とを備えてなることを特徴とする方法であり、 また半導体基板上の絶縁ゲート・トランジスタによる
アナログ素子部及びデジタル素子部を形成する部分に第
１のシリコン酸化膜を形成し、この第１のシリコン酸化
膜上に連続してシリコン窒化膜を形成する工程と、この
工程に続いてデジタル素子部を形成する部分のシリコン
窒化膜を除去し、残ったシリコン窒化膜をマスクとして
デジタル素子部を形成する部分の第１のシリコン酸化膜
を除去する工程と、各膜を除去したデジタル素子部を形
成する部分に第２のシリコン酸化膜を形成する工程と、
シリコン窒化膜及び第２のシリコン酸化膜上にゲート電
極の形成膜を形成する工程と、積層したゲート電極の形
成膜，シリコン窒化膜，第１のシリコン酸化膜，第２の
シリコン酸化膜を同一マスクでエッチングして、アナロ
グ素子部及びデジタル素子部のゲート電極及びゲート絶
縁膜を形成する工程とを備えてなることを特徴とする方
法である。
基板上に絶縁ゲート・トランジスタによるアナログ素子
部及びデジタル素子部を形成して成るものにおいて、ア
ナログ素子部のゲート絶縁膜を少なくともシリコン窒化
膜と第１のシリコン酸化膜とで構成し、デジタル素子部
のゲート絶縁膜を第２のシリコン酸化膜で構成して成
り、かつアナログ素子部のゲート絶縁膜の膜厚がデジタ
ル素子部のゲート絶縁膜の膜厚より厚く、また前記第１
のシリコン酸化膜の膜厚より前記第２のシリコン酸化膜
の膜厚が薄いことを特徴とするものであり、さらにまた
第１のシリコン酸化膜の膜厚が50nm以上であることを特
徴とし、 そして半導体基板上の絶縁ゲート・トランジスタによ
るアナログ素子部及びデジタル素子部を形成する部分に
第１のシリコン酸化膜を形成し、この第１のシリコン酸
化膜上に連続してシリコン窒化膜を形成する工程と、こ
の工程に続いて前記デジタル素子部を形成する部分のシ
リコン窒化膜を除去し、残ったシリコン窒化膜をマスク
としてデジタル素子部を形成する部分の第１のシリコン
酸化膜を除去する工程と、各膜を除去した前記デジタル
素子部を形成する部分に第２のシリコン酸化膜を形成す
る工程とを備えてなることを特徴とする方法であり、 また半導体基板上の絶縁ゲート・トランジスタによる
アナログ素子部及びデジタル素子部を形成する部分に第
１のシリコン酸化膜を形成し、この第１のシリコン酸化
膜上に連続してシリコン窒化膜を形成する工程と、この
工程に続いてデジタル素子部を形成する部分のシリコン
窒化膜を除去し、残ったシリコン窒化膜をマスクとして
デジタル素子部を形成する部分の第１のシリコン酸化膜
を除去する工程と、各膜を除去したデジタル素子部を形
成する部分に第２のシリコン酸化膜を形成する工程と、
シリコン窒化膜及び第２のシリコン酸化膜上にゲート電
極の形成膜を形成する工程と、積層したゲート電極の形
成膜，シリコン窒化膜，第１のシリコン酸化膜，第２の
シリコン酸化膜を同一マスクでエッチングして、アナロ
グ素子部及びデジタル素子部のゲート電極及びゲート絶
縁膜を形成する工程とを備えてなることを特徴とする方
法である。
（作用） 上記のように構成された半導体装置及びその製造方法
は、アナログ素子部とデジタル素子部のゲート絶縁膜及
びゲート電極を同一工程の中で形成するため、製造工程
が簡単かつ容易に行えるものとなり、デジタル素子部の
後加工がなくなってアナログ素子部のゲート部に電気的
に弱い部分ができず、膜厚もデジタル素子部のゲート絶
縁膜より厚いものとすることができる。そして高電圧の
電源の採用を容易にし、動作マージンを大きく取ること
ができる。その結果、アナログ素子部の歩留や信頼性を
維持し、デジタル素子部の性能や歩留あるいは信頼性を
確保することができる。
は、アナログ素子部とデジタル素子部のゲート絶縁膜及
びゲート電極を同一工程の中で形成するため、製造工程
が簡単かつ容易に行えるものとなり、デジタル素子部の
後加工がなくなってアナログ素子部のゲート部に電気的
に弱い部分ができず、膜厚もデジタル素子部のゲート絶
縁膜より厚いものとすることができる。そして高電圧の
電源の採用を容易にし、動作マージンを大きく取ること
ができる。その結果、アナログ素子部の歩留や信頼性を
維持し、デジタル素子部の性能や歩留あるいは信頼性を
確保することができる。
（実施例） 以下、本発明の実施例を第１図および第３図を参照し
て説明する。尚、従来と同一部分には同一符号を付して
説明を省略し、従来と異なる構成について説明する。
て説明する。尚、従来と同一部分には同一符号を付して
説明を省略し、従来と異なる構成について説明する。
第１図（ａ）ないし（ｄ）は、本発明の第１の実施例
の半導体装置の製造方法を示す工程図である。
の半導体装置の製造方法を示す工程図である。
すなわち第１図（ｄ）は、第４図の従来例に対応する
本発明の第１の実施例の半導体装置で、アナログ素子部
１のゲート絶縁膜は膜厚70nmの第１のシリコン酸化膜16
と、同じく膜厚70nmのシリコン窒化膜17とで構成されて
いる。またデジタル素子部４のゲート絶縁膜は膜厚45nm
の第２のシリコン酸化膜18で構成されている。
本発明の第１の実施例の半導体装置で、アナログ素子部
１のゲート絶縁膜は膜厚70nmの第１のシリコン酸化膜16
と、同じく膜厚70nmのシリコン窒化膜17とで構成されて
いる。またデジタル素子部４のゲート絶縁膜は膜厚45nm
の第２のシリコン酸化膜18で構成されている。
そしてこのように構成された半導体装置の製造は、以
下のように行われる。尚、製造工程中で詳述しない部分
については公知の手段を用いる。
下のように行われる。尚、製造工程中で詳述しない部分
については公知の手段を用いる。
まず第１図（ａ）において、抵抗率が約20ΩcmのＰ形
シリコン基板７の上面を酸化し、形成された酸化膜のＰ
チャネル型MOSトランジスタ3,6の形成予定部分に開口部
を形成する。そしてこの開口部に、1200℃で燐を熱拡散
してＮウェル拡散層８を形成し、シリコン基板７及びＮ
ウェル拡散層８の上面の酸化膜を除去する。
シリコン基板７の上面を酸化し、形成された酸化膜のＰ
チャネル型MOSトランジスタ3,6の形成予定部分に開口部
を形成する。そしてこの開口部に、1200℃で燐を熱拡散
してＮウェル拡散層８を形成し、シリコン基板７及びＮ
ウェル拡散層８の上面の酸化膜を除去する。
つづいて一般的な素子分離法の一つである例えばシリ
コン窒化膜を酸化マスクに使用する選択酸化方法によ
り、フィールド酸化膜９と、このフィールド酸化膜９の
直下でＮウェル拡散層８の領域以外の部分にP-反転防止
層10を形成する。
コン窒化膜を酸化マスクに使用する選択酸化方法によ
り、フィールド酸化膜９と、このフィールド酸化膜９の
直下でＮウェル拡散層８の領域以外の部分にP-反転防止
層10を形成する。
その後、フィールド酸化膜９等が形成されたシリコン
基板７の上面に、950℃のHCl/O2の雰囲気にて膜厚70nm
の第１のシリコン酸化膜16を形成し、さらにその上に連
続して膜厚70nmのシリコン窒化膜17を形成する。
基板７の上面に、950℃のHCl/O2の雰囲気にて膜厚70nm
の第１のシリコン酸化膜16を形成し、さらにその上に連
続して膜厚70nmのシリコン窒化膜17を形成する。
そしてデジタル素子部４を形成する部分のシリコン窒
化膜17のみを選択的に除去する。
化膜17のみを選択的に除去する。
次に同図（ｂ）において、シリコン窒化膜17をマスク
にしてデジタル素子部４を形成する部分の第１のシリコ
ン酸化膜16を除去する。
にしてデジタル素子部４を形成する部分の第１のシリコ
ン酸化膜16を除去する。
つづいて第１のシリコン酸化膜16を除去したデジタル
素子部４を形成する部分に、950℃のHCl/O2の雰囲気に
て膜厚45nmの第２のシリコン酸化膜18を形成し、アナロ
グ素子部１及びデジタル素子部４にしきい値電圧（Vt
h）の制御用として各々レジストブロックにてボロンイ
ンプラを行う。
素子部４を形成する部分に、950℃のHCl/O2の雰囲気に
て膜厚45nmの第２のシリコン酸化膜18を形成し、アナロ
グ素子部１及びデジタル素子部４にしきい値電圧（Vt
h）の制御用として各々レジストブロックにてボロンイ
ンプラを行う。
そして上記各形成したシリコン基板７の上面にアンド
ープ多結晶シリコン膜を膜厚400nm堆積させた後、950℃
にて燐拡散してN+ポリシリコン膜14を形成する。
ープ多結晶シリコン膜を膜厚400nm堆積させた後、950℃
にて燐拡散してN+ポリシリコン膜14を形成する。
また同図（ｃ）において、フォトレジストをマスクに
してゲート部分のN+ポリシリコン膜14のパターン形成を
行い、さらに反応性イオンエッチング法（以下RIE法と
略記する）によりシリコン窒化膜17と第１のシリコン酸
化膜16及び第２のシリコン酸化膜18をエッチングする。
これによってアナログ素子部１とデジタル素子部４のゲ
ート電極及びゲート絶縁膜を同時に形成する。
してゲート部分のN+ポリシリコン膜14のパターン形成を
行い、さらに反応性イオンエッチング法（以下RIE法と
略記する）によりシリコン窒化膜17と第１のシリコン酸
化膜16及び第２のシリコン酸化膜18をエッチングする。
これによってアナログ素子部１とデジタル素子部４のゲ
ート電極及びゲート絶縁膜を同時に形成する。
そして同図（ｄ）において、露出したシリコン基板７
上面のＮチャネル型MOSトランジスタ2,5のソース・ドレ
イン領域にレジスタをマスクにしてひ素インプラを行
い、その後900℃のO2の雰囲気で後酸化を行う。またＰ
チャネル型MOSトランジスタ3,6のソース・ドレイン領域
にレジストをマスクにしてボロンインプラを行う。次に
化学気相成長法（CVD法）によってBPSG膜13を上記各形
成したシリコン基板７の上面に連続的に堆積し、950℃
にて燐ゲッター処理を実施する。これによりひ素及びボ
ロンインプラを行って形成された高濃度インプラ層は活
性化し、N+拡散層11及びP+拡散層12になる。
上面のＮチャネル型MOSトランジスタ2,5のソース・ドレ
イン領域にレジスタをマスクにしてひ素インプラを行
い、その後900℃のO2の雰囲気で後酸化を行う。またＰ
チャネル型MOSトランジスタ3,6のソース・ドレイン領域
にレジストをマスクにしてボロンインプラを行う。次に
化学気相成長法（CVD法）によってBPSG膜13を上記各形
成したシリコン基板７の上面に連続的に堆積し、950℃
にて燐ゲッター処理を実施する。これによりひ素及びボ
ロンインプラを行って形成された高濃度インプラ層は活
性化し、N+拡散層11及びP+拡散層12になる。
つづいてレジストをマスクにしてRIE法によりBPSG膜1
3をエッチングし、N+拡散層11及びP+拡散層12等の上面
にコンタクトホールを開口する。
3をエッチングし、N+拡散層11及びP+拡散層12等の上面
にコンタクトホールを開口する。
その後、コンタクトホールやBPSG膜13の上等に金属化
合物による電極及び配線を形成するためにAl−Si（1.2
％）のスパッター及びパターニングを実施し、さらに45
0℃のN2/H2のホーミングガス雰囲気中で約15分間にわた
りAlシンター処理を行って活性化させ、Al配線15を形成
する。
合物による電極及び配線を形成するためにAl−Si（1.2
％）のスパッター及びパターニングを実施し、さらに45
0℃のN2/H2のホーミングガス雰囲気中で約15分間にわた
りAlシンター処理を行って活性化させ、Al配線15を形成
する。
以上の工程を経て本発明の第１の実施例が構成され
る。そして本実施例ではアナログ素子部１及びデジタル
素子部４を同時に形成していくことができるため製造が
容易となる。さらに従来はデジタル素子部４の形成時、
即ち酸化膜エッチングや熱処理等の種々の処理時にアナ
ログ素子部１に生じた電気的に弱い部分の発生が無くな
り、その結果、リーク電流が増えるとがゲート耐圧が低
下することなどがなくなり、歩留や信頼性の両面で余裕
を大きくとることができる。
る。そして本実施例ではアナログ素子部１及びデジタル
素子部４を同時に形成していくことができるため製造が
容易となる。さらに従来はデジタル素子部４の形成時、
即ち酸化膜エッチングや熱処理等の種々の処理時にアナ
ログ素子部１に生じた電気的に弱い部分の発生が無くな
り、その結果、リーク電流が増えるとがゲート耐圧が低
下することなどがなくなり、歩留や信頼性の両面で余裕
を大きくとることができる。
またアナログ素子部１のゲート絶縁膜を第１のシリコ
ン酸化膜16とシリコン窒化膜17とで膜厚を厚く構成し、
９〜10Vの高電圧電源の採用を容易にし、動作マージン
を大きく取ることができる。またさらにデジタル素子部
４の形成に当たってもアナログ素子部１への影響を特に
考慮する必要がなくなり、高集積化及び高速化を歩留や
信頼性を低下させることなく行うことができる。
ン酸化膜16とシリコン窒化膜17とで膜厚を厚く構成し、
９〜10Vの高電圧電源の採用を容易にし、動作マージン
を大きく取ることができる。またさらにデジタル素子部
４の形成に当たってもアナログ素子部１への影響を特に
考慮する必要がなくなり、高集積化及び高速化を歩留や
信頼性を低下させることなく行うことができる。
なお、アナログ素子部１の第１のシリコン酸化膜16の
膜厚を70nmとしたが、50nm以上としても上記と同様の効
果が得られた。しかし、膜厚が50nm未満では、例えば増
幅回路を構成しアナログ動作を行った場合には十分な性
能が得られなかった。
膜厚を70nmとしたが、50nm以上としても上記と同様の効
果が得られた。しかし、膜厚が50nm未満では、例えば増
幅回路を構成しアナログ動作を行った場合には十分な性
能が得られなかった。
次に本発明の第２の実施例について説明する。
第２図は本実施例の半導体装置を示す断面図である。
本実施例は、第１の実施例に対しアナログ素子部１のゲ
ート絶縁膜の構成が異なっており、そのゲート絶縁膜は
第１のシリコン酸化膜16とシリコン窒化膜17、そして膜
厚の薄い第３のシリコン酸化膜19とで構成されている。
本実施例は、第１の実施例に対しアナログ素子部１のゲ
ート絶縁膜の構成が異なっており、そのゲート絶縁膜は
第１のシリコン酸化膜16とシリコン窒化膜17、そして膜
厚の薄い第３のシリコン酸化膜19とで構成されている。
そしてその製造は、上記した第１の実施例の製造工程
を示す第１図（ｂ）において、シリコン窒化膜17をマス
クにしてデジタル素子部４を形成する部分の第１のシリ
コン酸化膜16を除去する。つづいて、第１のシリコン酸
化膜16を除去した部分に膜厚45nmの第２のシリコン酸化
膜18を形成すると同時にシリコン窒化膜17上に膜厚の薄
い第３のシリコン酸化膜19を形成する。その後は第１の
実施例と同様の工程を経て本実施例を形成する。
を示す第１図（ｂ）において、シリコン窒化膜17をマス
クにしてデジタル素子部４を形成する部分の第１のシリ
コン酸化膜16を除去する。つづいて、第１のシリコン酸
化膜16を除去した部分に膜厚45nmの第２のシリコン酸化
膜18を形成すると同時にシリコン窒化膜17上に膜厚の薄
い第３のシリコン酸化膜19を形成する。その後は第１の
実施例と同様の工程を経て本実施例を形成する。
本実施例においては、第１の実施例と同じ効果が得ら
れると共に、製造工程において第２のシリコン酸化膜18
を形成する時にデジタル素子部４のみに形成させるため
の手段を取らなくて良いほか、アナログ素子部１のゲー
ト絶縁膜の膜厚を第３のシリコン酸化膜19を加えてより
厚いものとすることができる。
れると共に、製造工程において第２のシリコン酸化膜18
を形成する時にデジタル素子部４のみに形成させるため
の手段を取らなくて良いほか、アナログ素子部１のゲー
ト絶縁膜の膜厚を第３のシリコン酸化膜19を加えてより
厚いものとすることができる。
さらに本発明の第３の実施例について説明する。
第３図は本実施例の半導体装置を示す断面図である。
本実施例は、第１の実施例に対しアナログ素子部１のＮ
チャネル型MOSトランジスタ２及びＰチャネル型MOSトラ
ンジスタ３のソース・ドレインに、各々のN+拡散層11及
びP+拡散層12に隣接してN-拡散層20及びP-拡散層21を設
けている点が異なる。
本実施例は、第１の実施例に対しアナログ素子部１のＮ
チャネル型MOSトランジスタ２及びＰチャネル型MOSトラ
ンジスタ３のソース・ドレインに、各々のN+拡散層11及
びP+拡散層12に隣接してN-拡散層20及びP-拡散層21を設
けている点が異なる。
本実施例においても、第１の実施例と同じ効果が得ら
れると共に、シリコン基板７からゲートへのホットキャ
リアーの注入を緩和することができて、より信頼性の高
いものにすることができ、アナログ素子部１の電源電圧
を高くすることができる。
れると共に、シリコン基板７からゲートへのホットキャ
リアーの注入を緩和することができて、より信頼性の高
いものにすることができ、アナログ素子部１の電源電圧
を高くすることができる。
尚、上記の各実施例においてはゲート電極の形成にN+
ポリシリコン膜14を用いているが、高融点金属けい化物
や高融点金属けい化物とN+ポリシリコン膜とを組合わせ
たもの等でもよく、その他本発明は上記した構成に限定
されるものではなく要旨を逸脱しない範囲内で適宜変更
して実施し得るものである。
ポリシリコン膜14を用いているが、高融点金属けい化物
や高融点金属けい化物とN+ポリシリコン膜とを組合わせ
たもの等でもよく、その他本発明は上記した構成に限定
されるものではなく要旨を逸脱しない範囲内で適宜変更
して実施し得るものである。
［発明の効果］ 以上の説明から明らかなように、本発明は、まずアナ
ログ素子部のゲート絶縁膜を形成する第１のシリコン酸
化膜及びシリコン窒化膜をデジタル素子部を含む半導体
基板上に形成し、続いてデジタル素子部についてはシリ
コン窒化膜を除去し、さらに残ったシリコン窒化膜をマ
スクとしてデジタル素子部の第１のシリコン酸化膜を除
去し、その後デジタル素子部についてゲート絶縁膜を形
成する第２のシリコン酸化膜を形成する方法を取り、そ
してアナログ素子部のゲート絶縁膜を少なくともシリコ
ン窒化膜と第１のシリコン酸化膜とで構成し、デジタル
素子部のゲート絶縁膜を第２のシリコン酸化膜で構成
し、なおかつアナログ素子部のゲート絶縁膜の膜厚がデ
ジタル素子部のゲート絶縁膜の膜厚より厚いものとする
構成としたことにより、同一の半導体基板上に、絶縁ゲ
ート・トランジスタでそれぞれ形成したアナログ素子部
及びデジタル素子部を備えて構成しながら、アナログ素
子部の歩留や信頼性を維持し、デジタル素子部の性能や
歩留あるいは信頼性を確保することができるという効果
が得られる。
ログ素子部のゲート絶縁膜を形成する第１のシリコン酸
化膜及びシリコン窒化膜をデジタル素子部を含む半導体
基板上に形成し、続いてデジタル素子部についてはシリ
コン窒化膜を除去し、さらに残ったシリコン窒化膜をマ
スクとしてデジタル素子部の第１のシリコン酸化膜を除
去し、その後デジタル素子部についてゲート絶縁膜を形
成する第２のシリコン酸化膜を形成する方法を取り、そ
してアナログ素子部のゲート絶縁膜を少なくともシリコ
ン窒化膜と第１のシリコン酸化膜とで構成し、デジタル
素子部のゲート絶縁膜を第２のシリコン酸化膜で構成
し、なおかつアナログ素子部のゲート絶縁膜の膜厚がデ
ジタル素子部のゲート絶縁膜の膜厚より厚いものとする
構成としたことにより、同一の半導体基板上に、絶縁ゲ
ート・トランジスタでそれぞれ形成したアナログ素子部
及びデジタル素子部を備えて構成しながら、アナログ素
子部の歩留や信頼性を維持し、デジタル素子部の性能や
歩留あるいは信頼性を確保することができるという効果
が得られる。
第１図は本発明の第１の実施例に係わる半導体装置の製
造方法を示す工程図、第２図は本発明の第２の実施例に
係わる半導体装置を示す断面図、第３図は本発明の第３
の実施例に係わる半導体装置を示す断面図、第４図は従
来の半導体装置を示す断面図である。 １……アナログ素子部、４……デジタル素子部、 ７……シリコン基板、16……第１のシリコン酸化膜、 17……シリコン窒化膜、 18……第２のシリコン酸化膜。
造方法を示す工程図、第２図は本発明の第２の実施例に
係わる半導体装置を示す断面図、第３図は本発明の第３
の実施例に係わる半導体装置を示す断面図、第４図は従
来の半導体装置を示す断面図である。 １……アナログ素子部、４……デジタル素子部、 ７……シリコン基板、16……第１のシリコン酸化膜、 17……シリコン窒化膜、 18……第２のシリコン酸化膜。
Claims (4)
- 【請求項１】同一半導体基板上に絶縁ゲート・トランジ
スタによるアナログ素子部及びデジタル素子部を形成し
て成るものにおいて、前記アナログ素子部のゲート絶縁
膜を少なくともシリコン窒化膜と第１のシリコン酸化膜
とで構成し、前記デジタル素子部のゲート絶縁膜を第２
のシリコン酸化膜で構成して成り、かつ前記アナログ素
子部のゲート絶縁膜の膜厚が前記デジタル素子部のゲー
ト絶縁膜の膜厚より厚く、また前記第１のシリコン酸化
膜の膜厚より前記第２のシリコン酸化膜の膜厚が薄いこ
とを特徴とする半導体装置。 - 【請求項２】第１のシリコン酸化膜の膜厚が50nm以上で
あることを特徴とする請求項１記載の半導体装置。 - 【請求項３】半導体基板上の絶縁ゲート・トランジスタ
によるアナログ素子部及びデジタル素子部を形成する部
分に第１のシリコン酸化膜を形成し、この第１のシリコ
ン酸化膜上に連続してシリコン窒化膜を形成する工程
と、 この工程に続いて前記デジタル素子部を形成する部分の
前記シリコン窒化膜を除去し、残ったシリコン窒化膜を
マスクとして前記デジタル素子部を形成する部分の第１
のシリコン酸化膜を除去する工程と、 前記各膜を除去した前記デジタル素子部を形成する部分
に第２のシリコン酸化膜を形成する工程とを備えてなる
ことを特徴とする半導体装置の製造方法。 - 【請求項４】半導体基板上の絶縁ゲート・トランジスタ
によるアナログ素子部及びデジタル素子部を形成する部
分に第１のシリコン酸化膜を形成し、この第１のシリコ
ン酸化膜上に連続してシリコン窒化膜を形成する工程
と、 この工程に続いて前記デジタル素子部を形成する部分の
前記シリコン窒化膜を除去し、残ったシリコン窒化膜を
マスクとして前記デジタル素子部を形成する部分の第１
のシリコン酸化膜を除去する工程と、 前記各膜を除去した前記デジタル素子部を形成する部分
に第２のシリコン酸化膜を形成する工程と、 前記シリコン窒化膜及び第２のシリコン酸化膜上にゲー
ト電極の形成膜を形成する工程と、 積層した前記ゲート電極の形成膜，シリコン窒化膜，第
１のシリコン酸化膜，第２のシリコン酸化膜を同一マス
クでエッチングして、前記アナログ素子部及びデジタル
素子部のゲート電極及びゲート絶縁膜を形成する工程と
を備えてなることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242269A JP2635809B2 (ja) | 1990-09-12 | 1990-09-12 | 半導体装置及びその製造方法 |
| US07/755,784 US5241208A (en) | 1990-09-12 | 1991-09-06 | Semiconductor device comprising an analogue element and a digital element |
| KR1019910015686A KR950010054B1 (ko) | 1990-09-12 | 1991-09-09 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242269A JP2635809B2 (ja) | 1990-09-12 | 1990-09-12 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH04122063A JPH04122063A (ja) | 1992-04-22 |
| JP2635809B2 true JP2635809B2 (ja) | 1997-07-30 |
Family
ID=17086752
Family Applications (1)
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|---|---|---|---|
| JP2242269A Expired - Fee Related JP2635809B2 (ja) | 1990-09-12 | 1990-09-12 | 半導体装置及びその製造方法 |
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| KR (1) | KR950010054B1 (ja) |
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| JP3290827B2 (ja) * | 1994-09-01 | 2002-06-10 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置とその製造方法 |
| JP3532625B2 (ja) * | 1994-10-06 | 2004-05-31 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US5808353A (en) * | 1996-06-20 | 1998-09-15 | Harris Corporation | Radiation hardened dielectric for EEPROM |
| US6048769A (en) * | 1997-02-28 | 2000-04-11 | Intel Corporation | CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers |
| US5763922A (en) * | 1997-02-28 | 1998-06-09 | Intel Corporation | CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers |
| JP3967440B2 (ja) | 1997-12-09 | 2007-08-29 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP4212178B2 (ja) * | 1999-03-12 | 2009-01-21 | 株式会社東芝 | 半導体集積回路の製造方法 |
| JP3621303B2 (ja) | 1999-08-30 | 2005-02-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP3621321B2 (ja) | 2000-01-17 | 2005-02-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置とその製造方法 |
| US6436845B1 (en) * | 2000-11-28 | 2002-08-20 | Lsi Logic Corporation | Silicon nitride and silicon dioxide gate insulator transistors and method of forming same in a hybrid integrated circuit |
| US7335561B2 (en) | 2001-11-30 | 2008-02-26 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| JP4867134B2 (ja) * | 2004-03-23 | 2012-02-01 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP4718894B2 (ja) * | 2005-05-19 | 2011-07-06 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4782070B2 (ja) * | 2007-05-09 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及びその製造方法 |
| JP4782069B2 (ja) * | 2007-05-09 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| KR100937659B1 (ko) * | 2007-12-04 | 2010-01-19 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| US7943460B2 (en) * | 2009-04-20 | 2011-05-17 | International Business Machines Corporation | High-K metal gate CMOS |
| JP2011228718A (ja) * | 2011-05-23 | 2011-11-10 | Renesas Electronics Corp | 半導体集積回路装置 |
Family Cites Families (4)
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|---|---|---|---|---|
| FR2014382B1 (ja) * | 1968-06-28 | 1974-03-15 | Motorola Inc | |
| JPS63289868A (ja) * | 1987-05-21 | 1988-11-28 | Mitsubishi Electric Corp | 半導体装置 |
| JP2664685B2 (ja) * | 1987-07-31 | 1997-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH027464A (ja) * | 1988-06-25 | 1990-01-11 | Matsushita Electron Corp | 相補型ｍｉｓ集積回路 |
-
1990
- 1990-09-12 JP JP2242269A patent/JP2635809B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-06 US US07/755,784 patent/US5241208A/en not_active Expired - Fee Related
- 1991-09-09 KR KR1019910015686A patent/KR950010054B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5241208A (en) | 1993-08-31 |
| KR950010054B1 (ko) | 1995-09-06 |
| JPH04122063A (ja) | 1992-04-22 |
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