JP3716755B2 - アクティブマトリクス型表示装置 - Google Patents
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- 239000011159 matrix material Substances 0.000 title claims description 21
- 239000010408 film Substances 0.000 claims description 100
- 239000004065 semiconductor Substances 0.000 claims description 92
- 239000010409 thin film Substances 0.000 claims description 63
- 230000001681 protective effect Effects 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 20
- 239000011148 porous material Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 239000001307 helium Substances 0.000 claims description 5
- 229910052734 helium Inorganic materials 0.000 claims description 5
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 229920000642 polymer Polymers 0.000 claims description 4
- 238000007743 anodising Methods 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims description 2
- 239000010419 fine particle Substances 0.000 claims 2
- 229920002959 polymer blend Polymers 0.000 claims 1
- 239000011347 resin Substances 0.000 claims 1
- 229920005989 resin Polymers 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 29
- 239000004973 liquid crystal related substance Substances 0.000 description 22
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 239000004642 Polyimide Substances 0.000 description 10
- 239000011521 glass Substances 0.000 description 10
- 229920001721 polyimide Polymers 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 238000001259 photo etching Methods 0.000 description 9
- 238000004528 spin coating Methods 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229920001195 polyisoprene Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000004793 Polystyrene Substances 0.000 description 2
- 239000011324 bead Substances 0.000 description 2
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229920002223 polystyrene Polymers 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000004627 transmission electron microscopy Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910008045 Si-Si Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910006411 Si—Si Inorganic materials 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000379 polymerizing effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000000391 spectroscopic ellipsometry Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H01L29/7866—Non-monocrystalline silicon transistors
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Description
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型表示装置および薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来、例えば、特開平９−９６８３６号ではＡｒ等の不活性元素を用いたプラズマ処理を行い、バックチャネル界面付近にダメージを与え、０.１から１.０原子％のＡｒをバックチャネル領域に含有させることにより、界面準位密度を増加させてオフ電流を低減する効果を得ている。
【０００３】
また、特開平１１−２７４５１４号では非晶質シリコンを乾式エッチングした後にヘリウムプラズマ工程を行うことにより、薄膜トランジスタの特性を向上させている。
【０００４】
【発明が解決しようとする課題】
従来の液晶表示装置では、保護絶縁膜としてポリイミドやポリジシラザンなどの塗布型の保護絶縁膜を用いた場合や、配線や画素電極を薄膜トランジスタの上部に設けた場合において、保護絶縁膜中の蓄積電荷や反射電極の電位の影響を受けてオフ電流が増加し、表示特性が劣化するという課題があった。
【０００５】
本発明は、塗布型保護絶縁膜中の蓄積電荷や配線及び画素電極の電位に対して安定なアクティブマトリクス型液晶表示装置を提供するものである。
【０００６】
【課題を解決するための手段】
本発明の一つの見方によれば、本発明の特徴は、スイッチング素子として、薄膜トランジスタを表示部、又は駆動部に使用するアクティブマトリクス型表示装置において、前記薄膜トランジスタは、絶縁基板上に、ゲート電極，ゲート絶縁膜，半導体層，ドレイン電極，ソース電極及び保護絶縁膜を順次積層し、ゲート電極と反対側の半導体層表面部分が多孔質の構造であることを特徴としたアクティブマトリクス型表示装置を提供する。本発明の上記特徴およびその他の特徴は、以下の記載により説明される。
【０００７】
【発明の実施の形態】
スイッチング素子を用いたアクティブマトリクス型液晶表示装置は、ＣＲＴと同等の高画質でＣＲＴよりも低消費電力及び小型であることから、パソコン，ワークステーション，テレビなどのモニタに使用されている。スイッチング素子としては、生産性とスイッチ性能に優れた薄膜トランジスタが用いられている。薄膜トランジスタの構造と薄膜トランジスタアレイ基板の製造工程の一例について説明する。透明な絶縁性ガラス基板上に金属薄膜を成膜し、レジストパターンをマスクにしてウェットエッチング法によってゲート電極を形成する。次に、前記ゲート電極上に窒化シリコン等の絶縁膜，アモルファスシリコン等の半導体層，不純物として燐等をドープしたコンタクト層を順次形成する。その上に形成したレジストパターンをマスクにしてドライエッチング法によって、ゲート電極の直上に半導体層及びコンタクト層の島を形成する。次に、その上に金属薄膜を成膜し、レジストパターンをマスクとしてウェットエッチング法によって、コンタクト層上にドレイン電極及びソース電極を形成する。次に、ドレイン電極及びソース電極間に露出しているコンタクト層と半導体層の表面部分３０〜５０ｎｍとをドライエッチング法によって除去する。次に、薄膜トランジスタアレイ全体を有機化合物のポリイミドや無機化合物のポリジシラザンを２００℃で熱処理して得られる塗布型の保護絶縁膜または窒化シリコン等からなる無機絶縁膜及びそれらの積層膜からなる保護絶縁膜で被覆し、ソース電極部分にコンタクトホールを設ける。最後に透過型液晶表示装置の場合には画素部にＩＴＯなどの透明電極を、反射型液晶表示装置の場合には画素部にＡｌなどの反射電極を形成し、コンタクトホールを介してソース電極を接続して薄膜トランジスタアレイ基板が完成する。
【０００８】
しかしながら、上記薄膜トランジスタにおいて保護絶縁膜としてポリイミドやポリジシラザンなどの塗布型の保護絶縁膜を用いた場合、窒化シリコンを保護絶縁膜に用いた場合に比べて短時間で成膜できる為に生産性が向上し、低コスト化が可能であるが、液晶表示装置を長時間使用した場合、信号線金属層や半導体層から保護絶縁膜に電荷の注入が生じ、その注入電荷の影響により薄膜トランジスタのオフ時におけるリーク電流（以下オフ電流と記す）が増加するいわゆるオフ電流不良が生じるという課題があった。
【０００９】
また、反射電極として用いる画素電極を薄膜トランジスタの上部に設けた場合、画素部の開口率が増加し、液晶表示装置の輝度は向上するが、画素電極の電位の影響により薄膜トランジスタのオフ電流が増加するという課題があった。
【００１０】
このような薄膜トランジスタのオフ電流が増加してしまう現象は、保護絶縁膜中の正に帯電した固定電荷や画素電極の電位の影響を受けて、半導体層の保護絶縁膜側表面から１ｎｍ〜３０ｎｍの領域に生じるバンドベンディングの為に、その部分にチャネル（以下バックチャネルと記す）が形成されて、バックチャネルのリーク電流が増加するからである。このリーク電流を低減するには、バックチャネル領域において半導体のダングリングボンドの数を増加させることが有効であることが知られている。例えば、Ａｒ等の不活性元素を用いたプラズマ処理を行い、バックチャネル界面付近にダメージを与え、０.１から１.０原子％のＡｒをバックチャネル領域に含有させることにより、界面準位密度を増加させてオフ電流を低減する効果を得ている。しかし、その効果は不十分であり、バックゲートに３０Ｖの電圧を印加した際には、バックゲートをアースした際のオフ電流に比べて２〜３桁高い。これは、プラズマ処理によってシリコン中のＳｉ−Ｈ結合やＳｉ−Ｓｉ結合が切断されてダングリングボンドが生成されるが、大半がその後の熱処理過程で再結合することにより消滅してしまい、シリコン中に留まったＡｒ原子によってダングリングボンド同志の再結合が妨げられる領域のダングリングボンドのみが残留するからである。この方法では、生成されるダングリングボンド数が少なく、薄膜トランジスタの保護絶縁膜として固定電荷量が多い低誘電率の有機膜を用いる場合や、反射電極が薄膜トランジスタを覆った場合には、オフ電流不良により表示装置の画質が劣化する課題があった。また、非晶質シリコンを乾式エッチングした後にヘリウムプラズマ工程を行うことにより、薄膜トランジスタの特性を向上させている。しかし、一般に知られている主にヘリウムのラジカルで半導体表面を処理するヘリウムプラズマ工程では、薄膜トランジスタの保護絶縁膜として固定電荷量が多い低誘電率の有機膜を用いる場合や、反射電極が薄膜トランジスタを覆った場合には、オフ電流不良により表示装置の画質が劣化する課題があった。
【００１１】
本発明は、スイッチング素子として、薄膜トランジスタを表示部、又は駆動部に使用するアクティブマトリクス型表示装置において、前記薄膜トランジスタは、絶縁基板上に、ゲート電極，ゲート絶縁膜，半導体層，ドレイン電極，ソース電極及び保護絶縁膜を順次積層し、ゲート電極と反対側の半導体層表面部分が多孔質の構造であることを特徴とした、アクティブマトリクス型表示装置を提供する。
【００１２】
薄膜トランジスタのオフ電流不良を従来技術からさらに低減させるためには、大幅にバックチャネル領域における半導体のダングリングボンドを増加させねばならない。そこで、本発明では半導体の表面に高密度に存在するダングリングボンドを利用する。バックチャネル領域における半導体の表面積を増加させるために、半導体層の表面を多孔質化した薄膜トランジスタ構造にした。多孔質部の深さは１ｎｍ以上，３０ｎｍ以内である。
【００１３】
ここで、多孔質とは半導体に対して構成元素であるＳｉが抜けたことで形成される孔の占める割合が５％以上８０％未満であること、また孔径（孔の半径）の平均値が５ｎｍ以下であることと定義した。
【００１４】
また、多孔質部の深さが半導体層の表面から１ｎｍ以上，３０ｎｍ以内とは、バックチャネル領域をカバーし、かつゲート絶縁膜側の半導体表面からなるフロントチャネルの伝導性に影響を及ぼさない程度であることを目安とした。
【００１５】
半導体層の表面を多孔質化する方法はいくつかある。
【００１６】
例えば、半導体層の表面に電界によって加速したイオンを照射することによって行う。照射するイオンとしては、孔のサイズを小さくするという理由から、原子半径が小さく、かつ不活性であるＨｅイオンが最適である。
【００１７】
例えば、ゲート電極を陽極とし、プラチナを陰極として両極をフッ化水素酸中に浸し、両極間に通電する陽極化成法により多孔質化しても良い。この方法を用いる場合、半導体層は多結晶や単結晶である方が望ましい。
【００１８】
例えば、分子量の異なる２種類の高分子を混合した自己組織化レジストを用いても良い。ソース・ドレイン電極間に露出した半導体の表面に自己組織化レジストを塗布し、アニールする。すると、分子量が小さい方の高分子が網目状に自己組織化する。この部分を選択的にエッチングすることにより、半導体表面に径が数ｎｍの孔を形成し、多孔質化することもできる。
【００１９】
以下、本発明の液晶表示装置の構成，作用，原理について説明する。
【００２０】
孔の形状は生成方法によって異なる。半導体の表面にイオンを照射する場合、孔は不均一であるが球や円柱に近い形になるし、陽極化成法を用いる場合や自己組織化レジストを用いる場合、孔は円柱に近い形になる。
【００２１】
単位体積当たりに占める孔の総表面積をＳ，単位体積当たりに占める孔の数をｎ，孔径の平均値をｒ，孔の体積密度をＮとする。
【００２２】
孔が球形であると近似した場合、以下の式が成り立つ。
【００２３】
Ｎ＝４／３・πｒ3・ｎ …▲１▼
Ｓ＝４πｒ2・ｎ …▲２▼
▲１▼式及び▲２▼式からｎを消去してＳについて整理すると、
Ｓ＝３Ｎ／ｒ …▲３▼
また、孔が円柱形であると近似した場合においても同様に
Ｓ＝２Ｎ／ｒ …▲４▼
が成り立つ。
【００２４】
▲３▼式，▲４▼式から、孔が球に近い形であっても孔が円柱に近い形であっても単位体積当たりに占める孔の総表面積Ｓは孔の体積密度Ｎに比例し、孔径の平均値ｒに反比例する。よって半導体表面に存在するダングリングボンドを効率よく利用するには、単位体積当たりに占める孔の総表面積Ｓをなるべく大きくするために、孔の体積密度Ｎを大きくし、孔径の平均値ｒを小さくすれば良い。
【００２５】
薄膜トランジスタの上に保護絶縁膜を介して第２のゲート電極（以下バックゲート電極と記す）を設け、バック電極に−４０Ｖ〜＋４０Ｖの電圧を印加して薄膜トランジスタのソース・ドレイン間に流れる電流のゲート電圧依存性（以下、Ｉｄ−Ｖｇ特性と記す）を測定した。Ｈｅイオンを半導体表面に照射して半導体表面を多孔質化した際に、処理条件を変えて孔径の平均値ｒと孔密度Ｎを変化させたところ、
Ｎ／ｒ≧８×１０-2(ｎｍ-1) …▲５▼
の条件を満たした際に、バックゲート電極に−４０Ｖ〜＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値が、バックゲート電極を設置しない場合のソース・ドレイン間の電流値の１０倍以下になることが分かった。
【００２６】
単位面積当たりに存在する半導体の表面準位をＤi 、単位体積当たりに存在する半導体の欠陥準位をＤV とし、多孔質部において単位体積当たりに存在する半導体のダングリングボンド数と単位体積当たりに存在するバルクの半導体のダングリングボンド数との比をＲとすると
Ｒ＝Ｓ・Ｄi／ＤV …▲６▼
となる。文献MARTIN J.POWELL:IEEE TRANCTIONS ON ELECTRON DEVICE.VOL.36, NO.12 P.2761(1989)によれば、例えばアモルファスシリコンの場合、表面に２×１０12（cm-2ｅＶ-1）の表面準位が存在し、バルクに１×１０16（cm-3ｅＶ-1）の欠陥準位が存在する。これらの値と▲３▼式及び▲５▼式を▲６▼式に代入すると、
Ｒ＞５×１０2
となる。つまり、バックゲート電極に−４０Ｖ〜＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値が、バックゲート電極を設置しない場合の電流値の１０倍以下になるためには、多孔質部のダングリングボンド数がバルク部のダングリングボンド数の５×１０2倍よりも増加させる必要がある。
【００２７】
円柱形や球形の孔を半導体中に最密充填した場合、孔密度は８０％未満であること、また、孔径を限りなく小さくしようとしても、製法上孔径の限界が１ｎｍ程度であることから、▲５▼式の条件を満たすためには孔の密度は５％以上、孔径は５ｎｍ以下であることが望ましい。
【００２８】
上記の条件を満たした場合において、保護絶縁膜に固定電荷の影響が大きい塗布型の絶縁膜を用いた場合や、反射電極が薄膜トランジスタを覆った場合にも安定した特性が得られた。
【００２９】
また、孔の一部もしくは全部が後に形成する保護絶縁膜によって埋められた場合でも、半導体と絶縁膜との界面にダングリングボンドが残留する為に同様の効果がある。
【００３０】
本発明の薄膜トランジスタにおいて、保護絶縁膜に固定電荷の影響が大きい塗布型の絶縁膜を用いた場合や、反射電極が薄膜トランジスタを覆った場合にも安定した特性が得られた主な原因は、バックチャネル部のダングリングボンドが大幅に増加した為である。
【００３１】
また、抵抗は電流経路の断面積に反比例することから、付加的な原因としてバックチャネルが多孔質化されたことにより電流経路の実効的な断面積が減少し、バックチャネルの抵抗が増大したということも挙げることができる。以下具体的な実施形態について述べる。
【００３２】
（実施形態１）
図１は、本発明の第１の実施形態を示す薄膜トランジスタの断面構造である。本構造はゲート電極に対してソース・ドレイン電極が上部に位置するいわゆる逆スタガ構造を特徴とする。１０１は絶縁性ガラス基板、１０２がＣｒからなるゲート電極、１０３は窒化シリコンからなるゲート絶縁膜、１０４は表面の１０ｎｍから３０ｎｍの領域（１０４′）が多孔質である例えばアモルファスシリコンからなる半導体層、１０５は例えば燐をドープしたｎ+ 型アモルファスシリコンからなるコンタクト層、１０６，１０７はＣｒからなるソース電極及びドレイン電極、１０８はポリイミドからなる保護絶縁膜である。上記構造のＴＦＴは以下のように作成した。まずコーニング１７３７ガラス基板１０１上に厚さ約１２０ｎｍのＣｒ膜をスパッタリング法によって形成する。ホトエッチングによりＣｒをパターニングしてゲート電極１０２を形成する。その上に、プラズマ化学気相成長（ＣＶＤ）法を用いて、以下のように薄膜を順次形成する。まず、
ＳｉＨ4 ，ＮＨ3 ，Ｎ2 等の混合ガスを用いて厚さ３００ｎｍの窒化シリコン膜からなるゲート絶縁膜１０３を形成する。その上に、例えばＳｉＨ4及びＨ2の混合ガスを用いて厚さ約１５０ｎｍのアモルファスシリコンを、ＳｉＨ及びＰＨ3の混合ガスを用いてｎ+ 型アモルファスシリコン膜を順次形成する。ホトエッチングによりｎ+ 型アモルファスシリコン膜とアモルファスシリコン膜を同時に島状に加工することにより、半導体層１０４を形成する。この上にスパッタリング法を用いて形成した約１２０ｎｍのＣｒ膜を、ホトエッチングによりパターニングして、ソース電極１０６及びドレイン電極１０７を形成する。さらに、ソース／ドレイン電極間のｎ+ 型アモルファスシリコン膜と燐が拡散している恐れのある半導体層の表面から５０ｎｍをエッチング除去することにより、ソース電極１０６及びドレイン電極１０７と半導体層１０４の間にコンタクト層１０５が形成される。その後、例えば本発明ではリアクティブイオンエッチング装置等を用いて、カソード電極上に基板を設置し、電力３００Ｗ，圧力５Ｐａ〜２０Ｐａ条件でＨｅイオンを露出した半導体層１０４の表面に５ｓ以上照射する。この際、半導体層表面から１ｎｍから３０ｎｍの領域は図２もしくは図６に示すように多孔質化される。照射したＨｅイオンは原子半径が小さく軽いイオンであるため、その後の熱処理工程で脱離し、アモルファスシリコン中に残留する量は０.０１原子％以上０.１ 原子％未満である。最後にＴＦＴ全体を覆うように、スピンコーティング等の低コストな塗布法で形成できる保護絶縁膜１０８、たとえば厚さ１μｍのポリイミドからなる有機絶縁膜や、ポリジシラザンを２００℃で熱処理して得られる塗布型酸化シリコン膜を形成して薄膜トランジスタが完成する。尚、本実施形態では半導体層をアモルファスシリコンで構成したが、微結晶シリコン，多結晶シリコン、または単結晶シリコンでも構わない。また、保護絶縁膜はＳｉＨ4 ，ＮＨ3 ，Ｎ2 等の混合ガスを用いたプラズマＣＶＤ法によって堆積した厚さ３００ｎｍの窒化シリコン膜をホトエッチングによりパターン加工して形成しても構わない。前記の条件で多孔質化した半導体部の孔径を断面ＴＥＭ（Transmission Electron Microscopy）で、孔の体積密度を分光エリプソメトリスペクトルにより測定した。また、薄膜トランジスタ上に保護絶縁膜を介してバックゲートを設けてＩｄ−Ｖｇ特性についても測定した。縦軸にバックゲート電極に＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値とバックゲート電極を設置しない場合のソース・ドレイン間の電流値の比を、横軸にＮ／ｒを表したグラフが図３である。Ｎ／ｒ≧８×１０-2(ｎｍ-1)を満たすと、バックゲート電極に＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値が、バックゲート電極を設置しない場合の値の１０倍以下になった。
【００３３】
図４に、本実施形態によって作成したＮ／ｒの値が８×１０-2(ｎｍ-1)の薄膜トランジスタのバックゲート電極に−４０Ｖ〜＋４０Ｖの電圧を印加した際のＩｄ−Ｖｇ特性をします。図５は本実施形態の処理を行わなかった場合(比較例)の薄膜トランジスタのバックゲート電極に−４０Ｖ〜＋４０Ｖの電圧を印加した際のＩｄ−Ｖｇ特性を示す図である。
【００３４】
（実施形態２）
図６は本発明の第２の実施形態を示す薄膜トランジスタにおける半導体部の断面構造である。半導体表面の多孔質部の製法と形状以外は図１に示す第１の実施形態を示す薄膜トランジスタと同じ構造及びプロセスである。ソース電極１０６及びドレイン電極１０７と半導体層１０４の間にコンタクト層１０５が形成した後に、半導体表面の多孔質部は以下のようにして形成した。ゲート電極を陽極とし、プラチナを陰極として両極を、濃度２０体積％のフッ化水素酸中に浸し、陽極電流密度が１Ａ／ｄｍ2 となるように両極間に通電した。５秒間通電することにより、半導体層表面から３０ｎｍの領域を多孔質化した。
【００３５】
（実施形態３）
半導体表面の多孔質部の製法以外は図１に示す第１の実施形態を示す薄膜トランジスタと同じ構造及びプロセスである。ソース電極１０６及びドレイン電極１０７と半導体層１０４の間にコンタクト層１０５を形成した後に、図６のような半導体表面の多孔質部を以下のようにして形成する。
【００３６】
ソース・ドレイン電極間に露出した半導体の表面に分子量が異なる２種類の高分子、例えばポリスチレンとポリイソプレンとをリビング重合させた自己組織化レジストを塗布する。ポリイソプレンの分子量をポリスチレンの分子量に対して０.３ 以下にすると、分子量の小さいポリイソプレンが球形に自己組織化する。自己組織化した部分をオゾンガスに曝して選択的に取り除き、数ｎｍの穴が開いたレジストパターンを形成する。この穴の下の半導体のみを選択的にドライエッチングすることにより、半導体表面を孔径が数ｎｍの孔で多孔質化する。
【００３７】
（実施形態４）
図７に、本発明の薄膜トランジスタをスイッチング素子に用いた、アクティブマトリクス型表示装置におけるＴＦＴ基板上の画素部の一実施形態の平面構造、及び平面構造上に示した点線（Ａ）−（Ａ′）で画素部を切断した断面構造の一例を示す。対向基板は図示していない。１０１は絶縁性ガラス基板、１０２はＣｒからなるゲート電極（走査配線）、１０３は窒化シリコンからなる第１のゲート絶縁膜、１０４は表面の１ｎｍから３０ｎｍの領域に多孔質部（１０４′）を有するアモルファスシリコンからなる半導体層、１０５は燐をドープしたｎ+ 型アモルファスシリコンからなるコンタクト層、１０６，１０７はＣｒからなるソース電極及びドレイン電極（信号配線）、１０８はポリイミドからなる保護絶縁膜、７０１は保持容量電極、７０２は画素電極、７０３はコンタクトホールである。
【００３８】
ＴＦＴ基板は、例えば次のようにして作成する。まず、コーニング１７３７ガラス基板１０１上に厚さ約１２０ｎｍのＣｒ膜をスパッタリング法により形成する。ホトエッチングによりこのＣｒ膜をパターニングして走査配線となるゲート電極１０２及び保持容量電極７０１を形成する。その上にプラズマ化学気相成長（ＣＶＤ）法により、厚さ３００ｎｍの窒化シリコン層、厚さ２００ｎｍのアモルファスシリコン層、厚さ３０ｎｍの燐が添加されたｎ+ 型アモルファスシリコン層を連続形成する。そして、ホトエッチングによりｎ+ 型アモルファスシリコン層，アモルファスシリコン層を同時に島加工することにより、半導体層１０４を形成する。
【００３９】
この上にスパッタリング法を用いて形成した厚さ１２０ｎｍのＣｒ膜をホトエッチングによりパターニングして、ソース電極１０６、及び信号配線１０７を形成する、さらに、ソース電極１０６及びドレイン電極１０７で覆われていない半導体層１０４上のｎ+ 型アモルファスシリコン層、ソース・ドレイン電極間のｎ+ 型アモルファスシリコン膜と燐が拡散している恐れのある半導体層の表面から５０ｎｍをエッチング除去することにより、ソース電極１０６，ドレイン電極１０７と半導体層１０４の間にコンタクト層１０５を形成する。次に、実施形態１から実施形態３に記されたいずれかの方法で、ソース電極１０６及びドレイン電極１０７で覆われていない半導体層１０４の表面の１ｎｍから３０ｎｍを多孔質化する。さらにこの上にスピンコーティング法により厚さ１μｍのポリイミドからなる保護絶縁膜１０８を形成する。また、保護絶縁膜はＳｉＨ4 ，ＮＨ3 ，Ｎ2 等の混合ガスを用いたプラズマＣＶＤ法によって堆積した厚さ３００ｎｍの窒化シリコン膜でも構わない。ホトエッチングにより保護絶縁膜１０８及びゲート絶縁膜１０３にコンタクトホール７０３を形成した後に、スパッタリング法により、例えば厚さ１４０ｎｍのＡｌ膜を形成後、ホトエッチングに前記Ａｌ膜をパターニングして、画素電極７０２を形成する。また、このパターニングの際に、画素電極に光透過用の穴を形成してもよい。
【００４０】
画素電極７０２とソース電極１０６はコンタクトホール７０３を介して接続される。
【００４１】
次にスピンコーティング法により厚さ２００ｎｍの配向膜を形成する。以上により、ＴＦＴ基板が完成する。
【００４２】
図７では、薄膜トランジスタと画素電極の一部が保護絶縁膜を介して重畳した構造になっている。これにより、液晶表示装置の輝度が向上する。
【００４３】
図７において、図示していない対向基板は次のようにして作成する。まず、コーニングガラス１７３７からなる基板上に、スピンコーティング法により厚さ５００ｎｍのカラーフィルタを形成する。その上に、スピンコーティング法により厚さ５００ｎｍの保護絶縁膜及び厚さ２００ｎｍの配向膜を形成する。
【００４４】
薄膜トランジスタの対向基板は、その配向膜の表面を配向処理した後に、酸化シリコンからなる直径約４μｍのビーズを狭持するように対向させて形成したセルギャップ間に液晶組成物を封入して液晶層を形成する。最後に、薄膜トランジスタ基板及び対向基板の表面に偏光板を貼り付けて、液晶パネルが完成する。
【００４５】
この方法で作成した薄膜トランジスタのソース電極１０６と画素電極４０２を切断し、画素電極４０２に−４０Ｖから４０Ｖの電圧を印加した際の、Ｉｄ−Ｖｇ特性測定は図５と同様であった。バックゲートに−４０Ｖ〜＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値が、バックゲート電極を設置しない場合のソース・ドレイン間の電流値の１０倍以下になり、液晶表示装置も良好な表示特性を示した。
【００４６】
（実施形態５）
図８に、本発明の薄膜トランジスタをスイッチング素子に用いた、アクティブマトリクス型表示装置におけるＴＦＴ基板上の画素部の一実施形態の平面構造、及び平面構造上に示した点線（Ａ）−（Ａ′）で画素部を切断した断面構造の一例を示す。対向基板は図示していない。１０１は絶縁性ガラス基板、１０２はＣｒからなるゲート電極（走査配線）、１０３は窒化シリコンからなる第１のゲート絶縁膜、１０４は表面の１ｎｍから３０ｎｍの領域に多孔質部（１０４′）を有するアモルファスシリコンからなる半導体層、１０５は燐をドープしたｎ+ 型アモルファスシリコンからなるコンタクト層、１０６，１０７はＣｒからなるソース電極及びドレイン電極（信号配線）、１０８はポリイミドからなる保護絶縁膜である。
【００４７】
ＴＦＴ基板は、例えば次のようにして作成する。まず、コーニング１７３７ガラス基板１０１上に厚さ約１２０ｎｍのＣｒ膜をスパッタリング法により形成する。ホトエッチングによりこのＣｒ膜をパターニングして走査配線となるゲート電極１０２を形成する。その上にプラズマ化学気相成長（ＣＶＤ）法により、厚さ３００ｎｍの窒化シリコン層、厚さ２００ｎｍのアモルファスシリコン層、厚さ３０ｎｍの燐が添加されたｎ+ 型アモルファスシリコン層を連続形成する。そして、ホトエッチングによりｎ+ 型アモルファスシリコン層、アモルファスシリコン層を同時に島加工することにより、半導体層１０４を形成する。
【００４８】
この上にスパッタリング法を用いて形成した厚さ１２０ｎｍのＣｒ膜をホトエッチングによりパターニングして、ソース電極１０６、及び信号配線１０７を形成する、さらに、ソース電極１０６及びドレイン電極１０７で覆われていない半導体層１０４上のｎ+ 型アモルファスシリコン層，ソース・ドレイン電極間のｎ+ 型アモルファスシリコン膜と燐が拡散している恐れのある半導体層の表面から５０ｎｍをエッチング除去することにより、ソース電極１０６，ドレイン電極１０７と半導体層１０４の間にコンタクト層１０５を形成する。次に、実施形態１から実施形態３に記されたいずれかの方法で、ソース電極１０６及びドレイン電極１０７で覆われていない半導体層１０４の表面の１ｎｍから３０ｎｍを多孔質化する。さらにこの上にスピンコーティング法により厚さ１μｍのポリイミドからなる保護絶縁膜１０８を形成する。また、保護絶縁膜はＳｉＨ4 ，ＮＨ3 ，Ｎ2 等の混合ガスを用いたプラズマＣＶＤ法によって堆積した厚さ３００ｎｍの窒化シリコン膜でも構わない。スパッタリング法により、例えば厚さ１４０ｎｍのＣｒ膜を形成後、ホトエッチングに前記Ｃｒ膜をパターニングして、共通電極８０１を形成する。
【００４９】
次にスピンコーティング法により厚さ２００ｎｍの配向膜を形成する。以上により、ＴＦＴ基板が完成する。
【００５０】
図８では、薄膜トランジスタと共通電極の一部が保護絶縁膜を介して重畳した構造になっている。これにより、液晶表示装置の輝度が向上する。
【００５１】
図８において、図示していない対向基板は次のようにして作成する。まず、コーニングガラス１７３７からなる基板上に、スピンコーティング法により厚さ５００ｎｍのカラーフィルタを形成する。その上に、スピンコーティング法により厚さ５００ｎｍの保護絶縁膜及び厚さ２００ｎｍの配向膜を形成する。
【００５２】
薄膜トランジスタの対向基板は、その配向膜の表面を配向処理した後に、酸化シリコンからなる直径約４μｍのビーズを狭持するように対向させて形成したセルギャップ間に液晶組成物を封入して液晶層を形成する。最後に、薄膜トランジスタ基板及び対向基板の表面に偏光板を貼り付けて、液晶パネルが完成する。
【００５３】
この方法で作成した薄膜トランジスタの共通電極８０１に−４０Ｖから４０Ｖの電圧を印加した際の、Ｉｄ−Ｖｇ特性測定は図５と同様であった。バックゲートに−４０Ｖ〜＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値が、バックゲート電極を設置しない場合のソース・ドレイン間の電流値の１０倍以下になり、液晶表示装置も良好な表示特性を示した。
【００５４】
以上によれば、保護絶縁膜中の蓄積電荷や配線及び画素電極の電位の影響によるバックチャネルリーク電流を抑制できる薄膜トランジスタを提供できるため、保護絶縁膜としてポリイミドやポリジシラザンなどの塗布型の保護絶縁膜を用いたり、反射電極として用いる画素電極を薄膜トランジスタの上部に設けた高性能・高生産性アクティブマトリクス型表示装置を提供できる効果がある。
【００５５】
【発明の効果】
本発明によれば、高性能・高生産性のアクティブマトリクス型表示装置を提供できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態の薄膜トランジスタの断面構造図である。
【図２】本発明の一実施形態の薄膜トランジスタにおける半導体多孔質部の断面斜視図である。
【図３】バックゲート電極に＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値とバックゲート電極を設置しない場合の電流値との比とＮ／ｒとの関係を示す図である。
【図４】本発明の実施のけい液晶表示装置における薄膜トランジスタのＩｄ−Ｖｇ特性のバックゲート電圧依存性を示す図である。
【図５】比較例の液晶表示装置における薄膜トランジスタのＩｄ−Ｖｇ特性のバックゲート電圧依存性を示す図である。
【図６】本発明の一実施形態の薄膜トランジスタにおける半導体多孔質部の断面斜視図である。
【図７】本発明の液晶表示装置における画素部の平面構造及び断面構造の一実施形態である。
【図８】本発明の液晶表示装置における画素部の平面構造及び断面構造の一実施形態である。
【符号の説明】
１０１…ガラス基板、１０２…ゲート電極、１０３…ゲート絶縁層、１０４…半導体層、１０４′…半導体層表面の多孔質部、１０５…コンタクト層、１０６…ソース電極、１０７…ドレイン電極、１０８…保護絶縁層、１０９…孔、701…保持容量電極、７０２…画素電極、７０３…コンタクトホール、８０１…共通電極。
【発明の属する技術分野】
本発明は、アクティブマトリクス型表示装置および薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来、例えば、特開平９−９６８３６号ではＡｒ等の不活性元素を用いたプラズマ処理を行い、バックチャネル界面付近にダメージを与え、０.１から１.０原子％のＡｒをバックチャネル領域に含有させることにより、界面準位密度を増加させてオフ電流を低減する効果を得ている。
【０００３】
また、特開平１１−２７４５１４号では非晶質シリコンを乾式エッチングした後にヘリウムプラズマ工程を行うことにより、薄膜トランジスタの特性を向上させている。
【０００４】
【発明が解決しようとする課題】
従来の液晶表示装置では、保護絶縁膜としてポリイミドやポリジシラザンなどの塗布型の保護絶縁膜を用いた場合や、配線や画素電極を薄膜トランジスタの上部に設けた場合において、保護絶縁膜中の蓄積電荷や反射電極の電位の影響を受けてオフ電流が増加し、表示特性が劣化するという課題があった。
【０００５】
本発明は、塗布型保護絶縁膜中の蓄積電荷や配線及び画素電極の電位に対して安定なアクティブマトリクス型液晶表示装置を提供するものである。
【０００６】
【課題を解決するための手段】
本発明の一つの見方によれば、本発明の特徴は、スイッチング素子として、薄膜トランジスタを表示部、又は駆動部に使用するアクティブマトリクス型表示装置において、前記薄膜トランジスタは、絶縁基板上に、ゲート電極，ゲート絶縁膜，半導体層，ドレイン電極，ソース電極及び保護絶縁膜を順次積層し、ゲート電極と反対側の半導体層表面部分が多孔質の構造であることを特徴としたアクティブマトリクス型表示装置を提供する。本発明の上記特徴およびその他の特徴は、以下の記載により説明される。
【０００７】
【発明の実施の形態】
スイッチング素子を用いたアクティブマトリクス型液晶表示装置は、ＣＲＴと同等の高画質でＣＲＴよりも低消費電力及び小型であることから、パソコン，ワークステーション，テレビなどのモニタに使用されている。スイッチング素子としては、生産性とスイッチ性能に優れた薄膜トランジスタが用いられている。薄膜トランジスタの構造と薄膜トランジスタアレイ基板の製造工程の一例について説明する。透明な絶縁性ガラス基板上に金属薄膜を成膜し、レジストパターンをマスクにしてウェットエッチング法によってゲート電極を形成する。次に、前記ゲート電極上に窒化シリコン等の絶縁膜，アモルファスシリコン等の半導体層，不純物として燐等をドープしたコンタクト層を順次形成する。その上に形成したレジストパターンをマスクにしてドライエッチング法によって、ゲート電極の直上に半導体層及びコンタクト層の島を形成する。次に、その上に金属薄膜を成膜し、レジストパターンをマスクとしてウェットエッチング法によって、コンタクト層上にドレイン電極及びソース電極を形成する。次に、ドレイン電極及びソース電極間に露出しているコンタクト層と半導体層の表面部分３０〜５０ｎｍとをドライエッチング法によって除去する。次に、薄膜トランジスタアレイ全体を有機化合物のポリイミドや無機化合物のポリジシラザンを２００℃で熱処理して得られる塗布型の保護絶縁膜または窒化シリコン等からなる無機絶縁膜及びそれらの積層膜からなる保護絶縁膜で被覆し、ソース電極部分にコンタクトホールを設ける。最後に透過型液晶表示装置の場合には画素部にＩＴＯなどの透明電極を、反射型液晶表示装置の場合には画素部にＡｌなどの反射電極を形成し、コンタクトホールを介してソース電極を接続して薄膜トランジスタアレイ基板が完成する。
【０００８】
しかしながら、上記薄膜トランジスタにおいて保護絶縁膜としてポリイミドやポリジシラザンなどの塗布型の保護絶縁膜を用いた場合、窒化シリコンを保護絶縁膜に用いた場合に比べて短時間で成膜できる為に生産性が向上し、低コスト化が可能であるが、液晶表示装置を長時間使用した場合、信号線金属層や半導体層から保護絶縁膜に電荷の注入が生じ、その注入電荷の影響により薄膜トランジスタのオフ時におけるリーク電流（以下オフ電流と記す）が増加するいわゆるオフ電流不良が生じるという課題があった。
【０００９】
また、反射電極として用いる画素電極を薄膜トランジスタの上部に設けた場合、画素部の開口率が増加し、液晶表示装置の輝度は向上するが、画素電極の電位の影響により薄膜トランジスタのオフ電流が増加するという課題があった。
【００１０】
このような薄膜トランジスタのオフ電流が増加してしまう現象は、保護絶縁膜中の正に帯電した固定電荷や画素電極の電位の影響を受けて、半導体層の保護絶縁膜側表面から１ｎｍ〜３０ｎｍの領域に生じるバンドベンディングの為に、その部分にチャネル（以下バックチャネルと記す）が形成されて、バックチャネルのリーク電流が増加するからである。このリーク電流を低減するには、バックチャネル領域において半導体のダングリングボンドの数を増加させることが有効であることが知られている。例えば、Ａｒ等の不活性元素を用いたプラズマ処理を行い、バックチャネル界面付近にダメージを与え、０.１から１.０原子％のＡｒをバックチャネル領域に含有させることにより、界面準位密度を増加させてオフ電流を低減する効果を得ている。しかし、その効果は不十分であり、バックゲートに３０Ｖの電圧を印加した際には、バックゲートをアースした際のオフ電流に比べて２〜３桁高い。これは、プラズマ処理によってシリコン中のＳｉ−Ｈ結合やＳｉ−Ｓｉ結合が切断されてダングリングボンドが生成されるが、大半がその後の熱処理過程で再結合することにより消滅してしまい、シリコン中に留まったＡｒ原子によってダングリングボンド同志の再結合が妨げられる領域のダングリングボンドのみが残留するからである。この方法では、生成されるダングリングボンド数が少なく、薄膜トランジスタの保護絶縁膜として固定電荷量が多い低誘電率の有機膜を用いる場合や、反射電極が薄膜トランジスタを覆った場合には、オフ電流不良により表示装置の画質が劣化する課題があった。また、非晶質シリコンを乾式エッチングした後にヘリウムプラズマ工程を行うことにより、薄膜トランジスタの特性を向上させている。しかし、一般に知られている主にヘリウムのラジカルで半導体表面を処理するヘリウムプラズマ工程では、薄膜トランジスタの保護絶縁膜として固定電荷量が多い低誘電率の有機膜を用いる場合や、反射電極が薄膜トランジスタを覆った場合には、オフ電流不良により表示装置の画質が劣化する課題があった。
【００１１】
本発明は、スイッチング素子として、薄膜トランジスタを表示部、又は駆動部に使用するアクティブマトリクス型表示装置において、前記薄膜トランジスタは、絶縁基板上に、ゲート電極，ゲート絶縁膜，半導体層，ドレイン電極，ソース電極及び保護絶縁膜を順次積層し、ゲート電極と反対側の半導体層表面部分が多孔質の構造であることを特徴とした、アクティブマトリクス型表示装置を提供する。
【００１２】
薄膜トランジスタのオフ電流不良を従来技術からさらに低減させるためには、大幅にバックチャネル領域における半導体のダングリングボンドを増加させねばならない。そこで、本発明では半導体の表面に高密度に存在するダングリングボンドを利用する。バックチャネル領域における半導体の表面積を増加させるために、半導体層の表面を多孔質化した薄膜トランジスタ構造にした。多孔質部の深さは１ｎｍ以上，３０ｎｍ以内である。
【００１３】
ここで、多孔質とは半導体に対して構成元素であるＳｉが抜けたことで形成される孔の占める割合が５％以上８０％未満であること、また孔径（孔の半径）の平均値が５ｎｍ以下であることと定義した。
【００１４】
また、多孔質部の深さが半導体層の表面から１ｎｍ以上，３０ｎｍ以内とは、バックチャネル領域をカバーし、かつゲート絶縁膜側の半導体表面からなるフロントチャネルの伝導性に影響を及ぼさない程度であることを目安とした。
【００１５】
半導体層の表面を多孔質化する方法はいくつかある。
【００１６】
例えば、半導体層の表面に電界によって加速したイオンを照射することによって行う。照射するイオンとしては、孔のサイズを小さくするという理由から、原子半径が小さく、かつ不活性であるＨｅイオンが最適である。
【００１７】
例えば、ゲート電極を陽極とし、プラチナを陰極として両極をフッ化水素酸中に浸し、両極間に通電する陽極化成法により多孔質化しても良い。この方法を用いる場合、半導体層は多結晶や単結晶である方が望ましい。
【００１８】
例えば、分子量の異なる２種類の高分子を混合した自己組織化レジストを用いても良い。ソース・ドレイン電極間に露出した半導体の表面に自己組織化レジストを塗布し、アニールする。すると、分子量が小さい方の高分子が網目状に自己組織化する。この部分を選択的にエッチングすることにより、半導体表面に径が数ｎｍの孔を形成し、多孔質化することもできる。
【００１９】
以下、本発明の液晶表示装置の構成，作用，原理について説明する。
【００２０】
孔の形状は生成方法によって異なる。半導体の表面にイオンを照射する場合、孔は不均一であるが球や円柱に近い形になるし、陽極化成法を用いる場合や自己組織化レジストを用いる場合、孔は円柱に近い形になる。
【００２１】
単位体積当たりに占める孔の総表面積をＳ，単位体積当たりに占める孔の数をｎ，孔径の平均値をｒ，孔の体積密度をＮとする。
【００２２】
孔が球形であると近似した場合、以下の式が成り立つ。
【００２３】
Ｎ＝４／３・πｒ3・ｎ …▲１▼
Ｓ＝４πｒ2・ｎ …▲２▼
▲１▼式及び▲２▼式からｎを消去してＳについて整理すると、
Ｓ＝３Ｎ／ｒ …▲３▼
また、孔が円柱形であると近似した場合においても同様に
Ｓ＝２Ｎ／ｒ …▲４▼
が成り立つ。
【００２４】
▲３▼式，▲４▼式から、孔が球に近い形であっても孔が円柱に近い形であっても単位体積当たりに占める孔の総表面積Ｓは孔の体積密度Ｎに比例し、孔径の平均値ｒに反比例する。よって半導体表面に存在するダングリングボンドを効率よく利用するには、単位体積当たりに占める孔の総表面積Ｓをなるべく大きくするために、孔の体積密度Ｎを大きくし、孔径の平均値ｒを小さくすれば良い。
【００２５】
薄膜トランジスタの上に保護絶縁膜を介して第２のゲート電極（以下バックゲート電極と記す）を設け、バック電極に−４０Ｖ〜＋４０Ｖの電圧を印加して薄膜トランジスタのソース・ドレイン間に流れる電流のゲート電圧依存性（以下、Ｉｄ−Ｖｇ特性と記す）を測定した。Ｈｅイオンを半導体表面に照射して半導体表面を多孔質化した際に、処理条件を変えて孔径の平均値ｒと孔密度Ｎを変化させたところ、
Ｎ／ｒ≧８×１０-2(ｎｍ-1) …▲５▼
の条件を満たした際に、バックゲート電極に−４０Ｖ〜＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値が、バックゲート電極を設置しない場合のソース・ドレイン間の電流値の１０倍以下になることが分かった。
【００２６】
単位面積当たりに存在する半導体の表面準位をＤi 、単位体積当たりに存在する半導体の欠陥準位をＤV とし、多孔質部において単位体積当たりに存在する半導体のダングリングボンド数と単位体積当たりに存在するバルクの半導体のダングリングボンド数との比をＲとすると
Ｒ＝Ｓ・Ｄi／ＤV …▲６▼
となる。文献MARTIN J.POWELL:IEEE TRANCTIONS ON ELECTRON DEVICE.VOL.36, NO.12 P.2761(1989)によれば、例えばアモルファスシリコンの場合、表面に２×１０12（cm-2ｅＶ-1）の表面準位が存在し、バルクに１×１０16（cm-3ｅＶ-1）の欠陥準位が存在する。これらの値と▲３▼式及び▲５▼式を▲６▼式に代入すると、
Ｒ＞５×１０2
となる。つまり、バックゲート電極に−４０Ｖ〜＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値が、バックゲート電極を設置しない場合の電流値の１０倍以下になるためには、多孔質部のダングリングボンド数がバルク部のダングリングボンド数の５×１０2倍よりも増加させる必要がある。
【００２７】
円柱形や球形の孔を半導体中に最密充填した場合、孔密度は８０％未満であること、また、孔径を限りなく小さくしようとしても、製法上孔径の限界が１ｎｍ程度であることから、▲５▼式の条件を満たすためには孔の密度は５％以上、孔径は５ｎｍ以下であることが望ましい。
【００２８】
上記の条件を満たした場合において、保護絶縁膜に固定電荷の影響が大きい塗布型の絶縁膜を用いた場合や、反射電極が薄膜トランジスタを覆った場合にも安定した特性が得られた。
【００２９】
また、孔の一部もしくは全部が後に形成する保護絶縁膜によって埋められた場合でも、半導体と絶縁膜との界面にダングリングボンドが残留する為に同様の効果がある。
【００３０】
本発明の薄膜トランジスタにおいて、保護絶縁膜に固定電荷の影響が大きい塗布型の絶縁膜を用いた場合や、反射電極が薄膜トランジスタを覆った場合にも安定した特性が得られた主な原因は、バックチャネル部のダングリングボンドが大幅に増加した為である。
【００３１】
また、抵抗は電流経路の断面積に反比例することから、付加的な原因としてバックチャネルが多孔質化されたことにより電流経路の実効的な断面積が減少し、バックチャネルの抵抗が増大したということも挙げることができる。以下具体的な実施形態について述べる。
【００３２】
（実施形態１）
図１は、本発明の第１の実施形態を示す薄膜トランジスタの断面構造である。本構造はゲート電極に対してソース・ドレイン電極が上部に位置するいわゆる逆スタガ構造を特徴とする。１０１は絶縁性ガラス基板、１０２がＣｒからなるゲート電極、１０３は窒化シリコンからなるゲート絶縁膜、１０４は表面の１０ｎｍから３０ｎｍの領域（１０４′）が多孔質である例えばアモルファスシリコンからなる半導体層、１０５は例えば燐をドープしたｎ+ 型アモルファスシリコンからなるコンタクト層、１０６，１０７はＣｒからなるソース電極及びドレイン電極、１０８はポリイミドからなる保護絶縁膜である。上記構造のＴＦＴは以下のように作成した。まずコーニング１７３７ガラス基板１０１上に厚さ約１２０ｎｍのＣｒ膜をスパッタリング法によって形成する。ホトエッチングによりＣｒをパターニングしてゲート電極１０２を形成する。その上に、プラズマ化学気相成長（ＣＶＤ）法を用いて、以下のように薄膜を順次形成する。まず、
ＳｉＨ4 ，ＮＨ3 ，Ｎ2 等の混合ガスを用いて厚さ３００ｎｍの窒化シリコン膜からなるゲート絶縁膜１０３を形成する。その上に、例えばＳｉＨ4及びＨ2の混合ガスを用いて厚さ約１５０ｎｍのアモルファスシリコンを、ＳｉＨ及びＰＨ3の混合ガスを用いてｎ+ 型アモルファスシリコン膜を順次形成する。ホトエッチングによりｎ+ 型アモルファスシリコン膜とアモルファスシリコン膜を同時に島状に加工することにより、半導体層１０４を形成する。この上にスパッタリング法を用いて形成した約１２０ｎｍのＣｒ膜を、ホトエッチングによりパターニングして、ソース電極１０６及びドレイン電極１０７を形成する。さらに、ソース／ドレイン電極間のｎ+ 型アモルファスシリコン膜と燐が拡散している恐れのある半導体層の表面から５０ｎｍをエッチング除去することにより、ソース電極１０６及びドレイン電極１０７と半導体層１０４の間にコンタクト層１０５が形成される。その後、例えば本発明ではリアクティブイオンエッチング装置等を用いて、カソード電極上に基板を設置し、電力３００Ｗ，圧力５Ｐａ〜２０Ｐａ条件でＨｅイオンを露出した半導体層１０４の表面に５ｓ以上照射する。この際、半導体層表面から１ｎｍから３０ｎｍの領域は図２もしくは図６に示すように多孔質化される。照射したＨｅイオンは原子半径が小さく軽いイオンであるため、その後の熱処理工程で脱離し、アモルファスシリコン中に残留する量は０.０１原子％以上０.１ 原子％未満である。最後にＴＦＴ全体を覆うように、スピンコーティング等の低コストな塗布法で形成できる保護絶縁膜１０８、たとえば厚さ１μｍのポリイミドからなる有機絶縁膜や、ポリジシラザンを２００℃で熱処理して得られる塗布型酸化シリコン膜を形成して薄膜トランジスタが完成する。尚、本実施形態では半導体層をアモルファスシリコンで構成したが、微結晶シリコン，多結晶シリコン、または単結晶シリコンでも構わない。また、保護絶縁膜はＳｉＨ4 ，ＮＨ3 ，Ｎ2 等の混合ガスを用いたプラズマＣＶＤ法によって堆積した厚さ３００ｎｍの窒化シリコン膜をホトエッチングによりパターン加工して形成しても構わない。前記の条件で多孔質化した半導体部の孔径を断面ＴＥＭ（Transmission Electron Microscopy）で、孔の体積密度を分光エリプソメトリスペクトルにより測定した。また、薄膜トランジスタ上に保護絶縁膜を介してバックゲートを設けてＩｄ−Ｖｇ特性についても測定した。縦軸にバックゲート電極に＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値とバックゲート電極を設置しない場合のソース・ドレイン間の電流値の比を、横軸にＮ／ｒを表したグラフが図３である。Ｎ／ｒ≧８×１０-2(ｎｍ-1)を満たすと、バックゲート電極に＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値が、バックゲート電極を設置しない場合の値の１０倍以下になった。
【００３３】
図４に、本実施形態によって作成したＮ／ｒの値が８×１０-2(ｎｍ-1)の薄膜トランジスタのバックゲート電極に−４０Ｖ〜＋４０Ｖの電圧を印加した際のＩｄ−Ｖｇ特性をします。図５は本実施形態の処理を行わなかった場合(比較例)の薄膜トランジスタのバックゲート電極に−４０Ｖ〜＋４０Ｖの電圧を印加した際のＩｄ−Ｖｇ特性を示す図である。
【００３４】
（実施形態２）
図６は本発明の第２の実施形態を示す薄膜トランジスタにおける半導体部の断面構造である。半導体表面の多孔質部の製法と形状以外は図１に示す第１の実施形態を示す薄膜トランジスタと同じ構造及びプロセスである。ソース電極１０６及びドレイン電極１０７と半導体層１０４の間にコンタクト層１０５が形成した後に、半導体表面の多孔質部は以下のようにして形成した。ゲート電極を陽極とし、プラチナを陰極として両極を、濃度２０体積％のフッ化水素酸中に浸し、陽極電流密度が１Ａ／ｄｍ2 となるように両極間に通電した。５秒間通電することにより、半導体層表面から３０ｎｍの領域を多孔質化した。
【００３５】
（実施形態３）
半導体表面の多孔質部の製法以外は図１に示す第１の実施形態を示す薄膜トランジスタと同じ構造及びプロセスである。ソース電極１０６及びドレイン電極１０７と半導体層１０４の間にコンタクト層１０５を形成した後に、図６のような半導体表面の多孔質部を以下のようにして形成する。
【００３６】
ソース・ドレイン電極間に露出した半導体の表面に分子量が異なる２種類の高分子、例えばポリスチレンとポリイソプレンとをリビング重合させた自己組織化レジストを塗布する。ポリイソプレンの分子量をポリスチレンの分子量に対して０.３ 以下にすると、分子量の小さいポリイソプレンが球形に自己組織化する。自己組織化した部分をオゾンガスに曝して選択的に取り除き、数ｎｍの穴が開いたレジストパターンを形成する。この穴の下の半導体のみを選択的にドライエッチングすることにより、半導体表面を孔径が数ｎｍの孔で多孔質化する。
【００３７】
（実施形態４）
図７に、本発明の薄膜トランジスタをスイッチング素子に用いた、アクティブマトリクス型表示装置におけるＴＦＴ基板上の画素部の一実施形態の平面構造、及び平面構造上に示した点線（Ａ）−（Ａ′）で画素部を切断した断面構造の一例を示す。対向基板は図示していない。１０１は絶縁性ガラス基板、１０２はＣｒからなるゲート電極（走査配線）、１０３は窒化シリコンからなる第１のゲート絶縁膜、１０４は表面の１ｎｍから３０ｎｍの領域に多孔質部（１０４′）を有するアモルファスシリコンからなる半導体層、１０５は燐をドープしたｎ+ 型アモルファスシリコンからなるコンタクト層、１０６，１０７はＣｒからなるソース電極及びドレイン電極（信号配線）、１０８はポリイミドからなる保護絶縁膜、７０１は保持容量電極、７０２は画素電極、７０３はコンタクトホールである。
【００３８】
ＴＦＴ基板は、例えば次のようにして作成する。まず、コーニング１７３７ガラス基板１０１上に厚さ約１２０ｎｍのＣｒ膜をスパッタリング法により形成する。ホトエッチングによりこのＣｒ膜をパターニングして走査配線となるゲート電極１０２及び保持容量電極７０１を形成する。その上にプラズマ化学気相成長（ＣＶＤ）法により、厚さ３００ｎｍの窒化シリコン層、厚さ２００ｎｍのアモルファスシリコン層、厚さ３０ｎｍの燐が添加されたｎ+ 型アモルファスシリコン層を連続形成する。そして、ホトエッチングによりｎ+ 型アモルファスシリコン層，アモルファスシリコン層を同時に島加工することにより、半導体層１０４を形成する。
【００３９】
この上にスパッタリング法を用いて形成した厚さ１２０ｎｍのＣｒ膜をホトエッチングによりパターニングして、ソース電極１０６、及び信号配線１０７を形成する、さらに、ソース電極１０６及びドレイン電極１０７で覆われていない半導体層１０４上のｎ+ 型アモルファスシリコン層、ソース・ドレイン電極間のｎ+ 型アモルファスシリコン膜と燐が拡散している恐れのある半導体層の表面から５０ｎｍをエッチング除去することにより、ソース電極１０６，ドレイン電極１０７と半導体層１０４の間にコンタクト層１０５を形成する。次に、実施形態１から実施形態３に記されたいずれかの方法で、ソース電極１０６及びドレイン電極１０７で覆われていない半導体層１０４の表面の１ｎｍから３０ｎｍを多孔質化する。さらにこの上にスピンコーティング法により厚さ１μｍのポリイミドからなる保護絶縁膜１０８を形成する。また、保護絶縁膜はＳｉＨ4 ，ＮＨ3 ，Ｎ2 等の混合ガスを用いたプラズマＣＶＤ法によって堆積した厚さ３００ｎｍの窒化シリコン膜でも構わない。ホトエッチングにより保護絶縁膜１０８及びゲート絶縁膜１０３にコンタクトホール７０３を形成した後に、スパッタリング法により、例えば厚さ１４０ｎｍのＡｌ膜を形成後、ホトエッチングに前記Ａｌ膜をパターニングして、画素電極７０２を形成する。また、このパターニングの際に、画素電極に光透過用の穴を形成してもよい。
【００４０】
画素電極７０２とソース電極１０６はコンタクトホール７０３を介して接続される。
【００４１】
次にスピンコーティング法により厚さ２００ｎｍの配向膜を形成する。以上により、ＴＦＴ基板が完成する。
【００４２】
図７では、薄膜トランジスタと画素電極の一部が保護絶縁膜を介して重畳した構造になっている。これにより、液晶表示装置の輝度が向上する。
【００４３】
図７において、図示していない対向基板は次のようにして作成する。まず、コーニングガラス１７３７からなる基板上に、スピンコーティング法により厚さ５００ｎｍのカラーフィルタを形成する。その上に、スピンコーティング法により厚さ５００ｎｍの保護絶縁膜及び厚さ２００ｎｍの配向膜を形成する。
【００４４】
薄膜トランジスタの対向基板は、その配向膜の表面を配向処理した後に、酸化シリコンからなる直径約４μｍのビーズを狭持するように対向させて形成したセルギャップ間に液晶組成物を封入して液晶層を形成する。最後に、薄膜トランジスタ基板及び対向基板の表面に偏光板を貼り付けて、液晶パネルが完成する。
【００４５】
この方法で作成した薄膜トランジスタのソース電極１０６と画素電極４０２を切断し、画素電極４０２に−４０Ｖから４０Ｖの電圧を印加した際の、Ｉｄ−Ｖｇ特性測定は図５と同様であった。バックゲートに−４０Ｖ〜＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値が、バックゲート電極を設置しない場合のソース・ドレイン間の電流値の１０倍以下になり、液晶表示装置も良好な表示特性を示した。
【００４６】
（実施形態５）
図８に、本発明の薄膜トランジスタをスイッチング素子に用いた、アクティブマトリクス型表示装置におけるＴＦＴ基板上の画素部の一実施形態の平面構造、及び平面構造上に示した点線（Ａ）−（Ａ′）で画素部を切断した断面構造の一例を示す。対向基板は図示していない。１０１は絶縁性ガラス基板、１０２はＣｒからなるゲート電極（走査配線）、１０３は窒化シリコンからなる第１のゲート絶縁膜、１０４は表面の１ｎｍから３０ｎｍの領域に多孔質部（１０４′）を有するアモルファスシリコンからなる半導体層、１０５は燐をドープしたｎ+ 型アモルファスシリコンからなるコンタクト層、１０６，１０７はＣｒからなるソース電極及びドレイン電極（信号配線）、１０８はポリイミドからなる保護絶縁膜である。
【００４７】
ＴＦＴ基板は、例えば次のようにして作成する。まず、コーニング１７３７ガラス基板１０１上に厚さ約１２０ｎｍのＣｒ膜をスパッタリング法により形成する。ホトエッチングによりこのＣｒ膜をパターニングして走査配線となるゲート電極１０２を形成する。その上にプラズマ化学気相成長（ＣＶＤ）法により、厚さ３００ｎｍの窒化シリコン層、厚さ２００ｎｍのアモルファスシリコン層、厚さ３０ｎｍの燐が添加されたｎ+ 型アモルファスシリコン層を連続形成する。そして、ホトエッチングによりｎ+ 型アモルファスシリコン層、アモルファスシリコン層を同時に島加工することにより、半導体層１０４を形成する。
【００４８】
この上にスパッタリング法を用いて形成した厚さ１２０ｎｍのＣｒ膜をホトエッチングによりパターニングして、ソース電極１０６、及び信号配線１０７を形成する、さらに、ソース電極１０６及びドレイン電極１０７で覆われていない半導体層１０４上のｎ+ 型アモルファスシリコン層，ソース・ドレイン電極間のｎ+ 型アモルファスシリコン膜と燐が拡散している恐れのある半導体層の表面から５０ｎｍをエッチング除去することにより、ソース電極１０６，ドレイン電極１０７と半導体層１０４の間にコンタクト層１０５を形成する。次に、実施形態１から実施形態３に記されたいずれかの方法で、ソース電極１０６及びドレイン電極１０７で覆われていない半導体層１０４の表面の１ｎｍから３０ｎｍを多孔質化する。さらにこの上にスピンコーティング法により厚さ１μｍのポリイミドからなる保護絶縁膜１０８を形成する。また、保護絶縁膜はＳｉＨ4 ，ＮＨ3 ，Ｎ2 等の混合ガスを用いたプラズマＣＶＤ法によって堆積した厚さ３００ｎｍの窒化シリコン膜でも構わない。スパッタリング法により、例えば厚さ１４０ｎｍのＣｒ膜を形成後、ホトエッチングに前記Ｃｒ膜をパターニングして、共通電極８０１を形成する。
【００４９】
次にスピンコーティング法により厚さ２００ｎｍの配向膜を形成する。以上により、ＴＦＴ基板が完成する。
【００５０】
図８では、薄膜トランジスタと共通電極の一部が保護絶縁膜を介して重畳した構造になっている。これにより、液晶表示装置の輝度が向上する。
【００５１】
図８において、図示していない対向基板は次のようにして作成する。まず、コーニングガラス１７３７からなる基板上に、スピンコーティング法により厚さ５００ｎｍのカラーフィルタを形成する。その上に、スピンコーティング法により厚さ５００ｎｍの保護絶縁膜及び厚さ２００ｎｍの配向膜を形成する。
【００５２】
薄膜トランジスタの対向基板は、その配向膜の表面を配向処理した後に、酸化シリコンからなる直径約４μｍのビーズを狭持するように対向させて形成したセルギャップ間に液晶組成物を封入して液晶層を形成する。最後に、薄膜トランジスタ基板及び対向基板の表面に偏光板を貼り付けて、液晶パネルが完成する。
【００５３】
この方法で作成した薄膜トランジスタの共通電極８０１に−４０Ｖから４０Ｖの電圧を印加した際の、Ｉｄ−Ｖｇ特性測定は図５と同様であった。バックゲートに−４０Ｖ〜＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値が、バックゲート電極を設置しない場合のソース・ドレイン間の電流値の１０倍以下になり、液晶表示装置も良好な表示特性を示した。
【００５４】
以上によれば、保護絶縁膜中の蓄積電荷や配線及び画素電極の電位の影響によるバックチャネルリーク電流を抑制できる薄膜トランジスタを提供できるため、保護絶縁膜としてポリイミドやポリジシラザンなどの塗布型の保護絶縁膜を用いたり、反射電極として用いる画素電極を薄膜トランジスタの上部に設けた高性能・高生産性アクティブマトリクス型表示装置を提供できる効果がある。
【００５５】
【発明の効果】
本発明によれば、高性能・高生産性のアクティブマトリクス型表示装置を提供できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態の薄膜トランジスタの断面構造図である。
【図２】本発明の一実施形態の薄膜トランジスタにおける半導体多孔質部の断面斜視図である。
【図３】バックゲート電極に＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値とバックゲート電極を設置しない場合の電流値との比とＮ／ｒとの関係を示す図である。
【図４】本発明の実施のけい液晶表示装置における薄膜トランジスタのＩｄ−Ｖｇ特性のバックゲート電圧依存性を示す図である。
【図５】比較例の液晶表示装置における薄膜トランジスタのＩｄ−Ｖｇ特性のバックゲート電圧依存性を示す図である。
【図６】本発明の一実施形態の薄膜トランジスタにおける半導体多孔質部の断面斜視図である。
【図７】本発明の液晶表示装置における画素部の平面構造及び断面構造の一実施形態である。
【図８】本発明の液晶表示装置における画素部の平面構造及び断面構造の一実施形態である。
【符号の説明】
１０１…ガラス基板、１０２…ゲート電極、１０３…ゲート絶縁層、１０４…半導体層、１０４′…半導体層表面の多孔質部、１０５…コンタクト層、１０６…ソース電極、１０７…ドレイン電極、１０８…保護絶縁層、１０９…孔、701…保持容量電極、７０２…画素電極、７０３…コンタクトホール、８０１…共通電極。
Claims (13)
- スイッチング素子として、薄膜トランジスタを表示部、又は駆動部に使用するアクティブマトリクス型表示装置において、前記薄膜トランジスタは、絶縁基板上に、ゲート電極，ゲート絶縁膜，半導体層，ドレイン電極，ソース電極及び保護絶縁膜を順次積層し、前記保護絶縁膜側の半導体層表面が多孔質であることを特徴とした、アクティブマトリクス型表示装置。
- 前記多孔質部の深さは、前記保護絶縁膜側の半導体層表面から１ｎｍ以上，３０ｎｍ以内であることを特徴とした、請求項１に記載のアクティブマトリクス型表示装置。
- 前記半導体層のうち、前記保護絶縁膜側の半導体層表面から深さ１ｎｍ以上，３０ｎｍ以内の多孔質領域において、孔の占める体積が５％以上であることを特徴とした、請求項１に記載のアクティブマトリクス型表示装置。
- 前記多孔質部における孔の半径の平均値が５ｎｍ以下であることを特徴とした、請求項１に記載のアクティブマトリクス型表示装置。
- 前記半導体層のうち、前記保護絶縁膜側の半導体層表面から深さ３０ｎｍ以内の多孔質領域に０.０１原子％以上０.１原子％未満のヘリウムが含有されることを特徴とした、請求項１に記載のアクティブマトリクス型表示装置。
- 前記保護絶縁膜が有機性樹脂であることを特徴とした、請求項１に記載のアクティブマトリクス型表示装置。
- 前記スイッチング素子において、保護絶縁膜上に形成された画素電極が前記スイッチング素子と重畳することを特徴とした、請求項１に記載のアクティブマトリクス型表示装置。
- 前記スイッチング素子において、保護絶縁膜上に形成された共通電極が前記スイッチング素子と重畳することを特徴とした、請求項１に記載のアクティブマトリクス型表示装置。
- 前記スイッチング素子上に設置した第２のゲート電極（バックゲート電極）に−４０Ｖ〜＋４０Ｖの電圧を印加した際のソース・ドレイン間の電流値が、バックゲート電極を設置しない場合のソース・ドレイン間の電流値の１０倍以下であることを特徴とした、請求項１に記載のアクティブマトリクス型表示装置。
- 絶縁基板上に形成されたゲート電極上に、ゲート絶縁膜，半導体層，コンタクト層を順次成膜し、前記半導体層及び前記コンタクト層を島状にエッチングする工程、
前記工程後の基板上に金属層を成膜し、エッチングによりドレイン電極及びソース電極を形成する工程、
前記工程後の基板のドレイン電極及びソース電極間に露出した、前記不純物半導体層と前記半導体層の一部をエッチングして除去する工程、
前記工程後の基板のドレイン電極及びソース電極間に露出した、前記半導体層表面にイオンを照射して前記半導体表面を多孔質化する工程、
前記工程後の基板に保護絶縁膜を成膜する工程を含むことを特徴とした、薄膜トランジスタの製造方法。 - 基板のドレイン電極及びソース電極間に露出した、前記半導体層表面に照射するイオンがＨｅイオンであることを特徴とする、請求項１０に記載の薄膜トランジスタの製造方法。
- 絶縁基板上に形成されたゲート電極上に、ゲート絶縁膜，半導体層，コンタクト層を順次成膜し、前記半導体層及び前記コンタクト層を島状にエッチングする工程、
前記工程後の基板上に金属層を成膜し、エッチングによりドレイン電極及びソース電極を形成する工程、
前記工程後の基板のドレイン電極及びソース電極間に露出した、前記コンタクト層と前記半導体層の一部をエッチングして除去する工程、
前記工程後、基板のドレイン電極及びソース電極間に露出した前記半導体層表面を陽極化成法により多孔質化する工程、
前記工程後の基板に保護絶縁膜を成膜する工程を含むことを特徴とする、薄膜トランジスタの製造方法。 - 絶縁基板上に形成されたゲート電極上に、ゲート絶縁膜，半導体層，コンタクト層を順次成膜し、前記半導体層及び前記コンタクト層を島状にエッチングする工程、
前記工程後の基板上に金属層を成膜し、エッチングによりドレイン電極及びソース電極を形成する工程、
前記工程後の基板のドレイン電極及びソース電極間に露出した、前記コンタクト層と前記半導体層の一部をエッチングして除去する工程、
前記工程後の基板のドレイン電極及びソース電極間に露出した、前記半導体層表面に、分子量の異なる２種類の高分子を結合させた自己組織化レジストを前記半導体層表面に塗布し、アニール後自己組織化した高分子混合物中の微粒子と、その微粒子の下の半導体層とをエッチングし、前記半導体層表面を多孔質化する工程、
前記工程後の基板に保護絶縁膜を成膜する工程を含むことを特徴とする、薄膜トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106611A JP3716755B2 (ja) | 2001-04-05 | 2001-04-05 | アクティブマトリクス型表示装置 |
| TW090120914A TW525300B (en) | 2001-04-05 | 2001-08-24 | Active matrix display device |
| KR10-2001-0052376A KR100468994B1 (ko) | 2001-04-05 | 2001-08-29 | 액티브 매트릭스형 표시 장치 및 박막 트랜지스터의 제조 방법 |
| US09/940,885 US7145176B2 (en) | 2001-04-05 | 2001-08-29 | Active matrix display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106611A JP3716755B2 (ja) | 2001-04-05 | 2001-04-05 | アクティブマトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002305306A JP2002305306A (ja) | 2002-10-18 |
| JP3716755B2 true JP3716755B2 (ja) | 2005-11-16 |
Family
ID=18959078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001106611A Expired - Fee Related JP3716755B2 (ja) | 2001-04-05 | 2001-04-05 | アクティブマトリクス型表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7145176B2 (ja) |
| JP (1) | JP3716755B2 (ja) |
| KR (1) | KR100468994B1 (ja) |
| TW (1) | TW525300B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825488B2 (en) | 2000-01-26 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100685947B1 (ko) * | 2001-09-08 | 2007-02-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 제조방법 |
| US20050140283A1 (en) * | 2002-02-13 | 2005-06-30 | Lau Silvanus S. | Multilayer structure to form an active matrix display having single crystalline drivers over a transmissive substrate |
| JP4708710B2 (ja) * | 2004-01-07 | 2011-06-22 | Ｎｅｃ液晶テクノロジー株式会社 | 液晶表示装置 |
| US7382040B2 (en) * | 2004-01-15 | 2008-06-03 | Matsushita Electric Industrial Co., Ltd. | Organic field effect transistor and display using same |
| KR101090252B1 (ko) | 2004-09-24 | 2011-12-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| TWI262565B (en) * | 2005-10-31 | 2006-09-21 | Ind Tech Res Inst | Protecting structure and method for manufacturing electronic packaging joints |
| TWI481029B (zh) | 2007-12-03 | 2015-04-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| DE102008020431A1 (de) * | 2008-04-08 | 2009-10-15 | Daimler Ag | Ladungsträger |
| JP5414213B2 (ja) | 2008-07-18 | 2014-02-12 | 株式会社ジャパンディスプレイ | 画像表示装置およびその製造方法 |
| JP5595004B2 (ja) * | 2008-10-21 | 2014-09-24 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP5595003B2 (ja) * | 2008-10-23 | 2014-09-24 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US8530897B2 (en) * | 2008-12-11 | 2013-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device including an inverter circuit having a microcrystalline layer |
| JP2011040593A (ja) * | 2009-08-12 | 2011-02-24 | Seiko Epson Corp | 半導体装置ならびに半導体装置の製造方法 |
| KR20230066115A (ko) | 2009-09-04 | 2023-05-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광 장치 및 발광 장치를 제작하기 위한 방법 |
| KR101820972B1 (ko) | 2009-10-09 | 2018-01-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| KR102481935B1 (ko) | 2009-11-06 | 2022-12-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| CN103746001B (zh) | 2009-12-04 | 2017-05-03 | 株式会社半导体能源研究所 | 显示装置 |
| JP6080167B2 (ja) | 2010-10-01 | 2017-02-15 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 薄膜トランジスタ用途に用いられる砒化ガリウムに基づく材料 |
| WO2012128030A1 (en) * | 2011-03-18 | 2012-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor film, semiconductor device, and manufacturing method of semiconductor device |
| WO2012172617A1 (ja) * | 2011-06-17 | 2012-12-20 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JPWO2012172617A1 (ja) * | 2011-06-17 | 2015-02-23 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| CN103733346A (zh) * | 2011-08-22 | 2014-04-16 | 住友化学株式会社 | 有机薄膜晶体管 |
| KR102032962B1 (ko) | 2012-10-26 | 2019-10-17 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR102553881B1 (ko) * | 2018-06-01 | 2023-07-07 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 이를 포함하는 박막 트랜지스터 표시판 및 전자 장치 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62125329A (ja) * | 1985-11-27 | 1987-06-06 | Hosiden Electronics Co Ltd | 透過形表示装置 |
| JPH04299571A (ja) * | 1991-03-28 | 1992-10-22 | Nec Corp | 薄膜トランジスタ |
| US5454915A (en) * | 1992-10-06 | 1995-10-03 | Kulite Semiconductor Products, Inc. | Method of fabricating porous silicon carbide (SiC) |
| US5747355A (en) * | 1993-03-30 | 1998-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a transistor using anodic oxidation |
| JPH07135323A (ja) * | 1993-10-20 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体集積回路およびその作製方法 |
| US5576231A (en) * | 1993-11-05 | 1996-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating an insulated gate field effect transistor with an anodic oxidized gate electrode |
| JPH08148280A (ja) * | 1994-04-14 | 1996-06-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0996836A (ja) | 1995-09-29 | 1997-04-08 | Toshiba Corp | 液晶表示装置 |
| JPH09148266A (ja) * | 1995-11-24 | 1997-06-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6054363A (en) * | 1996-11-15 | 2000-04-25 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor article |
| US6215244B1 (en) * | 1997-06-16 | 2001-04-10 | Canon Kabushiki Kaisha | Stacked organic light emitting device with specific electrode arrangement |
| JPH11274514A (ja) | 1998-01-30 | 1999-10-08 | Samsung Electronics Co Ltd | 薄膜トランジスタの製造方法 |
| US6362027B1 (en) * | 1998-07-08 | 2002-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, active matrix substrate, method of manufacturing the semiconductor device and method of manufacturing the active matrix substrate |
| US6344375B1 (en) * | 1998-07-28 | 2002-02-05 | Matsushita Electric Industrial Co., Ltd | Substrate containing compound semiconductor, method for manufacturing the same and semiconductor device using the same |
| US6271101B1 (en) * | 1998-07-29 | 2001-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Process for production of SOI substrate and process for production of semiconductor device |
| JP4476390B2 (ja) * | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW436837B (en) * | 1998-11-16 | 2001-05-28 | Matsushita Electric Works Ltd | Field emission-type electron source and manufacturing method thereof and display using the electron source |
| JP3479023B2 (ja) * | 1999-05-18 | 2003-12-15 | シャープ株式会社 | 電気配線の製造方法および配線基板および表示装置および画像検出器 |
| JP3391343B2 (ja) * | 1999-10-26 | 2003-03-31 | 日本電気株式会社 | アクティブマトリクス基板及びその製造方法 |
-
2001
- 2001-04-05 JP JP2001106611A patent/JP3716755B2/ja not_active Expired - Fee Related
- 2001-08-24 TW TW090120914A patent/TW525300B/zh not_active IP Right Cessation
- 2001-08-29 KR KR10-2001-0052376A patent/KR100468994B1/ko active IP Right Grant
- 2001-08-29 US US09/940,885 patent/US7145176B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020145143A1 (en) | 2002-10-10 |
| KR20020079328A (ko) | 2002-10-19 |
| TW525300B (en) | 2003-03-21 |
| US7145176B2 (en) | 2006-12-05 |
| KR100468994B1 (ko) | 2005-02-02 |
| JP2002305306A (ja) | 2002-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040706 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080909 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090909 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090909 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100909 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120909 Year of fee payment: 7 |
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| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |