JPH08262492A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH08262492A JPH08262492A JP6835195A JP6835195A JPH08262492A JP H08262492 A JPH08262492 A JP H08262492A JP 6835195 A JP6835195 A JP 6835195A JP 6835195 A JP6835195 A JP 6835195A JP H08262492 A JPH08262492 A JP H08262492A
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- electrode
- semiconductor layer
- liquid crystal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 フォトリソグラフィ工程を増やすことなく、
ソース電極およびドレイン電極の抵抗が低い液晶表示装
置を提供する。 【構成】 ガラス基板１上にゲート電極２、ゲート絶縁
膜３を順次形成する。ゲート絶縁膜３のゲート電極２の
上方に、半導体層４、チャネル保護膜５を形成し、チャ
ネル保護膜５の両側に低抵抗半導体層６，７を形成す
る。ゲート絶縁膜３および低抵抗半導体層６，７上に、
直径０．５〜５μｍの微細孔21を有するＩＴＯの透光性
導電膜８を形成する。透光性導電膜８は、ゲート絶縁膜
３上の画素電極8aと、低抵抗半導体層６上のソース電極
8bと、低抵抗半導体層７上のドレイン電極8cを有する。
ソース電極8b上に導電膜ソース電極９を形成し、ドレイ
ン電極8c上に導電膜ドレイン電極10を形成し、導電膜ソ
ース電極９および導電膜ドレイン電極10をそれぞれ低抵
抗半導体層６，７と導電体22にて直接接続する。
ソース電極およびドレイン電極の抵抗が低い液晶表示装
置を提供する。 【構成】 ガラス基板１上にゲート電極２、ゲート絶縁
膜３を順次形成する。ゲート絶縁膜３のゲート電極２の
上方に、半導体層４、チャネル保護膜５を形成し、チャ
ネル保護膜５の両側に低抵抗半導体層６，７を形成す
る。ゲート絶縁膜３および低抵抗半導体層６，７上に、
直径０．５〜５μｍの微細孔21を有するＩＴＯの透光性
導電膜８を形成する。透光性導電膜８は、ゲート絶縁膜
３上の画素電極8aと、低抵抗半導体層６上のソース電極
8bと、低抵抗半導体層７上のドレイン電極8cを有する。
ソース電極8b上に導電膜ソース電極９を形成し、ドレイ
ン電極8c上に導電膜ドレイン電極10を形成し、導電膜ソ
ース電極９および導電膜ドレイン電極10をそれぞれ低抵
抗半導体層６，７と導電体22にて直接接続する。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
型の電極構造を有する液晶表示装置に関する。
型の電極構造を有する液晶表示装置に関する。
【０００２】
【従来の技術】近年、高画質、薄型、軽量あるいは低消
費電力などの理由から、ラップトップ型コンピュータ
や、様々な携帯機器などのディスプレイにアクティブマ
トリクス駆動の液晶ディスプレイが盛んに使用されてい
る。このようなアクティブマトリクス駆動の液晶ディス
プレイは主に薄膜トランジスタ型であり、その高性能
化、低価格化、生産性および製造歩留まりの向上などに
対する研究開発が活発に行なわれている。
費電力などの理由から、ラップトップ型コンピュータ
や、様々な携帯機器などのディスプレイにアクティブマ
トリクス駆動の液晶ディスプレイが盛んに使用されてい
る。このようなアクティブマトリクス駆動の液晶ディス
プレイは主に薄膜トランジスタ型であり、その高性能
化、低価格化、生産性および製造歩留まりの向上などに
対する研究開発が活発に行なわれている。
【０００３】従来、この種の薄膜トランジスタを用いた
マトリクスアレイ基板としては、たとえば図９ないし図
１２に示す構成が知られている。
マトリクスアレイ基板としては、たとえば図９ないし図
１２に示す構成が知られている。
【０００４】図９および図１２に示すように、ガラス基
板１上に、ゲート電極２が成膜形成され、このゲート電
極２にはゲート配線2aが一体に形成されている。また、
これらゲート電極２およびゲート配線2aを含めたガラス
基板１上にゲート絶縁膜３が形成されている。また、ゲ
ート配線2aには図示しないが外部回路との接続用にゲー
ト線引出部も形成されている。
板１上に、ゲート電極２が成膜形成され、このゲート電
極２にはゲート配線2aが一体に形成されている。また、
これらゲート電極２およびゲート配線2aを含めたガラス
基板１上にゲート絶縁膜３が形成されている。また、ゲ
ート配線2aには図示しないが外部回路との接続用にゲー
ト線引出部も形成されている。
【０００５】さらに、ゲート絶縁膜３のゲート電極２の
上方には、アモルファスシリコン（ａ−Ｓｉ）のチャネ
ル部となる半導体層４が形成され、このアモルファスシ
リコンの半導体層４上にはチャネル保護層５が形成さ
れ、このチャネル保護層５を挟んだ両側にはｎ+ 型アモ
ルファスシリコン（ｎ+ −ａ−Ｓｉ）からなる低抵抗半
導体層６，７が形成されている。また、ゲート絶縁膜３
および低抵抗半導体層６，７上には、ＩＴＯ（Indium T
in Oxide）の透光性導電膜８が形成され、この透光性導
電膜８はゲート絶縁膜３上に画素電極8aが形成され、低
抵抗半導体層６上にはソース電極8bが形成され、低抵抗
半導体層７上にはドレイン電極8cが形成され、このドレ
イン電極8cには信号配線8dが一体的に形成されている。
上方には、アモルファスシリコン（ａ−Ｓｉ）のチャネ
ル部となる半導体層４が形成され、このアモルファスシ
リコンの半導体層４上にはチャネル保護層５が形成さ
れ、このチャネル保護層５を挟んだ両側にはｎ+ 型アモ
ルファスシリコン（ｎ+ −ａ−Ｓｉ）からなる低抵抗半
導体層６，７が形成されている。また、ゲート絶縁膜３
および低抵抗半導体層６，７上には、ＩＴＯ（Indium T
in Oxide）の透光性導電膜８が形成され、この透光性導
電膜８はゲート絶縁膜３上に画素電極8aが形成され、低
抵抗半導体層６上にはソース電極8bが形成され、低抵抗
半導体層７上にはドレイン電極8cが形成され、このドレ
イン電極8cには信号配線8dが一体的に形成されている。
【０００６】また、ソース電極8b上には導電膜ソース電
極９が形成され、ドレイン電極8c上には導電膜ドレイン
電極10が形成されている。そして、これらにて薄膜トラ
ンジスタ11が形成され、これらの上部に配向膜が形成さ
れるなどしてマトリクスアレイ基板が形成される。
極９が形成され、ドレイン電極8c上には導電膜ドレイン
電極10が形成されている。そして、これらにて薄膜トラ
ンジスタ11が形成され、これらの上部に配向膜が形成さ
れるなどしてマトリクスアレイ基板が形成される。
【０００７】一方、このマトリクスアレイ基板には、図
示しない対向基板がほぼ平行に対向して設けられ、これ
らマトリクスアレイ基板および対向基板間に液晶を封入
挟持して、マトリクスアレイ型の液晶表示装置が形成さ
れる。
示しない対向基板がほぼ平行に対向して設けられ、これ
らマトリクスアレイ基板および対向基板間に液晶を封入
挟持して、マトリクスアレイ型の液晶表示装置が形成さ
れる。
【０００８】次に、上記実施例の製造方法について図１
０ないし図１２を参照して説明する。
０ないし図１２を参照して説明する。
【０００９】まず、図１０に示すように、ガラス基板１
上にゲート電極２を形成し、このゲート電極２を含むガ
ラス基板１上に、ゲート絶縁膜３、ａ−Ｓｉの半導体層
４およびｎ+ −ａ−Ｓｉの低抵抗半導体層15を順次積層
形成する。
上にゲート電極２を形成し、このゲート電極２を含むガ
ラス基板１上に、ゲート絶縁膜３、ａ−Ｓｉの半導体層
４およびｎ+ −ａ−Ｓｉの低抵抗半導体層15を順次積層
形成する。
【００１０】次に、図１１に示すように、ＩＴＯからな
る透光性導電膜８を全面に成膜し、その後金属からの導
電膜16も全面に被覆させる。
る透光性導電膜８を全面に成膜し、その後金属からの導
電膜16も全面に被覆させる。
【００１１】そして、図１２に示すように、フォトリソ
グラフィ工程によりソース電極8bに一体の画素電極8a、
ドレイン電極8cおよび導電膜ドレイン電極10と一体の信
号配線8dを形成する。なお、ここで透光性導電膜８と導
電膜16に対するフォトリソグラフィ工程は別々に行なっ
てもよい。次に、チャネル保護層５上の低抵抗半導体層
15をソース電極8bおよび導電膜ソース電極９、ドレイン
電極8cおよび導電膜ドレイン電極10をマスクとしてエッ
チングし、分離する。そして、画素電極部分の導電膜16
を除去して透明な画素電極8aを形成してマトリクスアレ
イ基板を形成する。
グラフィ工程によりソース電極8bに一体の画素電極8a、
ドレイン電極8cおよび導電膜ドレイン電極10と一体の信
号配線8dを形成する。なお、ここで透光性導電膜８と導
電膜16に対するフォトリソグラフィ工程は別々に行なっ
てもよい。次に、チャネル保護層５上の低抵抗半導体層
15をソース電極8bおよび導電膜ソース電極９、ドレイン
電極8cおよび導電膜ドレイン電極10をマスクとしてエッ
チングし、分離する。そして、画素電極部分の導電膜16
を除去して透明な画素電極8aを形成してマトリクスアレ
イ基板を形成する。
【００１２】
【発明が解決しようとする課題】上述の従来のマトリク
スアレイ基板ではソース電極8b、ドレイン電極8cの領域
において低抵抗半導体層15と透光性導電膜８とが接触す
る構造となっている。そして、一般的に低抵抗半導体層
15としてはｎ+ −ａ−Ｓｉが、透光性導電膜８としては
ＩＴＯが用いられている。これらｎ+ −ａ−ＳｉとＩＴ
Ｏとの接触抵抗値は、ｎ+ −ａ−Ｓｉと金属の接触抵抗
よりも１０倍程度高く、この値は薄膜トランジスタ11の
オン状態でのチャネル抵抗とほぼ同程度なものとなる。
スアレイ基板ではソース電極8b、ドレイン電極8cの領域
において低抵抗半導体層15と透光性導電膜８とが接触す
る構造となっている。そして、一般的に低抵抗半導体層
15としてはｎ+ −ａ−Ｓｉが、透光性導電膜８としては
ＩＴＯが用いられている。これらｎ+ −ａ−ＳｉとＩＴ
Ｏとの接触抵抗値は、ｎ+ −ａ−Ｓｉと金属の接触抵抗
よりも１０倍程度高く、この値は薄膜トランジスタ11の
オン状態でのチャネル抵抗とほぼ同程度なものとなる。
【００１３】したがって、ｎ+ −ａ−ＳｉとＩＴＯとが
接触するソース電極8bおよびドレイン電極8c構造を有す
る薄膜トランジスタ11では、そのソース電極8bおよびド
レイン電極8cの抵抗値が高いために、ｎ+ −ａ−Ｓｉと
金属とが接触するソース電極およびドレイン電極の構造
を有する薄膜トランジスタと比較して電流−電圧特性が
劣ってしまう。すなわち、具体的にはたとえば薄膜トラ
ンジスタとしての電界効果移動度が２割以上低下してし
まう。
接触するソース電極8bおよびドレイン電極8c構造を有す
る薄膜トランジスタ11では、そのソース電極8bおよびド
レイン電極8cの抵抗値が高いために、ｎ+ −ａ−Ｓｉと
金属とが接触するソース電極およびドレイン電極の構造
を有する薄膜トランジスタと比較して電流−電圧特性が
劣ってしまう。すなわち、具体的にはたとえば薄膜トラ
ンジスタとしての電界効果移動度が２割以上低下してし
まう。
【００１４】このような薄膜トランジスタの特性低下を
防ぐには、ソース電極およびドレイン電極の領域でｎ+
−ａ−Ｓｉと金属とが接触する構造、すなわちＩＴＯが
ｎ+−ａ−Ｓｉと金属とに挟まれない構造とすればよ
い。
防ぐには、ソース電極およびドレイン電極の領域でｎ+
−ａ−Ｓｉと金属とが接触する構造、すなわちＩＴＯが
ｎ+−ａ−Ｓｉと金属とに挟まれない構造とすればよ
い。
【００１５】しかしながら、このような構造を形成する
には画素電極となるＩＴＯと、ソース電極、ドレイン電
極および信号線となる金属とのフォトリソグラフィ工程
が別々となるので、生産性の低下や製造工程の煩雑化を
招き、歩留まり悪化の原因となる問題を有している。
には画素電極となるＩＴＯと、ソース電極、ドレイン電
極および信号線となる金属とのフォトリソグラフィ工程
が別々となるので、生産性の低下や製造工程の煩雑化を
招き、歩留まり悪化の原因となる問題を有している。
【００１６】本発明は、上記問題点に鑑みなされたもの
であり、フォトリソグラフィ工程を増やすことなく、ソ
ース電極およびドレイン電極の抵抗が低い液晶表示装置
を提供することを目的とする。
であり、フォトリソグラフィ工程を増やすことなく、ソ
ース電極およびドレイン電極の抵抗が低い液晶表示装置
を提供することを目的とする。
【００１７】
【課題を解決するための手段】請求項１記載の液晶表示
装置は、透明絶縁基板と、この透明絶縁基板上のゲート
電極と、このゲート電極を被覆するゲート絶縁膜と、こ
のゲート絶縁膜上方に形成された半導体層と、この半導
体層上のチャネル保護層と、透光性導電膜にて形成され
このチャネル保護層を挟んでそれぞれ前記半導体層と接
続するドレイン電極および画素電極と一体のソース電極
と、これらドレイン電極およびソース電極の形成領域に
形成された導電膜とを有する液晶表示装置において、前
記透光性導電膜は、微細孔を有するものである。
装置は、透明絶縁基板と、この透明絶縁基板上のゲート
電極と、このゲート電極を被覆するゲート絶縁膜と、こ
のゲート絶縁膜上方に形成された半導体層と、この半導
体層上のチャネル保護層と、透光性導電膜にて形成され
このチャネル保護層を挟んでそれぞれ前記半導体層と接
続するドレイン電極および画素電極と一体のソース電極
と、これらドレイン電極およびソース電極の形成領域に
形成された導電膜とを有する液晶表示装置において、前
記透光性導電膜は、微細孔を有するものである。
【００１８】請求項２記載の液晶表示装置は、請求項１
記載の液晶表示装置において、微細孔は、少なくとも前
記ドレイン電極およびびソース電極の領域に存在し、前
記微細孔を介して前記導電膜が前記半導体層と接触して
いるものである。
記載の液晶表示装置において、微細孔は、少なくとも前
記ドレイン電極およびびソース電極の領域に存在し、前
記微細孔を介して前記導電膜が前記半導体層と接触して
いるものである。
【００１９】請求項３記載の液晶表示装置は、請求項１
または２記載の液晶表示装置において、透光性導電膜
は、インジウムの酸化物、スズの酸化物、および、ＩＴ
Ｏのいずれかより形成されたものである。
または２記載の液晶表示装置において、透光性導電膜
は、インジウムの酸化物、スズの酸化物、および、ＩＴ
Ｏのいずれかより形成されたものである。
【００２０】
【作用】本発明は、透光性導電膜が微細孔を有するた
め、ソース電極およびドレイン電極では、透光性導電膜
上の導電膜はこの微細孔を通して、透光性導電膜下の半
導体層と直接接触することが可能となり、透光性導電膜
と透光性導電膜上の導電膜とのフォトリソグラフィ工程
を別々に行なう必要がなく、ソース電極およびドレイン
電極の抵抗を透光性導電膜を挟まない構造の場合とほぼ
同程度に低くすることができ、透光性導電膜を挟まない
ソース電極およびドレイン電極構造を持つ薄膜トランジ
スタと比較して、ほとんど特性劣化がなく、特性が向上
する。
め、ソース電極およびドレイン電極では、透光性導電膜
上の導電膜はこの微細孔を通して、透光性導電膜下の半
導体層と直接接触することが可能となり、透光性導電膜
と透光性導電膜上の導電膜とのフォトリソグラフィ工程
を別々に行なう必要がなく、ソース電極およびドレイン
電極の抵抗を透光性導電膜を挟まない構造の場合とほぼ
同程度に低くすることができ、透光性導電膜を挟まない
ソース電極およびドレイン電極構造を持つ薄膜トランジ
スタと比較して、ほとんど特性劣化がなく、特性が向上
する。
【００２１】
【実施例】以下、本発明の液晶表示装置の一実施例を図
面を参照して説明する。なお、従来例に対応する部分に
は、同一符号を付して説明する。
面を参照して説明する。なお、従来例に対応する部分に
は、同一符号を付して説明する。
【００２２】図１および図２に示すように、透光性を有
する透光絶縁基板としてのガラス基板１上に、モリブデ
ン、タンタル（Ｍｏ−Ｔａ）からなるゲート電極２が成
膜形成され、このゲート電極２にはゲート配線2aが一体
に形成されている。また、これらゲート電極２およびゲ
ート配線2aを含めたガラス基板１上にアモルファス酸化
シリコンやアモルファス窒化シリコンなどからなるゲー
ト絶縁膜３が形成されている。また、ゲート配線2aには
図示しないが外部回路との接続用にゲート線引出部も形
成されている。
する透光絶縁基板としてのガラス基板１上に、モリブデ
ン、タンタル（Ｍｏ−Ｔａ）からなるゲート電極２が成
膜形成され、このゲート電極２にはゲート配線2aが一体
に形成されている。また、これらゲート電極２およびゲ
ート配線2aを含めたガラス基板１上にアモルファス酸化
シリコンやアモルファス窒化シリコンなどからなるゲー
ト絶縁膜３が形成されている。また、ゲート配線2aには
図示しないが外部回路との接続用にゲート線引出部も形
成されている。
【００２３】さらに、ゲート絶縁膜３のゲート電極２の
上方には、チャネル部となるアモルファスシリコン（ａ
−Ｓｉ）の半導体層４が形成され、このアモルファスシ
リコンの半導体層４上にはチャネル部となるチャネル保
護層５が形成され、このチャネル保護層５を挟んだ両側
にはｎ+ 型アモルファスシリコン（ｎ+ −ａ−Ｓｉ）か
らなる低抵抗半導体層６，７が形成されている。また、
ゲート絶縁膜３および低抵抗半導体層６，７上には、直
径０．５〜５μｍの微細孔21を有するＩＴＯ（Indium T
in Oxide）の透光性導電膜８が形成され、この透光性導
電膜８はゲート絶縁膜３上に画素電極8aが形成され、低
抵抗半導体層６上にはソース電極8bが形成され、低抵抗
半導体層７上にはドレイン電極8cが形成され、このドレ
イン電極8cには信号配線8dが一体的に形成されている。
なお、導電膜ソース電極９および導電膜ドレイン電極10
と、低抵抗半導体層６，７との間に位置する微細孔21に
は導電体22が充填され、導電膜ソース電極９および導電
膜ドレイン電極10と、低抵抗半導体層６，７との絶縁抵
抗を小さくして接続している。
上方には、チャネル部となるアモルファスシリコン（ａ
−Ｓｉ）の半導体層４が形成され、このアモルファスシ
リコンの半導体層４上にはチャネル部となるチャネル保
護層５が形成され、このチャネル保護層５を挟んだ両側
にはｎ+ 型アモルファスシリコン（ｎ+ −ａ−Ｓｉ）か
らなる低抵抗半導体層６，７が形成されている。また、
ゲート絶縁膜３および低抵抗半導体層６，７上には、直
径０．５〜５μｍの微細孔21を有するＩＴＯ（Indium T
in Oxide）の透光性導電膜８が形成され、この透光性導
電膜８はゲート絶縁膜３上に画素電極8aが形成され、低
抵抗半導体層６上にはソース電極8bが形成され、低抵抗
半導体層７上にはドレイン電極8cが形成され、このドレ
イン電極8cには信号配線8dが一体的に形成されている。
なお、導電膜ソース電極９および導電膜ドレイン電極10
と、低抵抗半導体層６，７との間に位置する微細孔21に
は導電体22が充填され、導電膜ソース電極９および導電
膜ドレイン電極10と、低抵抗半導体層６，７との絶縁抵
抗を小さくして接続している。
【００２４】また、ソース電極8b上には導電膜ソース電
極９が形成され、ドレイン電極8c上には導電膜ドレイン
電極10が形成されている。そして、これらにて薄膜トラ
ンジスタ11が形成され、これらの上部に配向膜が形成さ
れるなどしてマトリクスアレイ基板が形成される。
極９が形成され、ドレイン電極8c上には導電膜ドレイン
電極10が形成されている。そして、これらにて薄膜トラ
ンジスタ11が形成され、これらの上部に配向膜が形成さ
れるなどしてマトリクスアレイ基板が形成される。
【００２５】一方、このマトリクスアレイ基板には、図
示しない対向基板がほぼ平行に対向して設けられ、これ
らマトリクスアレイ基板および対向基板間に液晶を封入
挟持して、マトリクスアレイ型の液晶表示装置が形成さ
れる。
示しない対向基板がほぼ平行に対向して設けられ、これ
らマトリクスアレイ基板および対向基板間に液晶を封入
挟持して、マトリクスアレイ型の液晶表示装置が形成さ
れる。
【００２６】次に、上記実施例の製造方法について説明
する。
する。
【００２７】まず、図３に示すように、ガラス基板１の
一主面上に厚さ１０００〜３０００オングストロームの
Ｍｏ−Ｔａからなるゲート電極２およびゲート配線2aを
形成する。次に、ゲート電極２およびゲート配線2aを被
覆するように、プラズマＣＶＤ法などにより、厚さ２０
００〜４０００オングストロームのアモルファス酸化シ
リコンやアモルファス窒化シリコンなどからなるゲート
絶縁膜３、厚さ２００〜２０００オングストロームのア
モルファスシリコンなどからなる半導体層４、厚さ１０
００〜３０００オングストロームのアモルファス窒化シ
リコンなどからなるチャネル保護層５を順次成膜形成す
る。さらに、ゲート電極２の上方でチャネル部となる半
導体層４上以外のチャネル保護層５をフォトリソグラフ
ィ工程により除去する。また、厚さ２００〜７００オン
グストロームのＰ原子などを多量にドーピングしたアモ
ルファスシリコンなどからなるｎ+ 型の低抵抗半導体層
15を成膜する。そして、低抵抗半導体層15と半導体層４
とをフォトリソグラフィ工程により島状に形成する。な
お、図示しないが、外部回路との接続用にゲート線引き
出し部も形成しておく。
一主面上に厚さ１０００〜３０００オングストロームの
Ｍｏ−Ｔａからなるゲート電極２およびゲート配線2aを
形成する。次に、ゲート電極２およびゲート配線2aを被
覆するように、プラズマＣＶＤ法などにより、厚さ２０
００〜４０００オングストロームのアモルファス酸化シ
リコンやアモルファス窒化シリコンなどからなるゲート
絶縁膜３、厚さ２００〜２０００オングストロームのア
モルファスシリコンなどからなる半導体層４、厚さ１０
００〜３０００オングストロームのアモルファス窒化シ
リコンなどからなるチャネル保護層５を順次成膜形成す
る。さらに、ゲート電極２の上方でチャネル部となる半
導体層４上以外のチャネル保護層５をフォトリソグラフ
ィ工程により除去する。また、厚さ２００〜７００オン
グストロームのＰ原子などを多量にドーピングしたアモ
ルファスシリコンなどからなるｎ+ 型の低抵抗半導体層
15を成膜する。そして、低抵抗半導体層15と半導体層４
とをフォトリソグラフィ工程により島状に形成する。な
お、図示しないが、外部回路との接続用にゲート線引き
出し部も形成しておく。
【００２８】次に、図４に示すように、全面にスパッタ
リング法により厚さ３００〜１５００オングストローム
のＩＴＯからなる透光性導電膜８を成膜する。
リング法により厚さ３００〜１５００オングストローム
のＩＴＯからなる透光性導電膜８を成膜する。
【００２９】そして、図５に示すように、透光性導電膜
８に微細孔21を穿設する。
８に微細孔21を穿設する。
【００３０】ここで、微細孔21の直径について説明する
と、薄膜トランジスタ11のソース電極8bおよびドレイン
電極8cの領域では、この微細孔21を通して透光性導電膜
８の上層の導電膜16が下層の低抵抗半導体層15と充分に
接触しなければならないので、直径は大きいほうが好ま
しいが、導電膜ソース電極９および導電膜ドレイン電極
10の領域では低抵抗半導体層15と導電膜16とがオーバー
ラップしている長さは、チャネル保護層５以外では、一
般的に０．５〜５μｍ程度であり、あまり直径が大きい
と画素電極8aの部分とソース電極8bとの接続が不良とな
ったりして、液晶の駆動に支障をきたす。したがって、
微細孔21の直径は０．５〜５μｍが好ましく、０．５〜
１μｍがより好適である。
と、薄膜トランジスタ11のソース電極8bおよびドレイン
電極8cの領域では、この微細孔21を通して透光性導電膜
８の上層の導電膜16が下層の低抵抗半導体層15と充分に
接触しなければならないので、直径は大きいほうが好ま
しいが、導電膜ソース電極９および導電膜ドレイン電極
10の領域では低抵抗半導体層15と導電膜16とがオーバー
ラップしている長さは、チャネル保護層５以外では、一
般的に０．５〜５μｍ程度であり、あまり直径が大きい
と画素電極8aの部分とソース電極8bとの接続が不良とな
ったりして、液晶の駆動に支障をきたす。したがって、
微細孔21の直径は０．５〜５μｍが好ましく、０．５〜
１μｍがより好適である。
【００３１】次に、透光性導電膜８に微細孔21を形成す
るためのＩＴＯのスパッタリング条件と成膜後の処理に
ついて説明する。まず、スパッタ・ガスはＡｒとＯ2 の
混合ガスを使用し、全圧力は０．８２Ｐａ、Ｏ2 分圧は
８×１０-3〜２０×１０-3Ｐａの範囲で、投入電力は１
１０〜１２０Ｗとして基板加熱は特に行なわない。この
ような条件で成膜した基板を、濃度が０．５％以下の希
フッ酸中に３０秒〜３分間浸すことによりＩＴＯの透光
性導電膜８に微細孔21を形成する。特に、直径０．５〜
１μｍの微細孔21を形成するためには、ＩＴＯスパッタ
リング時のＯ2分圧を９×１０-3〜１０×１０-3Ｐａに
て成膜し、濃度０．１〜０．３％の希フッ酸に１〜２分
間浸すのが望ましい。なお、濃度０．５％の希フッ酸に
３分間基板を浸しても、ＩＴＯの透光性導電膜８の下方
に位置するゲート絶縁膜３や、ガラス基板１にダメージ
を与えることはない。
るためのＩＴＯのスパッタリング条件と成膜後の処理に
ついて説明する。まず、スパッタ・ガスはＡｒとＯ2 の
混合ガスを使用し、全圧力は０．８２Ｐａ、Ｏ2 分圧は
８×１０-3〜２０×１０-3Ｐａの範囲で、投入電力は１
１０〜１２０Ｗとして基板加熱は特に行なわない。この
ような条件で成膜した基板を、濃度が０．５％以下の希
フッ酸中に３０秒〜３分間浸すことによりＩＴＯの透光
性導電膜８に微細孔21を形成する。特に、直径０．５〜
１μｍの微細孔21を形成するためには、ＩＴＯスパッタ
リング時のＯ2分圧を９×１０-3〜１０×１０-3Ｐａに
て成膜し、濃度０．１〜０．３％の希フッ酸に１〜２分
間浸すのが望ましい。なお、濃度０．５％の希フッ酸に
３分間基板を浸しても、ＩＴＯの透光性導電膜８の下方
に位置するゲート絶縁膜３や、ガラス基板１にダメージ
を与えることはない。
【００３２】そして、図６に示すように、全面にスパッ
タリング法によりＭｏとＡｌの積層膜からなる導電膜16
を２０００〜４０００オングストロームの膜厚に成膜す
る。また、微細孔21には導電体22が充填され、導電膜16
は低抵抗半導体層15と接触する。
タリング法によりＭｏとＡｌの積層膜からなる導電膜16
を２０００〜４０００オングストロームの膜厚に成膜す
る。また、微細孔21には導電体22が充填され、導電膜16
は低抵抗半導体層15と接触する。
【００３３】また、図７に示すように、フォトリソグラ
フィ工程によりソース電極8bおよび導電膜ソース電極９
と、ソース電極8bと一体の画素電極8a、ドレイン電極8
c、および、このドレイン電極8cと一体の信号配線8dを
形成する。そして、チャネル保護層５上の低抵抗半導体
層15をソース電極8bおよび導電膜ソース電極９と、ドレ
イン電極8cおよび導電膜ドレイン電極10をマスクとして
エッチングし、低抵抗半導体層６，７に分離する。
フィ工程によりソース電極8bおよび導電膜ソース電極９
と、ソース電極8bと一体の画素電極8a、ドレイン電極8
c、および、このドレイン電極8cと一体の信号配線8dを
形成する。そして、チャネル保護層５上の低抵抗半導体
層15をソース電極8bおよび導電膜ソース電極９と、ドレ
イン電極8cおよび導電膜ドレイン電極10をマスクとして
エッチングし、低抵抗半導体層６，７に分離する。
【００３４】さらに、図８に示すように、画素電極8aの
部分の導電体22を除去して透明な画素電極8aを形成す
る。
部分の導電体22を除去して透明な画素電極8aを形成す
る。
【００３５】なお、画素電極8aは、導電膜16を除去する
際に微細孔21に充填された導電体22も同時に除去され
る。したがって、微細孔21は空洞となるので、画素にお
ける光の透過面積を減少させることはない。また、微細
孔21は大きく形成しても直径は５μｍ以下なので液晶の
駆動に支障がでることはない。
際に微細孔21に充填された導電体22も同時に除去され
る。したがって、微細孔21は空洞となるので、画素にお
ける光の透過面積を減少させることはない。また、微細
孔21は大きく形成しても直径は５μｍ以下なので液晶の
駆動に支障がでることはない。
【００３６】なお、画素電極8a上の導電体22の除去は、
画素部を開口した図示しない保護膜を形成した後、この
保護膜をマスクとして除去してもよい。
画素部を開口した図示しない保護膜を形成した後、この
保護膜をマスクとして除去してもよい。
【００３７】
【発明の効果】本発明によれば、透光性導電膜が微細孔
を有するため、ソース電極およびドレイン電極では、透
光性導電膜上の導電膜はこの微細孔を通して、透光性導
電膜下の半導体層と直接接触することが可能となり、透
光性導電膜と透光性導電膜上の導電膜とのフォトリソグ
ラフィ工程を別々に行なう必要がなく、ソース電極およ
びドレイン電極の抵抗を透光性導電膜を挟まない構造の
場合とほぼ同程度に低くすることができ、透光性導電膜
を挟まないソース電極およびドレイン電極構造を持つ薄
膜トランジスタと比較して、ほとんど特性劣化がなく、
特性を向上させることができる。
を有するため、ソース電極およびドレイン電極では、透
光性導電膜上の導電膜はこの微細孔を通して、透光性導
電膜下の半導体層と直接接触することが可能となり、透
光性導電膜と透光性導電膜上の導電膜とのフォトリソグ
ラフィ工程を別々に行なう必要がなく、ソース電極およ
びドレイン電極の抵抗を透光性導電膜を挟まない構造の
場合とほぼ同程度に低くすることができ、透光性導電膜
を挟まないソース電極およびドレイン電極構造を持つ薄
膜トランジスタと比較して、ほとんど特性劣化がなく、
特性を向上させることができる。
【図１】本発明の液晶表示装置の一実施例のアレイ基板
を示す断面図である。
を示す断面図である。
【図２】同上平面図である。
【図３】同上アレイ基板の一製造工程を示す断面図であ
る。
る。
【図４】同上アレイ基板の図３に示す次の製造工程を示
す断面図である。
す断面図である。
【図５】同上アレイ基板の図４に示す次の製造工程を示
す断面図である。
す断面図である。
【図６】同上アレイ基板の図５に示す次の製造工程を示
す断面図である。
す断面図である。
【図７】同上アレイ基板の図６に示す次の製造工程を示
す断面図である。
す断面図である。
【図８】同上アレイ基板の図７に示す次の製造工程を示
す断面図である。
す断面図である。
【図９】同上平面図である。
【図１０】同上アレイ基板の一製造工程を示す断面図で
ある。
ある。
【図１１】同上アレイ基板の図１０に示す次の製造工程
を示す断面図である。
を示す断面図である。
【図１２】同上アレイ基板の図１１に示す次の製造工程
を示す断面図である。
を示す断面図である。
【符号の説明】 １ 透明絶縁基板としてのガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半導体層 ５ チャネル保護層 ８ 透光性導電膜 8a 画素電極 8b ソース電極 8c ドレイン電極 ９ 導電膜ソース電極 10 導電膜ドレイン電極 21 微細孔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 靖憲 神奈川県横浜市磯子区新杉田町８ 株式会 社東芝横浜事業所内 (72)発明者 カッカド ラメシュ 神奈川県横浜市磯子区新杉田町８ 株式会 社東芝横浜事業所内
Claims (3)
- 【請求項１】 透明絶縁基板と、この透明絶縁基板上の
ゲート電極と、このゲート電極を被覆するゲート絶縁膜
と、このゲート絶縁膜上方に形成された半導体層と、こ
の半導体層上のチャネル保護層と、透光性導電膜にて形
成されこのチャネル保護層を挟んでそれぞれ前記半導体
層と接続するドレイン電極および画素電極と一体のソー
ス電極と、これらドレイン電極およびソース電極の形成
領域に形成された導電膜とを有する液晶表示装置におい
て、 前記透光性導電膜は、微細孔を有することを特徴とする
液晶表示装置。 - 【請求項２】 微細孔は、少なくとも前記ドレイン電極
およびびソース電極の領域に存在し、前記微細孔を介し
て前記導電膜が前記半導体層と接触していることを特徴
とする請求項１記載の液晶表示装置。 - 【請求項３】 透光性導電膜は、インジウムの酸化物、
スズの酸化物、および、ＩＴＯのいずれかより形成され
たことを特徴とする請求項１または２記載の液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6835195A JPH08262492A (ja) | 1995-03-27 | 1995-03-27 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6835195A JPH08262492A (ja) | 1995-03-27 | 1995-03-27 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08262492A true JPH08262492A (ja) | 1996-10-11 |
Family
ID=13371327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6835195A Pending JPH08262492A (ja) | 1995-03-27 | 1995-03-27 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08262492A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045306A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 박막 트랜지스터 액정표시소자의 제조방법 |
| JP2006179880A (ja) * | 2004-11-26 | 2006-07-06 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、及びそれらの作製方法、並びにテレビジョン装置 |
| JP2008258252A (ja) * | 2007-04-02 | 2008-10-23 | Konica Minolta Holdings Inc | 有機薄膜トランジスタ、有機薄膜トランジスタの製造方法 |
| KR100866943B1 (ko) * | 2006-07-19 | 2008-11-04 | 미쓰비시덴키 가부시키가이샤 | Ｔｆｔ 어레이 기판 및 그 제조 방법과, 이것을 사용한표시장치 |
| JP2009129949A (ja) * | 2007-11-20 | 2009-06-11 | Konica Minolta Holdings Inc | 有機ｔｆｔの製造方法、及び有機ｔｆｔ |
| CN103515395A (zh) * | 2012-06-14 | 2014-01-15 | 株式会社日本显示器 | 显示装置及其制造方法 |
-
1995
- 1995-03-27 JP JP6835195A patent/JPH08262492A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045306A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 박막 트랜지스터 액정표시소자의 제조방법 |
| JP2006179880A (ja) * | 2004-11-26 | 2006-07-06 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、及びそれらの作製方法、並びにテレビジョン装置 |
| KR100866943B1 (ko) * | 2006-07-19 | 2008-11-04 | 미쓰비시덴키 가부시키가이샤 | Ｔｆｔ 어레이 기판 및 그 제조 방법과, 이것을 사용한표시장치 |
| JP2008258252A (ja) * | 2007-04-02 | 2008-10-23 | Konica Minolta Holdings Inc | 有機薄膜トランジスタ、有機薄膜トランジスタの製造方法 |
| JP2009129949A (ja) * | 2007-11-20 | 2009-06-11 | Konica Minolta Holdings Inc | 有機ｔｆｔの製造方法、及び有機ｔｆｔ |
| CN103515395A (zh) * | 2012-06-14 | 2014-01-15 | 株式会社日本显示器 | 显示装置及其制造方法 |
| US9496292B2 (en) | 2012-06-14 | 2016-11-15 | Japan Display Inc. | Display device and manufacturing method for same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7259035B2 (en) | Methods of forming thin-film transistor display devices | |
| JP3410656B2 (ja) | 液晶表示装置及びその製造方法 | |
| JP2001125134A (ja) | アクティブマトリクス基板及びその製造方法 | |
| JP2000002892A (ja) | 液晶表示装置、マトリクスアレイ基板およびその製造方法 | |
| JPH1117188A (ja) | アクティブマトリクス基板 | |
| JP2000091585A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100720445B1 (ko) | 액정표시소자의 콘택 배선 및 그 형성방법 | |
| JPH08262492A (ja) | 液晶表示装置 | |
| JPH1020342A (ja) | アクティブマトリクス基板の製造方法 | |
| JPH0818058A (ja) | 薄膜トランジスタアレイおよび液晶表示装置 | |
| KR19990011352A (ko) | 이중 게이트 절연막을 갖는 박막 트랜지스터 액정 표시 장치 및 그 제조 방법 | |
| JP3167817B2 (ja) | アクティブマトリックス型液晶表示装置 | |
| JPH0990406A (ja) | 液晶表示装置 | |
| JPH10133234A (ja) | 液晶表示装置 | |
| JP2690404B2 (ja) | アクティブマトリクス基板 | |
| JPH0568708B2 (ja) | ||
| JP2001305578A (ja) | 液晶表示装置 | |
| KR100683142B1 (ko) | 박막트랜지스터-액정표시장치의 제조방법 | |
| KR100741535B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JP3086527B2 (ja) | 液晶表示装置 | |
| JP2716106B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JP2003140173A (ja) | 液晶表示装置 | |
| KR20020057025A (ko) | 박막 트랜지스터 제조 방법 | |
| JPH0850303A (ja) | 液晶表示装置用アレイ基板 | |
| JPH02275417A (ja) | 表示素子用薄膜トランジスタ |