JP5595003B2

JP5595003B2 - 表示装置

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Publication number: JP5595003B2
Application number: JP2009239996A
Authority: JP
Inventors: 舜平山崎; 秀和宮入; 安弘神保; 絵里香高橋
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2008-10-23
Filing date: 2009-10-19
Publication date: 2014-09-24
Anticipated expiration: 2029-10-19
Also published as: JP2010123925A

Description

本発明は、薄膜トランジスタに関する。

電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層にチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。

薄膜トランジスタは、ゲート電圧（ソースの電位を基準としたときのゲートの電位との電位差）がしきい値電圧以上となったときにオンする。しきい値電圧は薄膜トランジスタの構造、薄膜トランジスタを構成する各層の成膜条件などにより決定される。このような薄膜トランジスタのしきい値電圧を制御するために、ゲート電極と対向する位置に、更なるゲート電極（バックゲート電極という。）を設ける技術が知られている（例えば、非特許文献１を参照）。非特許文献１では、薄膜トランジスタを覆って絶縁膜が設けられ、該絶縁膜上のバックチャネルと重畳する領域にバックゲート電極が設けられている。バックゲート電極により、ドレイン電流（ソースとドレインの間に流れる電流）が増大しており、これに伴ってオン電流が増大している。

特開２００１−０５３２８３号公報特開平５−１２９６０８号公報特開２００５−０４９８３２号公報特開平７−１３１０３０号公報特開２００５−１９１５４６号公報

Ｙｏｎｇ−ＳｏｏＣｈｏ他、「Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓｏｆａ−Ｓｉ：ＨＤｕａｌ−ＧａｔｅＴＦＴｓＵｓｉｎｇＩＴＯＥｌｅｃｔｒｏｄｅｆｏｒＬＣＤＤｒｉｖｅｒ」、ＡＭ−ＦＰＤ’０８ＤＩＧＥＳＴＯＦＴＥＣＨＮＩＣＡＬＰＡＰＥＲＳ、ｐｐ．２２９−２３２

非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。一方、微結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。

多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。

しかし、多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。

ところで、表示パネルの製造に用いられているガラス基板は、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）と年々大型化が進んでおり、今後は第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと大面積化が進むと予測されている。ガラス基板の大型化はコストミニマム設計の思想に基づいている。

これに対して、第１０世代（２９５０ｍｍ×３４００ｍｍ）におけるような大面積のマザーガラス基板に、高速動作が可能な薄膜トランジスタを、生産性良く製造することができる技術は依然として確立されておらず、そのことが産業界の問題となっている。

そこで、しきい値電圧の制御が可能であり、且つオン電流が高く、オフ電流の低い薄膜トランジスタを提供することを課題の一とする。

更には、表示装置に適用可能であり、簡略な作製工程で上記特性の薄膜トランジスタを作製することを課題の一とする。

本発明の例示的な一態様としては、ゲート電極と、ゲート電極上に形成される第１のゲート絶縁層と、第１のゲート絶縁層上に形成される微結晶半導体層と、微結晶半導体層上に形成される一対のバッファ層と、一対のバッファ層上に形成される不純物半導体層と、一対の不純物半導体層上に形成される配線と、微結晶半導体層及び配線上に形成される第２のゲート絶縁層と、第２のゲート絶縁層上に形成されるバックゲート電極を有する薄膜トランジスタであり、微結晶半導体層において、一対のバッファ層と接する側の面が凹凸状である。更には、ゲート電極、第１のゲート絶縁層、微結晶半導体層、第２のゲート絶縁層、及びバックゲート電極は重畳する。さらには、微結晶半導体層は、一対のバッファ層に接する面であって、一対のバッファ層が形成されない領域において絶縁層と接する。このため、薄膜トランジスタのオン電流を高めつつ、オフ電流を抑えることができる。

本発明の例示的な一態様としては、ゲート電極と、ゲート電極上に形成される第１のゲート絶縁層と、第１のゲート絶縁層上に形成される第１の微結晶半導体層と、第１の微結晶半導体層上に形成される錐形状の突起を複数有する第２の微結晶半導体層と、第２の微結晶半導体層上に形成される一対のバッファ層とを有する。また、一対のバッファ層上に形成されるソース領域及びドレイン領域として機能する一対の不純物半導体層と、一対の不純物半導体層上に形成される配線と、第２の微結晶半導体層及び配線上に形成される第２のゲート絶縁層と、第２のゲート絶縁層上に形成されるバックゲート電極を有する薄膜トランジスタであり、ゲート電極、第１のゲート絶縁層、第１の微結晶半導体層、第２の微結晶半導体層、第２のゲート絶縁層、及びバックゲート電極は重畳する。さらには、前記第２の微結晶半導体層は、一対のバッファ層に接する面であって、一対のバッファ層が形成されない領域において第２のゲート絶縁層と接する。このため、薄膜トランジスタのオン電流を高めつつ、オフ電流を抑えることができる。

なお、一対のバッファ層は、アモルファスシリコン層で形成される。

また、ソース領域及びドレイン領域として機能する不純物半導体層が、一導電型を付与する不純物元素が添加された微結晶半導体層で形成される場合、一対のバッファ層と、不純物半導体層の間に微結晶半導体層が形成されてもよい。

また、オン電流とは、薄膜トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。

また、オフ電流とは、トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタのしきい値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。

しきい値電圧の制御が可能であり、且つ、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。

本実施の形態に係る薄膜トランジスタを説明する断面図である。本実施の形態に係る薄膜トランジスタを説明する平面図である。本実施の形態に係る薄膜トランジスタを説明する断面図である。本実施の形態に係る薄膜トランジスタを説明する断面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する平面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する断面図である。本実施の形態に係る薄膜トランジスタの作製工程を説明する平面図である。本実施の形態に係る薄膜トランジスタの作製方法に適用可能な多階調マスクを説明する図である。本実施の形態に係る薄膜トランジスタを説明する平面図及び断面図である。本実施の形態に係る薄膜トランジスタを説明する平面図である。本実施の形態に係る薄膜トランジスタを説明する平面図及び断面図である。

以下、実施の形態について、図面を参照して以下に説明する。ただし、開示される発明は以下の説明に限定されるものではない。開示される発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、開示される発明は、以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて開示される発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。

（実施の形態１）
本実施の形態では、薄膜トランジスタの形態の一例について、図面を参照して説明する。

図１は、本実施の形態にかかる薄膜トランジスタの断面図を示す。図１に示す薄膜トランジスタは、基板１０１上にゲート電極１０３を有し、ゲート電極１０３を覆う第１のゲート絶縁層１０７を有し、第１のゲート絶縁層１０７に接する第１の微結晶半導体層１１７ａ及び第２の微結晶半導体層１１７ｂが積層された微結晶半導体層１１７を有し、微結晶半導体層１１７上に一対のバッファ層１３５を有し、バッファ層１３５に接して、ソース領域及びドレイン領域として機能する不純物半導体層１３１を有する。また、不純物半導体層１３１に接して配線１２５、１２７を有する。配線１２５、１２７はソース電極及びドレイン電極として機能する。また、配線１２５、１２７は、微結晶半導体層１１７の側面及び一対のバッファ層１３５の側面に接する。また、第２の微結晶半導体層１１７ｂの表面には、第１の絶縁層１３６ａが形成される。また、一対のバッファ層１３５及び不純物半導体層１３１には、第２の絶縁層１３６ｃが形成される。また、配線１２５、１２７には、第３の絶縁層１３６ｅが形成される。また、第１の絶縁層１３６ａ、第２の絶縁層１３６ｃ、及び第３の絶縁層１３６ｅを覆う第２のゲート絶縁層１３７と、第２のゲート絶縁層１３７上に形成されるバックゲート電極１４５を有する。

基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、基板１０１として、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のガラス基板を用いることができる。

ゲート電極１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金を用いてもよい。

例えば、ゲート電極１０３の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。

第１のゲート絶縁層１０７は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層または窒化酸化シリコン層を単層でまたは積層して形成することができる。また、第１のゲート絶縁層１０７を酸化シリコンまたは酸化窒化シリコンにより形成することで、薄膜トランジスタのしきい値電圧の変動を低減することができる。

第１のゲート絶縁層１０７は、厚さ５０ｎｍ以上５５０ｎｍ以下、好ましくは厚さ５０ｎｍ以上３００ｎｍ以下で形成する。特に、ゲート電極１０３をスパッタリング法により形成した場合には、その表面に凹凸を生じることが多い。このような厚さとすることで、ゲート電極１０３の凹凸による第１のゲート絶縁層１０７の被覆率の低減を緩和することが可能である。

なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：ＲｕｔｈｅｒｆｏｒｄＢａｃｋｓｃａｔｔｅｒｉｎｇＳｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：ＨｙｄｒｏｇｅｎＦｏｒｗａｒｄＳｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。

微結晶半導体層１１７は、第１のゲート絶縁層１０７に接する第１の微結晶半導体層１１７ａと、錐形状の複数の突起（凸部）を有する第２の微結晶半導体層１１７ｂとを有する。

微結晶半導体層１１７は、微結晶半導体層で形成される。微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。

微結晶半導体層の代表例としては、微結晶シリコン層、微結晶ゲルマニウム層、微結晶シリコンゲルマニウム層等がある。

微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ^−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ^−１とアモルファスシリコンを示す４８０ｃｍ^−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４、４０９、１３４号で開示されている。

また、微結晶半導体層１１７に含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度は、１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすることで、微結晶半導体層１１７の結晶性を高めることができるため好ましい。

一対のバッファ層１３５は、非晶質半導体層、またはハロゲンを有する非晶質半導体層、または窒素を有する非晶質半導体層で形成される。窒素を有する非晶質半導体層に含まれる窒素は、例えばＮＨ基またはＮＨ_２基として存在していてもよい。非晶質半導体層としては、アモルファスシリコンを用いて形成する。

不純物半導体層１３１と第１の微結晶半導体層１１７ａの間には、第１の微結晶半導体層１１７ａに接する第２の微結晶半導体層１１７ｂと、第２の微結晶半導体層１１７ｂに接する一対のバッファ層１３５が設けられる。

一対のバッファ層１３５は、電気伝導度が低く抵抗率が高い、非晶質半導体層、ハロゲンを有する非晶質半導体層、窒素を有する非晶質半導体層で形成されるため、薄膜トランジスタのオフ電流を低減することができる。また、一対のバッファ層１３５を、窒素を有する非晶質半導体層で形成すると、非晶質半導体層のバンドギャップのバンドテールと比較して、傾斜が急峻となり、バンドギャップが広くなり、トンネル電流が流れにくくなる。この結果、薄膜トランジスタのオフ電流を低減することができる。

第２の微結晶半導体層１１７ｂは、複数の錐形状の突起（凸部）を有する微結晶半導体層で形成される。ここでは、錐形状とは、第１のゲート絶縁層１０７から一対のバッファ層１３５へ向けて、先端が狭まる凸状のことであり、針状のものも含む。なお、錐形状の複数の突起（凸部）は、第１のゲート絶縁層１０７から一対のバッファ層１３５へ向けて幅が広がる凸状であってもよい。第２の微結晶半導体層１１７ｂは、錐形状の微結晶半導体層で形成されているため、薄膜トランジスタがオン状態での縦方向（膜厚方向）における抵抗、即ち、第１の微結晶半導体層１１７ａと、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。

また、第２の微結晶半導体層１１７ｂは、窒素を有することが好ましい。これは、第２の微結晶半導体層１１７ｂに含まれる結晶粒の界面、第２の微結晶半導体層１１７ｂと一対のバッファ層１３５との界面において、窒素、代表的にはＮＨ基またはＮＨ_２基が、シリコン原子のダングリングボンドと結合すると、欠陥が低減するためである。このため、第２の微結晶半導体層１１７ｂの窒素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３以上１×１０^２１ａｔｏｍｓ／ｃｍ^３以下、１×１０^２０ａｔｏｍｓ／ｃｍ^３乃至１×１０^２１ａｔｏｍｓ／ｃｍ^３とすることで、シリコン原子のダングリングボンドを、窒素、好ましくはＮＨ基で架橋しやすくなり、キャリアが流れやすくなる。または、上記した界面における半導体原子のダングリングボンドがＮＨ_２基で終端されて、欠陥準位が消失する。この結果、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（厚さ方向）の抵抗が低減する。即ち、薄膜トランジスタの電界効果移動度とオン電流が増加する。

なお、第１の微結晶半導体層１１７ａと、第２の微結晶半導体層１１７ｂとは、窒素または水素の含有量が異なる場合がある。これは、第１の微結晶半導体層１１７ａと、第２の微結晶半導体層１１７ｂとの成膜条件が異なるためであり、第２の微結晶半導体層１１７ｂに、より多くの窒素または水素が含有される場合がある。

第１の微結晶半導体層１１７ａ及び第２の微結晶半導体層１１７ｂの厚さの合計、即ち、第１のゲート絶縁層１０７の界面から、第２の微結晶半導体層１１７ｂの凸部の先端の距離は、３ｎｍ以上８０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることで、薄膜トランジスタのオフ電流を低減できる。

第１の絶縁層１３６ａは、第２の微結晶半導体層１１７ｂを酸化した酸化物層、または第２の微結晶半導体層１１７ｂを窒化した窒化物層で形成される。

第２の絶縁層１３６ｃは、一対のバッファ層１３５及び不純物半導体層１３１を酸化した酸化物層、または一対のバッファ層１３５及び不純物半導体層１３１を窒化した窒化物層で形成される。

第３の絶縁層１３６ｅは、配線１２５、１２７を酸化した酸化物層、または配線１２５、１２７を窒化した窒化物層で形成される。なお、第３の絶縁層１３６ｅは、ここでは、配線１２５、１２７の上面及び側面に形成されるが、配線１２５、１２７の側面にのみ形成され、配線１２５、１２７の上面には形成されない場合がある。

非晶質半導体層は、弱いｎ型を帯びている。また、微結晶半導体層と比較して、密度が低い。このため、非晶質半導体層を酸化または窒化した第２の絶縁層１３６ｃは密度が低く、疎な絶縁層であり、絶縁性が低い。しかしながら、本実施の形態に示す薄膜トランジスタには、バックチャネル側に微結晶半導体層で形成される第２の微結晶半導体層１１７ｂを酸化した第１の絶縁層１３６ａが形成される。微結晶半導体層は、非晶質半導体層と比較して密度が高いため、第１の絶縁層１３６ａも密度が高く、絶縁性が高い。さらに、第２の微結晶半導体層１１７ｂは、錐形状の突起（凸部）を複数有するため、表面が凹凸状である。このため、ソース領域からドレイン領域までのリークパスの距離が長い。これらの結果から、薄膜トランジスタのリーク電流及びオフ電流を低減することができる。

不純物半導体層１３１は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物半導体層１３１は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、第２の微結晶半導体層１１７ｂまたは一対のバッファ層１３５と、配線１２５、１２７とがオーミックコンタクトをする場合は、不純物半導体層１３１を形成しなくともよい。

配線１２５、１２７は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。

第２のゲート絶縁層１３７は、第１のゲート絶縁層１０７と同様に形成することができる。第２のゲート絶縁層１３７は、第１のゲート絶縁層１０７と同様に、厚さ５０ｎｍ以上５５０ｎｍ以下、好ましくは厚さ５０ｎｍ以上３００ｎｍ以下で形成する。

バックゲート電極１４５は、ゲート電極１０３及び配線１２５、１２７と同様に形成することができる。また、バックゲート電極１４５を、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。

ここで、本実施の形態に示す薄膜トランジスタの平面図である図２を用いて、バックゲート電極の形状を説明する。

図２（Ａ）に示すように、バックゲート電極１４５は、ゲート電極１０３と平行に形成することができる。この場合、バックゲート電極１４５に印加する電位と、ゲート電極１０３に印加する電位とを、それぞれ任意に制御することが可能である。このため、薄膜トランジスタのしきい値電圧を制御することができる。

また、図２（Ｂ）に示すように、バックゲート電極１４５は、ゲート電極１０３接続させることができる。即ち、第１のゲート絶縁層１０７及び第２のゲート絶縁層１３７に形成した開口部１４９において、ゲート電極１０３及びバックゲート電極１４５が接続する構造とすることができる。この場合、バックゲート電極１４５に印加する電位と、ゲート電極１０３に印加する電位とは、等しい。この結果、微結晶半導体層において、キャリアが流れる領域、即ちチャネルが、第１のゲート絶縁層１０７側、及び第２のゲート絶縁層１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。

さらには、図２（Ｃ）に示すように、バックゲート電極１４５は、配線１２５、１２７と第２のゲート絶縁層１３７を介して重畳してもよい。ここでは、図２（Ａ）に示す構造のバックゲート電極１４５を用いて示したが、図２（Ｂ）に示すバックゲート電極１４５も同様に配線１２５、１２７と重畳してもよい。

本実施の形態に示す薄膜トランジスタは、バックゲート電極１４５を有する。また、チャネル形成領域が錐形状の突起を複数有する微結晶半導体層で形成され、且つ微結晶半導体層に接して一対のバッファ層を有する。このため、しきい値電圧の制御が可能であり、且つ、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。

（実施の形態２）
本実施の形態では、実施の形態１と異なる薄膜トランジスタの形態について、図３を参照して説明する。

図３は、本実施の形態にかかる薄膜トランジスタの断面図を示す。図３に示す薄膜トランジスタは、基板１０１上にゲート電極１０３を有し、ゲート電極１０３を覆う第１のゲート絶縁層１０７を有し、第１のゲート絶縁層１０７上に接する第１の微結晶半導体層１５３ａ及び微結晶半導体層１５３ｂが積層された微結晶半導体層１５３を有し、微結晶半導体層１５３上に一対のバッファ層１７１を有し、バッファ層１７１に接して、ソース領域及びドレイン領域として機能する不純物半導体層１６８を有する。また、不純物半導体層１６８上に接して配線１６５、１６７を有する。配線１６５、１６７はソース電極及びドレイン電極として機能する。また、配線１６５、１６７は、微結晶半導体層１５３の側面及び一対のバッファ層１７１の側面に接せず、不純物半導体層１６８の上面にのみ接する。また、第１の微結晶半導体層１５３ａ及び第２の微結晶半導体層１５３ｂの表面及び側面には、第１の絶縁層１５４ａが形成される。また、一対のバッファ層１７１の側面及び不純物半導体層１６８の側面には、第２の絶縁層１５４ｃが形成される。また、配線１６５、１６７の側面には、第３の絶縁層１５４ｅが形成される。また、第１の絶縁層１３６ａ、第２の絶縁層１３６ｃ、及び第３の絶縁層１３６ｅを覆う第２のゲート絶縁層１３７と、第２のゲート絶縁層１３７上に形成されるバックゲート電極１４５を有する。

また、本実施の形態の薄膜トランジスタは、図１２（Ａ）に示すように上面形状において、配線１６５、１６７の外縁に不純物半導体層１６８及び第２の微結晶半導体層１５３ｂが露出していることを特徴とする。このような構造は、多階調マスクを用いたフォトリソグラフィ工程を用いることにより形成される。

第１の微結晶半導体層１５３ａ、第２の微結晶半導体層１５３ｂは、それぞれ実施の形態１に示す第１の微結晶半導体層１１７ａ、第２の微結晶半導体層１１７ｂと同様の材料及び構造を適宜用いて形成することができる。一対のバッファ層１７１は、実施の形態１に示す一対のバッファ層１３５と同様の材料及び構造を適宜用いて形成することができる。不純物半導体層１６８は、実施の形態１に示す不純物半導体層１３１と同様の材料及び構造を適宜用いて形成することができる。配線１６５、１６７は、実施の形態１に示す配線１２５、１２７と同様の材料を適宜用いて形成することができる。絶縁層１５４ａ、１５４ｃ、１５４ｅは、実施の形態１に示す絶縁層１３６ａ、１３６ｃ、１３６ｅと同様の材料を適宜用いて形成することができる。

本実施の形態に示す薄膜トランジスタは、バックゲート電極１４５を有する。また、チャネル形成領域として機能する微結晶半導体層１５３において、複数の錐形状の突起（凸部）を有する。第２の微結晶半導体層１５３ｂは、複数の錐形状の突起（凸部）を有する微結晶半導体層で形成されているため、薄膜トランジスタがオン状態での縦方向（膜厚方向）における抵抗、即ち、第１の微結晶半導体層１５３ａと、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。また、第２の微結晶半導体層１５３ｂの表面には、絶縁性の高い絶縁層１５４ａが形成されると共に、表面が凹凸状であるため、リークパスの距離が長い。また、第２の微結晶半導体層１５３ｂと、不純物半導体層１６８の間には、一対のバッファ層が形成される。これらのため、薄膜トランジスタのオフ電流を低減することができる。

以上のことから、しきい値電圧の制御が可能であり、且つ、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。

（実施の形態３）
本実施の形態では、実施の形態１及び２に適用可能な構造について、図４を参照して説明する。なお、本実施の形態では、実施の形態２に示す薄膜トランジスタを用いて説明するが、適宜実施の形態１に本実施の形態を適用することができる。

図４は、本実施の形態にかかる薄膜トランジスタの断面図を示す。図４に示す薄膜トランジスタは、実施の形態２に示す薄膜トランジスタと比較して、不純物半導体層１６８と、一対のバッファ層１７１の間に、微結晶半導体層１７３を有し、且つ不純物半導体層１６８が、一導電型を付与する不純物が添加された微結晶半導体で形成されることを特徴とする。

微結晶半導体層１７３としては、微結晶シリコン層、微結晶シリコンゲルマニウム層、微結晶ゲルマニウム層を形成することができる。また、微結晶半導体層１７３には、逆錐形の結晶粒、または、膜厚方向に伸びた柱状結晶粒が形成されていてもよい。または、結晶粒がランダムに配置されていてもよい。

不純物半導体層１６８を形成する一導電型を付与する不純物が添加された微結晶半導体としては、リンが添加された微結晶シリコン、リンが添加された微結晶シリコンゲルマニウム、リンが添加された微結晶ゲルマニウム等がある。または、ボロンが添加された微結晶シリコン、ボロンが添加された微結晶シリコンゲルマニウム、ボロンが添加された微結晶ゲルマニウム等がある。

当該構造にすることで、微結晶半導体層１７３の結晶を種結晶として不純物半導体層１６８の結晶成長が始まるため、不純物半導体層１６８の形成初期における低密度層を低減し、界面の特性を向上させることができる。このため、不純物半導体層１６８、及び微結晶半導体層１７３の界面に生じる抵抗を低減することができる。この結果、特にチャネル長の短い薄膜トランジスタにおいて、ソース領域、半導体層、及びドレイン領域を流れるオン電流及び電界効果移動度の増加が可能となる。

（実施の形態４）
ここでは、図１に示す薄膜トランジスタの作製方法について、図５乃至図８を用いて示す。薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。

まず、基板１０１上にゲート電極１０３、及び容量配線１０５を形成する（図５（Ａ）を参照）。

基板１０１としては、実施の形態１に示す基板１０１を適宜用いることができる。

ゲート電極１０３及び容量配線１０５は、実施の形態１に示すゲート電極１０３に示す材料を適宜用いて形成する。ゲート電極１０３及び容量配線１０５は、基板１０１上に、スパッタリング法または真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極１０３及び容量配線１０５と、基板１０１との密着性向上として、上記の金属材料の窒化物層を、基板１０１と、ゲート電極１０３及び容量配線１０５との間に設けてもよい。ここでは、基板１０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングする。

なお、ゲート電極１０３及び容量配線１０５の側面は、テーパー形状とすることが好ましい。ゲート電極１０３上には、後の工程で、絶縁層、半導体層及び配線層を形成するので、これらに段差の箇所において切れを生じさせないためである。ゲート電極１０３及び容量配線１０５の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。例えば、エッチングガスに酸素ガスを含ませることでレジストを後退させつつエッチングを行うことが可能である。

また、ゲート電極１０３をゲート配線（走査線）と兼ねて形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極１０３とは別に設けてもよい。

次に、ゲート電極１０３を覆って第１のゲート絶縁層１０７、第１の微結晶半導体層１０９を形成する。

第１のゲート絶縁層１０７は、実施の形態１に示す第１のゲート絶縁層１０７の材料を適宜用いて形成することができる。第１のゲート絶縁層１０７は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。また、第１のゲート絶縁層１０７は、高周波数（１ＧＨｚ以上）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置を用いて高い周波数により第１のゲート絶縁層１０７を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。また、第１のゲート絶縁層１０７として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、第１の第１のゲート絶縁層の水素含有量を低減することが可能であり、薄膜トランジスタのしきい値電圧の変動を低減することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。

第１の微結晶半導体層１０９としては、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を用いて形成する。第１の微結晶半導体層１０９は、１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下の厚さで形成する。

第１の微結晶半導体層１０９は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１０〜２００倍に希釈して、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。

シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ_４、Ｓｉ_２Ｈ_６、ＧｅＨ_４、Ｇｅ_２Ｈ_６等がある。

なお、第１の微結晶半導体層１０９を形成する前に、ＣＶＤ装置の処理室内を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタの第１のゲート絶縁層１０７及び第１の微結晶半導体層１０９の界面における不純物元素を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。

次に、図５（Ｂ）に示すように、第１の微結晶半導体層１０９上に、第２の微結晶半導体層１１１及びバッファ層１１３を形成する。次に、バッファ層１１３上に、一導電型を付与する不純物が添加された半導体層（以下、不純物半導体層１１５と示す。）を形成する。

ここでは、第１の微結晶半導体層１０９から部分的に結晶成長しつつ、部分的に結晶成長を抑制する条件で、第２の微結晶半導体層１１１及びバッファ層１１３を形成する。なお、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより第２の微結晶半導体層１１１及びバッファ層１１３を形成する。このとき、第１の微結晶半導体層１０９の成膜条件よりも、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を減らす、即ち、結晶成長を低減する条件で成膜することで、堆積初期では、全体的に結晶成長するが、堆積中期では、徐々に結晶成長が抑制され、複数の錐形状の突起（凸部）が形成される。当該、複数の錐形状の突起（凸部）を有する層が第２の微結晶半導体層１１１となる。さらに、堆積後期では、微結晶半導体領域を含まないバッファ層１１３が形成される。ここでは、堆積後期で堆積される層を、バッファ層１１３とする。即ち、堆積後期を、バッファ層１１３を形成する期間とする。

また、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含むガスとを混合し、グロー放電プラズマにより第２の微結晶半導体層１１１及びバッファ層１１３を形成する。このとき、第１の微結晶半導体層１０９の成膜条件よりも、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を減らすと共に、窒素を含むガスを混合することで、第２の微結晶半導体層１１１における結晶成長が抑制され、堆積初期では、全体的に結晶成長するが、堆積中期では、徐々に結晶成長が抑制され、複数の錐形状の突起（凸部）を有する第２の微結晶半導体層１１１が形成される。さらに、堆積後期では、微結晶半導体領域を含まず、非晶質半導体層が形成される。ここでは、堆積後期で堆積される層を、バッファ層１１３とする。即ち、第２の微結晶半導体層１１１の堆積後期を、バッファ層１１３を形成する期間とする。

なお、成膜条件を成膜途中で変えてもよい。例えば、第２の微結晶半導体層１１１を形成する際は、第１の微結晶半導体層１０９の成膜条件よりも、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を減らす条件（第１の条件）で、複数の錐形状の突起（凸部）を有する第２の微結晶半導体層１１１を形成する。次に、上記第１の条件よりも、更に、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を減らすことで、結晶成長が抑制され、非晶質半導体層で形成されるバッファ層１１３を形成することができる。または、上記第１の条件よりも、更に、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を減らすと共に、窒素を含むガスを混合することで、結晶成長が抑制され、非晶質半導体層で形成されるバッファ層１１３を形成することができる。

また、堆積初期においては、第１の微結晶半導体層１０９を種結晶として、全体的に膜が堆積される。この後、部分的に、結晶成長が抑制され、複数の錐形状の突起（凸部）を有する微結晶半導体領域が成長する（堆積中期）。さらに、錐形の微結晶半導体領域の結晶成長が抑制され、微結晶半導体領域を含まないバッファ層１１３（堆積後期）が形成される。なお、実施の形態１乃至３に示す第１の微結晶半導体層１１７ａ、１５３ａは、第１の微結晶半導体層１０９に相当する。また、実施の形態１乃至３に示す第２の微結晶半導体層１１７ｂ、１５３ｂは、堆積初期に形成される膜及び第２の微結晶半導体層１１１の堆積中期に形成される複数の錐形状の突起（凸部）を有する微結晶半導体領域に相当する。また、実施の形態１乃至３に示す一対のバッファ層１３５、１７１は、堆積後期に形成される非晶質半導体層であり、即ちバッファ層１１３に相当する。

このように、第１の微結晶半導体層１０９を形成した後、成膜条件を制御することで、複数の錐形状の突起（凸部）を有する第２の微結晶半導体層１１１と、当該第２の微結晶半導体層の表面に非晶質半導体層を用いてバッファ層１１３を形成することができる。

不純物半導体層１１５は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、フォスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン、リンが添加されたアモルファスシリコンゲルマニウム、リンが添加された微結晶シリコンゲルマニウム、リンが添加されたアモルファスゲルマニウムリンが添加された微結晶ゲルマニウム等を形成する。

次に、不純物半導体層１１５上にレジストを塗布した後、第２のフォトマスクを用いて露光した後現像して、レジストマスクを形成する。

次に、当該レジストマスクを用いて、第１の微結晶半導体層１０９、第２の微結晶半導体層１１１、バッファ層１１３、及び不純物半導体層１１５をエッチングして、第１の微結晶半導体層１１７ａ、第２の微結晶半導体層１１７ｂ、バッファ層１１９、及び不純物半導体層１２１を形成する。その後、レジストマスクを除去する（図５（Ｃ）を参照）。

次に、第１の微結晶半導体層１１７ａ、第２の微結晶半導体層１１７ｂ、バッファ層１１９、及び不純物半導体層１２１を覆う導電層１２３を形成する（図５（Ｄ）を参照）。

導電層１２３は、実施の形態１に示す導電層１２３の材料及び積層構造を適宜用いることができる。導電層１２３は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層１２３は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。その後、導電層１２３上にレジストマスクを形成する。

次に、レジストマスクを用いて導電層１２３をエッチングして、配線１２５、１２７、容量電極１２９を形成する（図６（Ａ）を参照）。

配線１２５、１２７は、ソース電極及びドレイン電極として機能する。導電層１２３のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電層が等方的にエッチングされる。配線１２５、１２７は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線と配線１２５、１２７とは別に設けてもよい。

次に、レジストマスクを用いて、不純物半導体層１２１の一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、ソース領域及びドレイン領域として機能する不純物半導体層１３１が形成される。なお、当該工程において、バッファ層１１９の一部もエッチングされる。一部エッチングされたバッファ層１１９をバッファ層１３３と示す（図６（Ｂ）参照）。ここで、導電層１２３をウエットエッチングすることで、導電層はレジストマスクよりも内側に後退し、配線１２５、１２７が形成される。従って、配線１２５、１２７の側面と、エッチングされた不純物半導体層１３１の側面は一致せず、配線１２５、１２７の側面の外側に、ソース領域及びドレイン領域の側面が形成される。

次に、バッファ層１３３をエッチングして、第２の微結晶半導体層１１７ｂを露出すると共に、一対のバッファ層１３５を形成する（図６（Ｃ）参照）。ここでは、ウエットエッチングまたはドライエッチングを用いてバッファ層１３３である非晶質半導体層を選択的にエッチングし、第２の微結晶半導体層１１７ｂを露出する条件を適宜用いる。代表的には、ウエットエッチングのエッチャントとしては、ヒドラジン、希フッ酸（ＤＨＦ：ｄｉｌｕｔｅｈｙｄｒｏｆｌｕｏｒｉｃａｃｉｄ）等がある。また、ドライエッチングとしては、水素を用いて、非晶質半導体層を選択的にエッチングすることができる。

この後、レジストマスクを除去し、第２の微結晶半導体層１１７ｂの表面を酸化、または窒化するプラズマ処理１４０を行って、図１に示す絶縁層１３６ａ、絶縁層１３６ｃ、１３６ｅを形成する。なお、図６（Ｃ）に示す断面図は、図８（Ａ）で示す画素部の平面図におけるＡ−Ｂの断面図に相当する。

なお、ここでは、配線１２５、１２７を形成した後、バッファ層１３３をエッチングし、第２の微結晶半導体層１１７ｂを露出したが、配線１２５、１２７を形成した後、レジストマスクを除去し、不純物半導体層１２１、バッファ層１１９のそれぞれ一部をドライエッチングし、さらに第２の微結晶半導体層１１７ｂの表面を酸化または窒化するプラズマ処理１４０を行ってもよい。この場合、配線１２５、１２７をマスクとして、不純物半導体層１２１及びバッファ層１１９がエッチングされるため、配線１２５、１２７の側面と、ソース領域及びドレイン領域として機能する不純物半導体層１３１との側面が一致する形状となる。

上記したように、錐形状の凹凸を有する第２の微結晶半導体層１１７ｂを露出した後、プラズマ処理により第２の微結晶半導体層１１７ｂの表面に絶縁層を形成することで、ソース領域及びドレイン領域の間のリークパスの距離を長くすることが可能であると共に、絶縁性の高い絶縁層が形成される。このため、薄膜トランジスタのオフ電流を低減することができる。

次に、第２のゲート絶縁層１３７を形成する（図７（Ａ）参照）。第２のゲート絶縁層１３７は、第１のゲート絶縁層１０７と同様に形成することができる。さらには、第２のゲート絶縁層１３７は、大気中に浮遊する有機物、金属または水蒸気等の汚染源となりうる不純物元素の侵入を防ぐことができるよう、緻密な窒化シリコンにより設けることが好ましい。

次に、配線１２７、容量電極１２９に達するように、第２のゲート絶縁層１３７に開口部１３９、１４１を形成する。この開口部１３９、１４１は、フォトリソグラフィ法により形成したレジストマスクを用いて、第２のゲート絶縁層１３７の一部をエッチングすることで形成できる。その後、当該開口部１３９、１４１を介して配線１２７及び容量電極１２９接続されるように、第２のゲート絶縁層１３７上に画素電極１４３を設ける。また、バックゲート電極１４５を形成する。このようにして図７（Ｂ）に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。このときの図７（Ｂ）の平面図を図８（Ｂ）に示す。なお、本実施の形態においては、バックゲート電極１４５は、ゲート電極１０３と平行な形状であり、ゲート電極１０３と異なる電位を印加することが可能な形状で形成する。

画素電極１４３、バックゲート電極１４５は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。

画素電極１４３、バックゲート電極１４５は、配線１２５、１２７等と同様に、フォトリソグラフィ法を用いて形成したレジストマスクを用いてエッチングを行い、パターン形成すればよい。

また、画素電極１４３、バックゲート電極１４５は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。画素電極１４３は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体等が挙げられる。

本実施の形態では、画素電極１４３と同時にバックゲート電極１４５を形成することができるため、フォトマスクの枚数を増やさずとも、バックゲート電極を有する薄膜トランジスタを作製することができる。

なお、図示していないが、第２のゲート絶縁層１３７上に、バックゲート電極１４５を形成し、第２のゲート絶縁層１３７及びバックゲート電極１４５と画素電極１４３との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。

この後、ＶＡ（ＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）方式の液晶表示装置においては、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式（いわゆるＭＶＡ方式）の場合、画素電極１４３上に所定の形状を有する突起物を形成することが好ましい。突起物は、絶縁層で形成する。

画素電極上に突起物が形成されると、画素電極の電圧がオフの時には、液晶が配向膜表面に対して垂直に配向するが、突起部近傍の液晶は基板面に対してわずかに傾斜した配向となる。画素電極の電圧がオンとなると、まず傾斜配向部の液晶が傾斜する。また、突起部近傍以外の液晶もこれらの液晶の影響を受け、順次同じ方向へと配列する。この結果、画素全体に対して安定した配向が得られる。即ち、突起物を起点として表示部全体の配向が制御される。

また、画素電極上に突起物を設ける代わりに、画素電極にスリットを設けてもよい。この場合、電圧を画素電極に印加すると、スリット近傍には電界の歪が生じ、突起物を画素電極上に設けた場合と同様の電界分布及び液晶配向の制御が可能である。

以上の工程により、しきい値電圧の制御が可能であり、且つ、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ表示装置に用いることが可能な素子基板を作製することができる。

（実施の形態５）
本実施の形態では、実施の形態２に示す薄膜トランジスタの作製方法について、説明する。本実施の形態でも、ｎ型の薄膜トランジスタの作製方法について説明する。

基板１０１上にゲート電極１０３及び容量配線１０５を形成する。

次に、ゲート電極１０３を覆う第１のゲート絶縁層１０７、第１の微結晶半導体層１０９、第２の微結晶半導体層１１１、バッファ層１１３、不純物半導体層１１５、及び導電層１２３を形成する。その後、導電層１２３上にレジストマスク１５１を形成する（図９（Ａ）を参照）。

レジストマスク１５１は厚さの異なる二の領域を有し、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数が低減され、作製工程数が減少するため好ましい。本実施の形態において、第１の微結晶半導体層１０９、第２の微結晶半導体層１１１、バッファ層１１３、及び不純物半導体層１１５のパターンを形成する工程と、ソース領域とドレイン領域を形成する工程において、多階調マスクを用いることができる。

多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。

図１３（Ａ−１）及び図１３（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図１３（Ａ−１）にはグレートーンマスク１８０を示し、図１３（Ｂ−１）にはハーフトーンマスク１８５を示す。

図１３（Ａ−１）に示すグレートーンマスク１８０は、透光性を有する基板１８１上に遮光膜により形成された遮光部１８２、及び遮光膜のパターンにより設けられた回折格子部１８３で構成されている。

回折格子部１８３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部１８３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。

透光性を有する基板１８１としては、石英等を用いることができる。遮光部１８２及び回折格子部１８３を構成する遮光膜は、金属を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。

グレートーンマスク１８０に露光するための光を照射した場合、図１３（Ａ−２）に示すように、遮光部１８２に重畳する領域における透光率は０％となり、遮光部１８２または回折格子部１８３が設けられていない領域における透光率は１００％となる。また、回折格子部１８３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドットまたはメッシュの間隔等により調整可能である。

図１３（Ｂ−１）に示すハーフトーンマスク１８５は、透光性を有する基板１８６上に半透光膜により形成された半透光部１８７、及び遮光膜により形成された遮光部１８８で構成されている。

半透光部１８７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の膜を用いて形成することができる。遮光部１８８は、グレートーンマスクの遮光膜と同様の金属を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。

ハーフトーンマスク１８５に露光するための光を照射した場合、図１３（Ｂ−２）に示すように、遮光部１８８に重畳する領域における透光率は０％となり、遮光部１８８または半透光部１８７が設けられていない領域における透光率は１００％となる。また、半透光部１８７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類または形成する膜厚等により、調整可能である。

多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有するレジストマスクを形成することができる。

次に、レジストマスク１５１を用いて、第１の微結晶半導体層１０９、第２の微結晶半導体層１１１、バッファ層１１３、不純物半導体層１１５、及び導電層１２３をエッチングする。この工程により、第１の微結晶半導体層１０９、第２の微結晶半導体層１１１、バッファ層１１３、不純物半導体層１１５、及び導電層１２３を素子毎に分離し、第１の微結晶半導体層１５３ａ、第２の微結晶半導体層１５３ｂ、バッファ層１５５、不純物半導体層１５７、及び導電層１５９を形成する（図９（Ｂ）を参照）。

次に、レジストマスク１５１を後退させてレジストマスク１６３を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。ここでは、ゲート電極上で分離するようにレジストマスク１５１をアッシングする。この結果、レジストマスク１６３は分離される（図１０（Ａ）参照）。

次に、レジストマスク１６３を用いて導電層１５９をエッチングし、配線１６５、１６７を形成する（図１０（Ｂ）を参照）。配線１６５、１６７は、ソース電極及びドレイン電極として機能する。導電層１５９のエッチングは、実施の形態４に示す導電層１２３のエッチングと同様に行うことが好ましい。

次に、第２のレジストマスク１６３が形成された状態で、不純物半導体層１５７をエッチングして、不純物半導体層１６８を形成する。なお、当該工程において、バッファ層１５５の一部もエッチングされる。一部エッチングされたバッファ層１５５をバッファ層１６９と示す（図１０（Ｃ）を参照）。

次に、バッファ層１６９をエッチングして、第２の微結晶半導体層１５３ｂを露出すると共に、一対のバッファ層１７１を形成する（図１１（Ａ）参照）。ここでは、ウエットエッチングまたはドライエッチングを用いてバッファ層１６９である非晶質半導体層を選択的にエッチングし、第２の微結晶半導体層１５３ｂを露出する条件を適宜用いる。この後、レジストマスクを除去し、第２の微結晶半導体層１５３ｂの表面を酸化、または窒化するプラズマ処理を行って、図３に示す絶縁層１５４ａ、絶縁層１５４ｃ、１５４ｅを形成する。なお、図１１（Ａ）に示す断面図は、図１２（Ａ）で示す画素部の平面図におけるＡ−Ｂの断面図に相当する。

なお、ここでは、配線１６５、１６７を形成した後、バッファ層１６９をエッチングし、第２の微結晶半導体層１５３ｂを露出したが、配線１６５、１６７を形成した後、レジストマスクを除去し、不純物半導体層１５７、バッファ層１５５のそれぞれ一部をドライエッチングし、さらに第２の微結晶半導体層１５３ｂの表面を酸化または窒化するプラズマ処理を行ってもよい。この場合、配線１６５、１６７をマスクとして、不純物半導体層１５７及びバッファ層１５５がエッチングされるため、配線１６５、１６７の側面と、ソース領域及びドレイン領域として機能する不純物半導体層１６８の側面が一致する形状となる。

上記したように、錐形状の凹凸を有する第２の微結晶半導体層１５３ｂを露出した後、プラズマ処理により第２の微結晶半導体層１５３ｂの表面に絶縁層を形成することで、ソース領域及びドレイン領域の間のリークパスの距離を長くすることが可能であると共に、絶縁性の高い絶縁層が形成される。このため、薄膜トランジスタのオフ電流を低減することができる。

以上の工程により本実施の形態に係る薄膜トランジスタを作製することができる。本実施の形態に係る薄膜トランジスタは、実施の形態４にて説明した薄膜トランジスタと同様に、表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、第２のゲート絶縁層１３７を形成する（図１１（Ｂ）参照）。

次に、配線１６７に達するように、第２のゲート絶縁層１３７に開口部１３９、１７３を形成する。この開口部１３９、１７３は、開口部１３９、１４１と同様に形成することができる。その後、当該開口部１３９、１７３を介して接続されるように、第２のゲート絶縁層１３７上に画素電極１４３を設ける。また、バックゲート電極１４５を形成する。このようにして、図１１（Ｃ）に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。このときの図１１（Ｃ）の平面図を図１２（Ｂ）に示す。なお、本実施の形態においては、バックゲート電極１４５は、ゲート電極１０３と平行な形状であり、ゲート電極１０３と異なる電位を印加することが可能な形状で形成する。

この後、実施の形態５と同様に、ＶＡ（ＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）方式の液晶表示装置において、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式（いわゆるＭＶＡ方式）の場合、画素電極１４３上に突起物を形成することが好ましい。

以上の工程により、少ないマスク数で、しきい値電圧の制御が可能であり、且つ非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを融資、且つ液晶表示装置に用いることが可能な素子基板を作製することができる。

（実施の形態６）
本実施の形態では、実施の形態４及び実施の形態５に示す薄膜トランジスタのバックゲート電極の代わりに用いることが可能な、バックゲート電極の作製方法について、図１４を用いて示す。なお、本実施の形態では、実施の形態４を用いて説明するが、適宜実施の形態５を適用することができる。

実施の形態４と同様の工程に図５乃至図７（Ａ）までの工程を経て、ゲート電極１０３から第２のゲート絶縁層１３７まで形成する。

次に、ゲート電極１０３、第１のゲート絶縁層１０７、及び第２のゲート絶縁層１３７が積層する領域において、開口部１４７を形成する。

次に、実施の形態４と同様に、画素電極１４３及びバックゲート電極１４５を形成する。ここでは、第１のゲート絶縁層１０７、及び第２のゲート絶縁層１３７に形成される開口部１４７において、ゲート電極１０３と接続するように、バックゲート電極１４５を形成する（図１４参照）。なお、図１４（Ａ）のＣ−Ｄの断面図が図１４（Ｂ）に相当する。

ここでは、画素電極と同時にバックゲート電極１４５を形成することができるため、従来の薄膜トランジスタと比較して、フォトマスク枚数を増やすことなく、バックゲート電極を有する薄膜トランジスタを作製することができる。

また、本実施の形態により、微結晶半導体層１５３において、第１のゲート電極１０３側と、第２のバックゲート電極１４５側とに、チャネルを形成することが可能な薄膜トランジスタを作製することができる。すなわち、オン電流の高い薄膜トランジスタを作製することができる。

（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態６に示す薄膜トランジスタのソース電極及びドレイン電極として機能する配線の上面形状において、適用可能な形態について、図１５を用いて示す。

図８（Ａ）に示す薄膜トランジスタのソース電極及びドレイン電極として機能する配線の上面形状は、不純物半導体層１３１の対向部分、即ちソース電極またはドレイン電極の一方として機能する配線１２５と、ソース電極またはドレイン電極の他方として機能する配線１２７とが対向する領域が、直線状である。

また、図１２（Ａ）に示す薄膜トランジスタの上面形状は、不純物半導体層１６８の対向部分、即ちソース電極またはドレイン電極の一方として機能する配線１６５と、ソース電極またはドレイン電極の他方として機能する配線１６７とが対向する領域が、直線状である。

また、図１５に示すように、ゲート電極１０３上に第１のゲート絶縁層を介して、第１の微結晶半導体層及び第２の微結晶半導体層１１７ｂが形成され、第２の微結晶半導体層１１７ｂ上に一対のバッファ層を介して、ソース領域及びドレイン領域が形成され、ソース領域及びドレイン領域上に、ソース電極またはドレイン電極の一方として機能する配線１９５と、ソース電極またはドレイン電極の他方として機能する配線１９７が形成される。また、第２の微結晶半導体層１１７ｂ、及び配線１９５、１９７上に第２のゲート絶縁層が形成される。また、第２のゲート絶縁層の開口部において、ソース電極またはドレイン電極の他方として機能する配線１９７に画素電極１９９が接続される。また、第２のゲート絶縁層上であって、ソース電極またはドレイン電極の一方として機能する配線１９５と、ソース電極またはドレイン電極の他方として機能する配線１９７との間において、バックゲート電極１４５が形成される。また、ソース領域及びドレイン領域の対向部分、即ちソース電極またはドレイン電極の一方として機能する配線１９５と、ソース電極またはドレイン電極の他方として機能する配線１９７とが対向する領域が、Ｕ字状、またはＣ字状である。また、バックゲート電極１４５は、Ｕ字状またはＣ字状である。また、本形態において、画素電極１９９と同時にバックゲート電極１４５を形成することが可能であるため、従来の薄膜トランジスタ同様のフォトマスク数であり、フォトマスク枚数を増やすことなく、バックゲート電極を有する薄膜トランジスタを作製することができる。

また、図１６（Ａ）、（Ｂ）に示すように、ゲート電極１０３上に第１のゲート絶縁層１０７を介して、第１の微結晶半導体層１１７ａ及び第２の微結晶半導体層１１７ｂが形成され、第２の微結晶半導体層１１７ｂ上に一対のバッファ層１３５を介して、ソース領域及びドレイン領域として機能する不純物半導体層１３１が形成され、ソース領域及びドレイン領域として機能する不純物半導体層１３１上に、ソース電極またはドレイン電極の一方として機能する配線１７５と、ソース電極またはドレイン電極の他方として機能する配線１７７が形成される。また、配線１７５、１７７上に第２のゲート絶縁層１３７が形成され、第２のゲート絶縁層１３７上にバックゲート電極１７６が形成される。また、第２のゲート絶縁層１３７及びバックゲート電極１７６上に絶縁層１７８が形成される。また、第２のゲート絶縁層１３７及び絶縁層１７８の開口部において、ソース電極またはドレイン電極の他方として機能する配線１７７に画素電極１７９が接続される。ここでは、ソース領域及びドレイン領域の対向部分、即ちソース電極またはドレイン電極の一方として機能する配線１７５と、ソース電極またはドレイン電極の他方として機能する配線１７７とが対向する領域が、環状である。

図１５及び図１６に示すように、ソース電極またはドレイン電極の一方として機能する配線と、ソース電極またはドレイン電極の他方として機能する配線とが対向する領域が、環状、Ｕ字状、またはＣ字状とすることで、図８（Ａ）及び図１２（Ａ）に示す形状の薄膜トランジスタと比較して、チャネル幅を広げることが可能であるため、薄膜トランジスタの占有面積を低減しつつ、薄膜トランジスタのオン電流を高めることが可能である。また、当該形状の薄膜トランジスタを表示素子のスイッチング素子として用いる場合、画素における開口率を高めることができる。

Claims

第１のゲート電極と、
前記第１のゲート電極上の第１の絶縁層と、
前記第１の絶縁層上の第１の半導体層と、
前記第１の半導体層上の第２の半導体層と、
前記第２の半導体層上の第３の半導体層と、
前記第２の半導体層上の第２の絶縁層と、
前記第２の絶縁層上の第３の絶縁層と
前記第３の絶縁層上の第２のゲート電極と、を有し、
前記第１の半導体層及び前記第２の半導体層は、微結晶半導体を有し、
前記第２の半導体層は、前記第２の絶縁層に接する領域と前記第３の半導体層に接する領域とを有し、
前記第２の半導体層は複数の錐形状の凸部を有し、
前記第２の絶縁層は前記複数の凸部に接する領域を有し、
前記第３の半導体層は前記複数の凸部に接する領域を有することを特徴とする表示装置。
請求項１において、
前記複数の錐形状の凸部は、針状の凸部を含むことを特徴とする表示装置。
請求項１又は２において、
前記第２の半導体層は、窒素を有することを特徴とする表示装置。
請求項１乃至３のいずれか一において、
前記第１の半導体層と前記第１の絶縁層との界面から、前記第２の半導体層が有する複数の凸部の先端までの距離は、３ｎｍ以上８０ｎｍ以下であることを特徴とする表示装置。
請求項１乃至３のいずれか一において、
前記第１の半導体層と前記第１の絶縁層との界面から、前記第２の半導体層が有する複数の凸部の先端までの距離は、５ｎｍ以上３０ｎｍ以下であることを特徴とする表示装置。
請求項１乃至５のいずれか一において、
前記第２の絶縁層は、前記第２の半導体層を酸化又は窒化することにより設けられたものであることを特徴とする表示装置。